JP3097526B2 - 電界放射型素子の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電界放射型素子
の製造方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の微細加工技術を
利用して微小な冷陰極電子源を作り、これを超微細な増
幅素子や集積回路、フラットディスプレイ等に応用する
真空マイクロデバイス技術が注目されている。真空マイ
クロデバイスの実用化には、低電圧で大きな電流を安定
に放射できる冷陰極電子源の開発が不可欠である。冷陰
極電子源には大きく分けて、電界集中を利用して先鋭な
エミッタ電極先端から電子を放出させる電界放射型と、
半導体中でアバランシェ等により高エネルギー電子を生
成してこれを外部に取り出す方式とがある。またエミッ
タ電極構造には、針状の先鋭な突起を基板に垂直方向に
形成する縦型エミッタと、基板面に沿って平面的に形成
する横型エミッタとがある。

【０００３】従来提案されている縦型エミッタの電界放
射型電子源の製造法として、図３４に示すように、基板
に垂直側壁をもつ凹部を形成し（ａ）、層状均一堆積法
によって犠牲膜を堆積した後エミッタ電極材料膜を堆積
し（ｂ）、基板及び犠牲膜を除去してエミッタを形成す
る（ｃ）方法がある（S. Zimmerman, Abs. 3rd Int.Vac
uum Microelectronics Conf., Monterey, 1990, 1-4参
照）。この方法では、犠牲膜により逆円錐状のエミッタ
成形型を得る為には、堆積させる犠牲膜を充分厚くする
事が必要である。しかし厚い犠牲膜を１工程で堆積する
と、成膜後の冷却時に熱ストレスによってクラックが入
りやすい。このクラックにエミッタ材料が入り込むと、
所望形状のエミッタが得られず、所望性能の電界放射型
素子を得ることができない。

【０００４】また図３４の方法は、層状均一堆積法、即
ちステップカバレージの良好な膜堆積法で犠牲膜を堆積
する。この方法によると、図３５（ａ）示すように、犠
牲膜に形成される凹部先端Ａの曲率半径が５０ｎｍ程度
と大きくなり、先鋭な先端を持つエミッタを作ることが
難しい。逆に、ステップカバレージの悪い膜堆積法を用
いると、（ａ）と同じ膜厚の犠牲膜を形成しても、図３
５（ｂ）に示すように、逆円錐状のエミッタ成形型を得
ることができない。この方法でも犠牲膜をより厚くすれ
ば、図３５（ｃ）に示すように逆円錐状のエミッタ成形
型が得られるが、その先端頂角が大きくなってしまい、
またクラックの発生が一層顕著になる。

【０００５】別の縦型エミッタの製造法として、図３６
に示すように、基板にエッチングマスクを形成し
（ａ）、基板を異方性エッチングによりエッチングして
凹部を形成し（ｂ）、エミッタ電極材料膜を堆積し
（ｃ）、不要部を除去してエミッタを完成する（ｄ）方
法も提案されている（例えば、特開平４−６１７２９号
公報，特開平５−２２５８９５号公報等参照）。この方
法では、形成される凹部は四角錘状となり、また基板の
結晶面のなす角度によって凹部の頂角が決定される。従
って異方性エッチングにより得られる凹部をそのままエ
ミッタ成形型として用いる場合、小さい頂角のエミッタ
を得ることはできない。また四角錘状のエミッタでは安
定な放出電流特性が得られない。更に異方性エッチング
ができる基板は、（１００）面を有する単結晶シリコン
やＧａＡｓ等に限られ、エッチング法もウエットエッチ
ングになるから、設計の自由度が小さく、素子の微細化
も難しい。

【０００６】異方性エッチングを利用する別の従来法と
して、図３７に示すように、シリコン層にエッチングマ
スクを形成して異方性エッチングを行い（ａ）、その後
エッチングマスクを除去して熱酸化を行って酸化膜を形
成してその表面に小さい頂角の凹部を得て、エミッタ電
極膜を堆積する（ｂ）方法が提案されている（特開平５
−１７４７０３号公報参照）。この方法は、凹部を酸化
してエミッタ成形型とすることで、先端頂角を小さくで
きるものの、酸化前の頂角は前述のように決まっている
から、任意の頂角を得ることはできない。また、上述の
方法と同様に、四角錘状のエミッタしか得られず、使用
基板も限定されていて設計自由度が低く、素子の微細化
も難しいという難点がある。

【０００７】

【発明が解決しようとする課題】以上のように犠牲膜堆
積により縦型エミッタの成形型を得る従来法では、曲率
半径の小さい先端を得ようとすると、犠牲膜にクラック
が入り易く、高い歩留まりや信頼性を得ることができな
い。また、異方性エッチングを利用してエミッタ成形型
を得る方法では、設計の自由度が限られて、先端の曲率
半径及び頂角が小さい任意形状のエミッタを得ることが
できなず、素子の微細化も難しいという難点がある。

【０００８】この発明は、上記した点に鑑みなされたも
ので、曲率及び頂角共に小さいエミッタ先端をもつ高性
能の電界放射型素子の製造方法を提供することを目的と
している。

【０００９】

【課題を解決するための手段】この発明にかかる電界放
射型素子の製造方法は、第１に、基板の表面に形成され
た低融点材料層に凹部を形成する工程と、前記低融点材
料層をリフローさせて前記凹部の上部側壁に傾斜を与え
る工程と、前記凹部を覆うように犠牲膜を堆積する工程
と、前記犠牲膜上に導電膜を堆積してエミッタを形成す
る工程と、前記エミッタをその下の不要な材料をエッチ
ング除去して露出させる工程とを有することを特徴とし
ている。ここで低融点材料層は、基板とは別に基板上に
堆積したものでも良いし、基板の表面部を、不純物を高
濃度にドープして低融点材料層として変成させたもので
もよい。

【００１０】この発明にかかる電界放射型素子の製造方
法は、第２に、基板の表面にゲート電極となる第１の導
電膜を堆積する工程と、前記第１の導電膜が堆積された
基板上に低融点材料からなる第１の絶縁膜を堆積する工
程と、前記第１の絶縁膜に前記第１の導電膜に達する凹
部を形成する工程と、前記第１の絶縁膜をリフローさせ
て前記凹部の上部側壁に傾斜を与える工程と、前記第１
の絶縁膜をマスクとして前記第１の導電膜を選択エッチ
ングしてゲート電極をパターン形成する工程と、前記凹
部を覆うように第２の絶縁膜を堆積する工程と、前記第
２の絶縁膜上に第２の導電膜を堆積してエミッタを形成
する工程と、前記第２の絶縁膜のうち少なくとも前記エ
ミッタの先端部周囲にある部分を選択的にエッチング除
去する工程とを有することを特徴としている。

【００１１】この発明にかかる電界放射型素子の製造方
法は、第３に、基板の表面にゲート電極となる低融点材
料からなる第１の導電膜を堆積する工程と、前記第１の
導電膜に前記基板に達する凹部を形成する工程と、前記
第１の導電膜をリフローさせて前記凹部の上部側壁に傾
斜を与える工程と、前記凹部を覆うように絶縁膜を堆積
する工程と、前記絶縁膜上に第２の導電膜を堆積してエ
ミッタを形成する工程と、前記絶縁膜のうち少なくとも
前記エミッタの先端部周囲にある部分を選択的にエッチ
ング除去する工程とを有することを特徴としている。

【００１２】第１の発明によると、凹部が加工された低
融点材料層をリフローさせることによって、その孔の上
部側壁に傾斜が与えられる。これにより、凹部容積を小
さくすることができ、その後堆積される微小エミッタの
鋳型となる犠牲膜を薄くすることができ、成膜後の冷却
時に受ける熱ストレスが小さくなり、従ってエミッタ鋳
型にクラックが入ることが防止できる。以上により所望
形状のエミッタができ、高性能の電界放射型素子を歩留
まりよく製造することができる。また、リフローを利用
して凹部開口を順テーパ状にしているので、ステップカ
バレージの悪い膜堆積法でエミッタの成形型となる層を
形成することができ、これにより先端の曲率半径及び頂
角が小さい逆錘状のエミッタ成形型が得られ、先端の曲
率半径及び頂角の小さい円錐状エミッタを製造すること
ができる。

【００１３】第２の発明及び第３の発明は、第１の発明
の手法をより具体的にゲート電極付きの電界放射型素子
に適用したもので、第２の発明においてはエミッタ形成
のための鋳型となる第２の絶縁膜の下地が低融点材料か
らなる第１の絶縁膜により形成される。第３の発明にお
いてはエミッタ形成のため鋳型となる絶縁膜の下地がゲ
ート電極となる低融点材料からなる第１の導電膜により
形成される。いずれの場合も、エミッタとゲートが自己
整合されて、且つ先端が小さい曲率半径と頂角をもつ高
性能の微小エミッタを得ることができる。

【００１４】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の基本的な実施
例の製造工程を示している。まず図１（ａ）に示すよう
に、基板１０の表面に低融点材料層１１を堆積形成し、
この低融点材料層１１に垂直側壁をもつ少なくとも一つ
の凹部１２を形成する。図では一つのエミッタに対応す
る一つの凹部１２を示しているが、多数のエミッタを配
列して電界放射エミッタアレイ（ＦＥＡ）を形成する場
合は同様の孔が多数形成される。凹部１２の形状は、ポ
イント型のエミッタを作る場合は円であり、ウェッジ型
エミッタを作る場合はストライプ状である。なお凹部１
２の側壁は厳密に垂直である必要はなく、ほぼ垂直であ
ればよい。

【００１５】基板１０は、ガラス、石英等の絶縁基板、
Ｓｉ，Ｇｅ，ＧａＡｓ等の半導体基板、Ａｌ，Ｃｕ等の
導電体基板等、如何なる材料でも良い。またこれらの積
層基板でもよい。低融点材料層１１は、ＰＳＧ（phosph
osilicate glass ），ＢＰＳＧ（borophosphosilicate
glass ），ＡｓＳＧ（arsenosilicate glass），ＰＧＳ
Ｇ（phosphogermanosilicate glass）等の低融点ガラ
ス、フリットガラス（Ｐｂ，Ｚｎ，Ｓｉ，Ｏの化合
物）、コバール（Ｆｅ，Ｃｏ，Ｎｉの合金）、ハンダ、
Ｓｉ−Ｇｅ、低融点金属（Ｃｄ，Ｉｎ，Ｓｎ，Ｔｌ，Ｐ
ｂ，Ｂｉ，Ｐｏ，Ａｔ等）等から選ばれた一層または多
層構造とする。特にその最上層を最も低融点とすること
が好ましい。以下、例として基板１０がＳｉＯ₂ 、低融
点材料層１１か低融点ガラスである場合を説明する。な
お、低融点ガラスがＢＰＳＧ膜である場合、ＳｉＯ₂ 膜
堆積と同様のＣＶＤ法を基本として、原料ガスにＢ₂ Ｏ
₃ を９．１mol ％、Ｐ₂ Ｏ₅ を５．３mol ％加えればよ
い。

【００１６】凹部１２の加工は、通常のリソグラフィ技
術を利用してレジストマスクを形成し、ＲＩＥやイオン
ミリングを利用する。凹部１２の大きさは、必要とする
冷陰極エミッタの大きさに応じて設定される。例えば、
幅が０．１〜１μm 程度であり、深さがその１／２程度
以上、即ちアスペクト比が１／２〜１の孔を形成すれば
よい。レジストマスクを用いず、イオンミリングやレー
ザビームを用いて直接低融点材料層１１に凹部１２を加
工することもできる。

【００１７】次に、凹部１２が形成された低融点材料層
１１を加熱してリフローさせて、図１（ｂ）に示すよう
に凹部１２の側壁上部に滑らかな傾斜を与える。例え
ば、低融点材料層１１がＰＳＧやＢＰＳＧの場合、融点
は７５０℃〜９５０℃であり、加熱炉を用いて１０分〜
２００分の処理でリフローさせることができる。ランプ
アニールやレーザ加熱を利用すれば、１０秒〜１００秒
といった短時間でのリフローが可能である。具体的に、
ＢＰＳＧ膜の場合のランプアニール条件を挙げれば、Ｎ
₂ 雰囲気中で室温から８５０〜１０５０℃まで１０秒で
昇温し、その加熱状態を１０〜６０秒保持する。

【００１８】次に、図１（ｃ）に示すように、傾斜が与
えられた凹部１２を覆うように犠牲膜１３を堆積する。
犠牲膜１３は、好ましくは、ステップカバレージの良い
膜堆積法、例えば減圧ＣＶＤ法によるシリコン酸化膜と
する。この犠牲膜１３がエミッタの成形型となるもの
で、図示のように表面には鋭い先端を持つ凹部１４が形
成される。リフロー処理によって実質的に凹部１２の上
部開口が開いた順テーパ状になっているため、犠牲膜１
３をステップカバレージの良い膜堆積法で形成すること
により、再現性よく先端の鋭い凹部１４が得られる。

【００１９】次いで、図１（ｄ）に示すように、犠牲膜
１３上にエミッタ電極膜（冷陰極材料膜）１５を形成す
る。このエミッタ電極膜１５には各種の金属材料（Ａ
ｌ，Ｃｕ，Ｗ，Ｍｏ，Ａｕ，Ｐｔ，Ａｇ，Ｔｉ，Ｎｉ，
Ｔａ，Ｒｅ，Ｃｒ，Ｚｒ，Ｈｆ，Ｙ，Ｂｉ，Ｓｒ，Ｔ
ｌ，Ｐｂ，Ｃａ，Ｓｎ，Ｇｅ等）やこれらの化合物から
なる導電材料を用いることができる。ただし、後に犠牲
膜１３をエッチングするので、犠牲膜１３とのエッチン
グ選択比が充分とれるように、犠牲膜１３との材料の組
み合わせを選ぶことが必要である。

【００２０】最後に、エミッタ下の不要部分をウェット
エッチングあるいはドライエッチングにより除去する。
例えば図１（ｅ）に示すように、基板１０、低融点材料
層１１及び犠牲膜１３を全て除去して、先鋭なエミッタ
先端を露出させる。こうしてこの実施例によれば、先端
の曲率半径が１０nm程度あるいはそれ以下の微細エミッ
タを得ることができる。

【００２１】図１の実施例において、エミッタ電極膜１
５に十分な機械的強度を付与するためには、不要部分を
エッチング除去する前に、例えば図２（ａ）に示すよう
にエミッタ電極膜１５の上に接着材１７を用いて（ある
いは陽極接合等により）支持基板１８を貼り合わせるこ
とが好ましい。またその際、図２（ｂ）に示すように、
エミッタ電極膜１５の表面を予めＳＯＧ等の平坦化膜１
９により平坦化しておくことも有効である。また図示し
ないが、エミッタ電極１５の表面をＣＭＰで平坦化した
り、エッチバックで平坦化することも有効である。

【００２２】また、図１（ｂ）の工程の後、図２（ｃ）
に示すように、凹部１２が形成された低融点材料層１１
をマスクとして、下地基板１０をエッチングして適当な
深さの凹部を加工しても良い。これにより、開口の側壁
の垂直部分の長さを調整することができる。また犠牲膜
１３の表面に反映される凹部１４の形状を微調整する事
ができる。

【００２３】以上のようにこの実施例によると、リフロ
ーによって凹部の側壁上部を滑らかに傾斜させて犠牲膜
を堆積して、エミッタ電極の鋳型を形成している。これ
により、先端の曲率半径が小さく且つ頂角も小さい優れ
た縦型の冷陰極エミッタを歩留まりよく得ることができ
る。

【００２４】上の実施例において、図１（ｃ）の犠牲膜
１３の堆積をステップカバレージの良くない，ノンフォ
ーマルな膜堆積法、例えばＣＶＤ法やスパッタ法等によ
り形成することもできる。そのとき得られる構造を図４
に示す。図示のように、頂角がより小さく、曲率半径も
より小さい先端を持つエミッタ成形型が得られ易いが、
反面、垂直方向の位置制御が少し難しくなる。

【００２５】なお実施例では犠牲膜としてシリコン酸化
膜を用いたが、シリコン窒化膜等の他の絶縁膜、非晶質
シリコン膜、多結晶シリコン膜等の半導体膜、Ｔｉ，Ｍ
ｏ，Ａｌ，ＴｉＮ，ＴｉＷ，ＷＳｉ等の導電材料膜を犠
牲膜として用いることができる。

【００２６】図１の実施例では、低融点材料層１１に対
して、１ステップの異方性エッチングにより垂直側壁を
もつ凹部２を形成している。この方法ではリフロー処理
を行ったとき、凹部１２の側壁に適度の傾斜を与えるた
めには、低融点材料層１１の底部まで流動化して孔１１
の底部側壁の傾斜が緩くなり過ぎる、あるいは底部の開
口寸法が小さくなり過ぎるといった事態が生じる場合が
ある。これは、先端が鋭くとがったエミッタを得る上で
好ましくない。これを改善するには、前述のように低融
点材料層１１の上部を下部より低融点にすることが一つ
の方法であるが、もう一つの方法として、凹部１２の加
工を２段階で行うことも有効である。アスペクト比が高
く、層が厚い場合、リフローさせると、開口側壁の断面
が中ぶくれとなる場合もあり、２段階法はこの様な場合
にも有効である。

【００２７】図５は、凹部１２の加工を２ステップで行
うようにした実施例の製造工程を示している。図１と対
応する部分には図１と同一符号を付して詳細な説明は省
く。図５（ａ）に示すように、低融点材料層１１が形成
された基板にリソグラフィによりレジストマスク１６を
形成した後、まず等方性エッチングを行って、低融点材
料層１１を途中までエッチングする。このときサイドエ
ッチングによって低融点材料層１１内の開口は横にも拡
がる。続いて異方性エッチングにより、図５（ｂ）に示
すように残りの低融点材料層１１をエッチングして基板
１０の表面を露出させる。

【００２８】これにより、レジストマスク１６を除去す
ると、図５（ｃ）に示すように、上部開口が広がり、底
部が垂直側壁を保った凹部１２が得られる。この状態と
して基板を加熱して低融点材料層１１をリフローさせる
と、図５（ｄ）に示すように、上部側壁に緩やかなテー
パが与えられ、底部側壁は垂直に近い状態の凹部１２が
得られる。更にリフローさせると、図５（ｅ）に示すよ
うに、テーパ部分が更に大きくなる。その後は、先の実
施例と同様に犠牲膜堆積、エミッタ電極膜堆積を行い、
不要部分をエッチング除去して先鋭な先端を有するエミ
ッタを得ることができる。

【００２９】図６は、別の実施例の製造工程を示してい
る。図１と対応する部分には図１と同一符号を付してあ
る。先の実施例では膜堆積により低融点材料層を形成し
たのに対して、この実施例では、図６（ａ）に示すよう
に、基板１０の表面から所定深さまでを低融点材料層１
１に変成させている。具体的には例えば、基板１０とし
てシリコン酸化物等の絶縁体基板を用い、リンやボロン
等の不純物を高濃度に熱拡散またはイオン注入して得ら
れる不純物ドープ層を低融点材料層１１とする。

【００３０】その後図６（ｂ）に示すように、レジスト
マスク１６を形成し、先の実施例と同様に、等方性エッ
チングと異方性エッチングの２段階のエッチングによ
り、凹部１２を加工する。そして図６（ｃ）に示すよう
にレジストマスク１６を除去した後、基板を加熱し低融
点材料層１１をリフローさせて、図６（ｄ）に示すよう
に凹部１２に滑らかな傾斜を与える。更にリフローさせ
ると、図６（ｅ）に示すように、テーパ部分が大きくな
る。その後は先の実施例と同様である。

【００３１】以上では、一つのエミッタにのみ着目した
実施例を説明した。実施例の方法で得られるエミッタを
複数個アレイ状に形成すれば、いわゆるＦＥＡと呼ばれ
る電子源（電子銃）となり、種々の真空デバイスに応用
できる。通常この種の電子源は、ゲート電極がエミッタ
と組み合わされて用いられる。そこで以下の実施例で
は、ゲート電極をエミッタと自己整合的に一体形成する
場合を説明する。

【００３２】図７及び図８は、エミッタ形成のための鋳
型となる絶縁膜の下地を絶縁膜により形成して、図１の
実施例の手法を応用して、ゲート電極と共にアノード電
極をもつ３極素子に適用した実施例の製造工程である。
図７（ａ）に示すように、基板２０は、絶縁体２０ａに
アノード電極となる導電膜２０ｂと絶縁膜２０ｃが積層
された積層基板である。具体的に絶縁体２０ａはシリコ
ン酸化膜又はソーダライム等のガラスであり、アノード
電極２０ｂは多結晶シリコンであり、絶縁膜２０ｃはシ
リコン酸化膜である。

【００３３】この基板２０上にまず、ゲート電極となる
第１の導電膜２１として、多結晶シリコン膜とＷシリサ
イド膜の積層膜を堆積し、続いて第１の絶縁膜２２を堆
積する。第１の絶縁膜２２はＰＳＧ，ＢＰＳＧ等の低融
点材料層である。次いで第１の絶縁膜２２に、ＲＩＥ等
の異方性ドライエッチングにより、第１の導電膜２１に
達する深さの垂直側壁をもつ凹部２３を形成する。

【００３４】凹部２３の加工法として、図６の実施例で
説明した２段階のエッチングを行うことは有効である。
次に、凹部２３が形成された第１の絶縁膜２２を加熱リ
フローさせて、図７（ｂ）に示すように、凹部２３の側
壁に滑らかな傾斜をもたせる。次に図７（ｃ）に示すよ
うに、第１の絶縁膜２２をマスクとして用いて、凹部２
３に露出した第１の導電膜２１をドライエッチングある
いはウェットエッチングにより選択エッチングしてゲー
ト電極をパターン形成する。これによりゲート電極に
は、当初の凹部２３と同径の凹部２３ｂが形成される。
この実施例ではゲート電極下の基板表面絶縁膜２０ｃを
もエッチングしている。

【００３５】図７（ｃ）における垂直側壁の高さを孔径
の約１／２以上とすると、得られるエミッタの先端部の
位置を制御し易く、鋭い先端部を得易い。絶縁膜２０ｃ
を第１の絶縁膜２２に対して選択的にエッチングしない
場合には、図７（ａ）において第１の絶縁膜２２の初期
厚を基板絶縁膜２０ｃのエッチング量を加味した値にす
ればよい。図７（ｃ）ではＲＩＥを用いて基板表面絶縁
膜２０ｃを異方性エッチングした時の形状を示したが、
ウェットエッチング等により基板表面絶縁膜２０ｃを等
方的にエッチングしてもよい。また、第１の絶縁膜２
２、第１の導電膜２１、基板表面絶縁膜２０ｃを連続的
にエッチングした後に、第１の絶縁膜２２をリフローさ
せてもよい。

【００３６】絶縁膜２０ｃのエッチングには通常第１の
導電膜２１のエッチングと異なるエッチングガスが用い
られる。このとき絶縁膜２０ｃと、第１の絶縁膜２２と
に異なる材料を用いていれば、第１の絶縁膜２２との選
択比が充分大きいエッチング条件を選ぶことができる。
従って、第１の絶縁膜２２をエッチングすることなく、
絶縁膜２０ｃをエッチングすることができる。

【００３７】次に、図８（ａ）に示すように、第２の絶
縁膜２４を堆積する。この第２の絶縁膜２４は先の実施
例の犠牲膜１３に相当するもので例えばシリコン酸化膜
とする。このシリコン酸化膜を先の実施例と同様の条件
で堆積することによって、先の実施例と同様にその表面
には先端が先鋭な凹部２５が形成され、これがエミッタ
形成用の鋳型となる。次いでこの上に、図８（ｂ）に示
すように、エミッタ電極膜である第２の導電膜２６を堆
積する。第２の導電膜２６としては例えば、スパッタ法
又はＣＶＤ法によるＴｉＮ膜と、ＣＶＤ法によるＷ膜と
の積層膜を用いる。

【００３８】続いて図８（ｃ）に示すように、第２の導
電膜２６を選択エッチングして、実際にエミッタ２６ａ
として機能する部分の両側にスリット開口２７を開け
る。そしてこのスリット開口２７を通して、鋳型とした
用いた第２の絶縁膜２４を、ゲート電極２１の端面及び
アノード電極２０ｂが露出するまでウェットエッチング
によりエッチングする。これにより、エミッタ２６ａか
らアノード電極２０ｂまでの間の不要物が除去されて空
間ができる。このとき第１の絶縁膜２２に対してエッチ
ング選択比の大きいエッチング法を用いることにより、
図示のように第１の絶縁膜２２をエッチングすることな
く、エミッタ下の第２の絶縁膜２４及びアノード上の絶
縁膜２０ｃを横方向にもエッチングして適度に後退させ
ることができる。

【００３９】例えば、絶縁膜２０ｃと第２の絶縁膜２４
がシリコン窒化膜であり、第１の絶縁膜２２がＰＳＧや
ＢＰＳＧである場合、これらの絶縁膜２０ｃ及び第２の
絶縁膜２４を１００〜１５０℃に加熱したリン酸（熱リ
ン酸）によりエッチングする。この場合、ゲート電極２
１は第１の絶縁膜２２により保護されているため、パー
ティクルに起因するエミッタ２６ａとゲート電極２１と
の間の電気的ショートや電流リーク等を防止することが
できる。その結果、歩留まりが向上する。

【００４０】図９は、図８（ｃ）の状態を斜視図で示し
たものである。この様にして得られた３極素子を真空封
入することにより、微小な３極真空管が得られる。以上
のようにこの実施例によると、先の実施例で説明したと
同様に高性能の冷陰極エミッタが、ゲート電極とセルフ
アラインされて一体に形成された電界放射型素子が得ら
れる。エミッタ先端を囲むゲート電極２１の孔２３ｂの
大きさは、リフローさせた凹部２３の底部の径により規
定される。したがって、リフローにより開口径を減少さ
せれば、最初に形成する凹部２３の径に対して、ゲート
電極２１とエミッタ２６ａの先端の間の距離を小さくす
る事ができ、ゲート電極２１に印加する制御電圧を低く
してしかも、効率よく電子放出させることを可能とす
る。

【００４１】上の実施例において、アノード電極２０ｂ
の他の材料として、アモルファスシリコン、Ｗシリサイ
ド、Ｍｏシリサイド、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ｃｒ等を
用いることができる。またゲート電極となる第１の導電
膜２１としても、多結晶シリコン、アモルファスシリコ
ン、Ｗシリサイド、Ｍｏシリサイド、Ｗ、Ｍｏ、Ｔａ、
Ｔｉ、Ｃｒ等を用いることができる。更にエミッタとな
る第２の導電膜２６として、先の実施例で例示したよう
な他の材料を用いることができる。更に第２の絶縁膜２
４、及び基板内の絶縁膜２０ｃとして、シリコン窒化
膜、シリコン酸化膜とシリコン窒化膜の積層膜等を用い
ることができる。

【００４２】図８（ｃ）に示す絶縁膜２４，２０ｃのエ
ッチング工程で、絶縁膜２２に対するエッチング選択比
の小さいエッチング条件を用いることも出来る。この様
なエッチング条件を設定すれば、図８（ｃ）に対して、
図１０に示すように絶縁膜２２も後退させた構造が得ら
れる。

【００４３】図１１及び図１２は、別の実施例の製造工
程である。先の図７及び図８の実施例と対応する部分に
は、それらと同一符号を付して詳細な説明は省略する。
この実施例では、図１１（ａ）に示すように、導電体３
０ａに絶縁膜３０ｂを形成したものを出発基板３０とし
ている。この基板３０上に、先の実施例と同様に、第１
の導電膜２１及び第１の絶縁膜２２を堆積してエッチン
グで凹部２３を形成し（図１１（ａ））、リフロー処理
により凹部２３の上部側壁に緩やかな傾斜を与え（図１
２（ｂ））、更に第１の絶縁膜２２をマスクとしたエッ
チングによりゲート電極をパターン形成する（図１１
（ｃ））。

【００４４】なお、絶縁膜３０ｂを第１の絶縁膜２２に
対して選択的にエッチングしない場合には、図１１
（ａ）における第１の絶縁膜２２の初期厚を絶縁膜３０
ｂのエッチング量を加味した値に設定すればよい。図１
１（ｃ）では絶縁膜３０ｂを異方性エッチングした場合
を示したが、ウェットエッチングにより絶縁膜３０ｂを
等方的にエッチングしてもよい。また、第１の絶縁膜２
２、第１の導電体膜２１、絶縁膜３０ｂを連続的にエッ
チングした後、リフローさせてもよい。

【００４５】その後第２の絶縁膜２４を堆積し（図１１
（ｄ））、エミッタ電極となる第２の導電膜２６を堆積
する（図１２（ａ））ことも、同様である。この後、図
１２（ｂ）に示すように、基板３０の導電体３０ａをエ
ッチング除去する。そして露出した絶縁膜３０ｂ及び鋳
型として用いた第２の絶縁膜２４を図の下方からエッチ
ングすることにより、図１２（ｃ）に示すように、エミ
ッタ先端及びゲート電極端面を露出させる。このとき
も、絶縁膜３０ｂ及び第２の絶縁膜２４のエッチング速
度を第１の絶縁膜２２に比べて充分速くなるように条件
設定する。これにより、図示のように第２の絶縁膜２４
の端面を適度に後退させて、エミッタ先端を露出させる
ことができる。ゲート電極２１は第１の絶縁膜２２によ
り保護されているため、パーティクルに起因するエミッ
タ２６ａとゲート電極２１との間の電気的ショートや電
流リーク等を防止することができる。その結果、歩留ま
りが向上する。

【００４６】図１３は、この実施例により得られるＦＥ
Ａの斜視図である。ゲート電極２１の孔２３ｂの中心に
エミッタ電極２６の先端が露出した状態が得られる。こ
の様に形成されたＦＥＡを例えば、別途用意した蛍光体
付きのアノードに対向させて真空封入すれば、フラット
パネルディスプレイが得られる。また図１２（ｃ）のエ
ッチング工程で、第１の絶縁膜２２と第２の絶縁膜２４
に対して等しいエッチング速度の条件設定を行うと、図
１４のように第１の絶縁膜２２も後退させた構造を得る
ことができる。

【００４７】図１５及び図１６は、エミッタ形成のため
の鋳型となる絶縁膜の下地にゲート電極となる低融点材
料からなる導電膜を用いて、ゲート電極と共にアノード
電極をもつ３極素子に適用した実施例の製造工程であ
る。出発基板４０は、図１５（ａ）に示すように、絶縁
体４０ａにアノード電極となる導電膜４０ｂと絶縁膜４
０ｃを積層したものである。この基板４０上に、鋳型の
下地膜として用いられ、同時にゲート電極ともなる第１
の導電膜４１を堆積する。第１の導電膜４１はＰｂ，Ｚ
ｎ，Ａｌ，Ａｕ，Ｃｕ，Ｌｉ，Ｉｎ等の金属、あるいは
高濃度に不純物をドープした多結晶シリコンや非晶質シ
リコン等の半導体からなる低融点材料膜である。そして
これをＲＩＥ等によりエッチングして、基板に達する垂
直側壁をもつ凹部４２を形成する。

【００４８】この実施例でも、凹部４２の加工法とし
て、図５で説明した２段階のエッチングを行うことは有
効である。次いで、図１５（ｂ）に示すように、第１の
導電膜４１を加熱リフローさせて、凹部４２の側壁上部
に緩い傾斜を与える。続いて第１の導電膜４１をマスク
として、図１５（ｃ）に示すように基板４０の表面の絶
縁膜４０ｃをエッチングして導電膜４０ｂを露出させ
る。第１の導電膜４１、基板表面絶縁膜４０ｃをＲＩＥ
等により異方性エッチングした後に、第１の導電膜４１
をリフローさせてもよい。

【００４９】次に図１６（ａ）に示すように、ステップ
カバレージの良好な膜堆積法によって鋳型となる絶縁膜
４３を堆積する。その膜厚を最適に選ぶことにより、先
の各実施例と同様に、表面に先鋭な先端をもつ凹部４４
が形成される。そして図１６（ｂ）に示すように、エミ
ッタ電極となる第２の導電膜４５を堆積する。

【００５０】次に図８（ｃ）と同様に、第２の導電膜４
５を選択エッチングして、図１６（ｃ）に示すようにエ
ミッタ４５ａの両側にスリット開口４６を開ける。そし
てこのスリット開口４６を通して、鋳型として用いた絶
縁膜４３及び基板４０の表面の絶縁膜４０ｃをエッチン
グして、エミッタ先端部、ゲート端面及びアノード面を
露出させる。

【００５１】この実施例によっても、先の実施例と同様
の高性能エミッタをもつ３極素子が得られる。特にこの
実施例の場合、鋳型の下地を導電膜４１により形成して
これをゲート電極として用いているから、エミッタ先端
とゲートの間隔を極めて小さいものとすることができ
る。これにより、一層低いゲート電圧で大きな電界をエ
ミッタ先端に与えることができる。また図７及び図８の
実施例と比較すると、図１６（ｃ）の絶縁膜エッチング
工程では、エミッタやゲートの導電膜との選択比だけを
考慮すれば良く、大きな選択比が得られる。

【００５２】なお上の実施例では、低融点材料からなる
第１の導電膜４１を一層で示したが、これを融点の異な
る材料の積層構造としても良い。例えば、低融点金属に
高不純物濃度の非晶質シリコンを積層した構造とする。
この様な構造として、第１の導電膜４１の上半分のみを
加熱リフロー処理で流動化させると、図５の実施例で説
明したと同様の理由で先鋭なエミッタを作る上で好まし
い下地形状が得られる。

【００５３】図１７及び図１８は、別の実施例の製造工
程である。先の図１５及び図１６の実施例と対応する部
分には、それらと同一符号を付して詳細な説明は省略す
る。この実施例では、図１７（ａ）に示すように、導電
体５０ａに絶縁膜５０ｂを形成したものを出発基板５０
としている。この基板５０上に、先の実施例と同様に、
ゲート電極となる低融点材料からなる第１の導電膜４１
を堆積して凹部４２を形成し（図１７（ａ））、第１の
導電膜４１を加熱リフローさせて凹部４２の上部に滑ら
かな傾斜を与える（図１７（ｂ））。

【００５４】次いで第１の導電膜４１をマスクとして基
板の絶縁膜５０ｂをエッチングして凹部を形成する（図
１７（ｃ））。次に図１７（ｄ）に示すように、先の実
施例と同様の条件で絶縁膜４３を堆積する。図示のよう
に絶縁膜４３の表面には下地の形状が反映されて先鋭な
凹部４４が形成される。続いてエミッタ電極となる第２
の導電膜４５を堆積し（図１８（ａ））、その後基板の
導電体５０ａをエッチング除去する（図１８（ｂ））。

【００５５】最後に絶縁膜４３のエッチングを行い、図
１８（ｃ）に示すようにエミッタ電極を露出させる。図
ではこのとき同時に基板絶縁膜５０ｂもエッチング除去
されて、ゲート電極が露出した状態を示しているが、ゲ
ート電極を露出させることなく、エミッタ電極を露出さ
せてもよい。そのためには、絶縁膜４３と５０ｂを異種
材料として、絶縁膜４３のみをエッチングできるエッチ
ング条件を用いれば良い。以上により、図１３に示した
と同様のＦＥＡが得られる。この実施例によっても、微
細で高性能のエミッタをもち、且つそのエミッタ先端に
対して微小間隔を保ってゲート電極がセルフアラインさ
れたＦＥＡが実現できる。

【００５６】図１９は、この発明の方法により得られる
素子の具体的な応用例であるフラットパネルディスプレ
イを示す。電子源はこの発明の方法を用いて作られたも
ので、絶縁基板６１上にＡｌまたはＣｕ等の導電膜６２
と多結晶シリコン等の抵抗体膜６３が形成され、その上
に微細エミッタ６４がゲート電極６５の開口に配列され
て構成されている。

【００５７】この電子源に対向して、石英、ガラス等の
透明基板６６にアノード電極となるＩＴＯ等の透明導電
膜６７と蛍光体膜６８を形成した対向基板が配置され
る。なおゲート電極６５、導電膜６２、抵抗体膜６３、
蛍光体膜６８及び透明導電膜６７は、例えば画素に対応
したパターンに分離されていてもよい。電子源側には、
放出ガスがエミッタ表面に再付着するのを防止するた
め、Ｔｉ，Ａｌ，Ｍｇ等からなるゲッター材７１が設け
られている。

【００５８】電子源と対向基板とは、アノード電極とな
る透明導電膜６７とエミッタ６４の間の距離が０．１〜
５ｍｍ程度に保たれるように、接着剤を塗布したガラス
板からなるスペーサ７０を介して接合される。接着剤に
は例えば低融点ガラスが用いられる。なお、スペーサと
してガラス板等を用いることなく、エポキシ樹脂等の接
着剤中にガラスビーズ等を分散させてスペーサとするこ
ともできる。

【００５９】対向基板側には予め排気管６９が接続され
ている。そして基板接着後に、この排気管６９を利用し
てパネル内部を１０^-5〜１０^-9Torr程度まで真空排気し
た後、バーナー等で排気口を封入する。その後アノー
ド、エミッタ、ゲートの各電極配線を取り付けて、フラ
ットパネルディスプレイが完成する。

【００６０】図２０は、別のフラットパネル構成例であ
る。図１９と対応する部分には図１９と同一符号を付し
て詳細な説明は省く。この実施例では、排気管６９が電
子源側に付けられている。またスペーサ７０として、シ
リコン基板をエッチングにより加工したものを用いてい
る。

【００６１】次に、この発明の有効性を示すデータをい
くつか説明する。まずエミッタ形状等と電界放射特性と
の関係に関するデータを説明する。図２１は、用いたパ
ラメータを示している。エミッタは、Ｚ軸を中心とする
回転対称のポイント型であり、エミッタのテーパ角が
θ、エミッタの先端曲率半径がｒｅ、エミッタとゲート
電極間距離がｒａ、ゲート電極厚がｔａ、ゲート電極下
の酸化膜厚がｔｏｘである。各パラメータは、変数とし
ない場合、θ＝６０°、ｒｅ＝１０ｎｍ、ｒａ＝０．４
μm 、ｔａ＝０．４μm 、ｔｏｘ＝１μm とした。エミ
ッタの高さは、１μm 固定である。

【００６２】図２２は、先端の曲率半径ｒｅをパラメー
タとして、テーパ角θとエミッタ先端に得られる最大電
界Ｅｍａｘの関係を示している。テーパ角θが大きくな
ればなる程、即ちエミッタの頂角が小さくなればなる
程、最大電界Ｅｍａｘが大きくなっている。また、ｒｅ
＝１５ｎｍよりも、ｒｅ＝１０ｎｍの方が３割程度、最
大電界Ｅｍａｘが大きくなる。

【００６３】図２３は、ゲート電極厚ｔａをパラメータ
として、エミッタ・ゲート電極間距離ｒａと最大電界Ｅ
ｍａｘの関係を示している。エミッタ・ゲート電極間距
離ｒａが小さい程、最大電界Ｅｍａｘが大きくなること
が分かる。ゲート電極厚ｔａが０．３μm の場合と０．
４μm の場合とでは、ほとんど有意差はない。以上の図
２２及び図２３のデータから、エミッタとしては頂角が
小さく且つ先端の鋭いウィスカー状のものが好ましいこ
とが分かる。

【００６４】図２４は、より小さい範囲でのエミッタ・
ゲート電極間距離ｒａと、最大電界Ｅｍａｘ及びエミッ
タからの放射電流Ｊｆｎとの関係である。エミッタ・ゲ
ート間電圧は、Ｖａ＝３０Ｖ及びＶａ＝４０Ｖを選び、
エミッタ材料の仕事関数は４．５ｅＶと仮定した。ｒａ
＝０．４μm のとき、Ｊｆｎ＝１．３Ａ／ｃｍ² の電流
を得るためには、Ｖａ＝４０Ｖとする必要がある。しか
し、ｒａ＝０．１８μm にすると、Ｖａ＝３０Ｖまで下
げても、同じ放出電流が得られる。同一エミッタ・ゲー
ト間電圧であれば、距離ｒａを小さくする程、放出電流
が増大することが分かる。

【００６５】図２５及び図２６は、ゲート電極とエミッ
タのｚ方向位置関係とエミッタ先端部の等電位線分布の
関係を示す。等電位線が密なところほど電界が強い。図
２５は、ゲート電極のｚ方向中心位置からエミッタ先端
までの距離ｚgeが、ｚge＝−０．３μm の場合である。
図２６は、ｚge＝０の場合である。

【００６６】図２７は、上述のエミッタ・ゲート電極間
の位置関係、即ちｚ方向距離ｚgeをｚge＝−０．３５μ
m から０．２５μm まで変化させたときの、エミッタ先
端の最大電界強度Ｅｍａｘの変化を示している。ｚge＝
−０．１μm において、Ｅｍａｘが極大値１．１６×１
０⁷ Ｖ／ｃｍを示す。

【００６７】以上の実施例の効果を確認するため、シミ
ュレーションを行った。図２８（ａ）は基板に形成する
凹部の形状を示す。各凹部は、１μm の深さを有する。
左の凹部は幅が０．６μm であり、中央の凹部は幅が
０．５μm であり、右の凹部は幅が０．４μm である。
アスペクト比は左から順に、１／０．６、１／０．５＝
２、１／０．４＝２．５となる。図２８（ｂ）は、図２
８（ａ）の各凹部をリフローさせた後の形状を示す。リ
フロー後の凹部上部の形状は直線で近似したテーパ形状
としている。

【００６８】図２９（ａ）は基板に形成する凹部の他の
形状を示す。各凹部は、３μm の深さを有する。左の凹
部は幅が０．６μm であり、中央の凹部は幅が０．５μ
m であり、右の凹部は幅が０．４μm である。アスペク
ト比は左から順に、３／０．６＝５、３／０．５＝６、
３／０．４＝７．５となる。図２９（ｂ）は、図２９
（ａ）の各凹部をリフローさせた後の形状を示す。

【００６９】図３０（ａ）（ｂ）はそれぞれ図２８
（ａ）（ｂ）の基板上に厚さ約０．５μm のコンフォー
マルな膜を堆積した状態を、０．１μm 厚毎の等高線で
示す。基板全面に一様な厚さの膜が堆積していき、凹部
上端の角部は丸め込まれる。やがて凹部の左右側面上の
膜が互いに接するようになる。このとき、垂直側壁上の
膜は、一度に接するため間隙が一度に消滅し、左右から
合した膜の上端に下向きに尖った先端部が発生する。テ
ーパのない図３０（ａ）では、初めて鋭い先端部が現れ
る位置は凹部上端の高さ位置であり、膜堆積を続けるに
従い先端部は上方に移動する。先端部が上方に移動する
につれて、先端部の頂角が次第に拡がる現象（鈍角化）
が生じる。

【００７０】テーパが形成されている図３０（ｂ）の場
合、膜厚の増加と共に角部の曲率半径は次第に大きくな
り、テーパ面上の曲率半径は次第に小さくなる傾向が見
られる。但しテーパ面の幅が十分大きければ、鋭い先端
部が形成された後も、対向するテーパ面の形成する角度
以上には先端部頂角が拡がりにくく、鈍角化が抑制され
ている。厚さ０．５μm の等高線を見ると、テーパのな
い図３０（ａ）では、凹みがかなり平坦化されているの
に対し、テーパを形成した図３０（ｂ）では、対向する
テーパ面のなす角度とほぼ等しい頂角を持つ先端部を有
する鋭い凹みが残っていることが分かる。従って、テー
パ側壁を形成した場合、小さな先端部頂角が得られる膜
厚範囲が広い。また図３０（ｂ）の例は、図３０（ａ）
の例に比べて、凹部径が変化しても頂角の変化が少な
い。従って、図３０（ｂ）の方が凹部径の変化に対して
プロセスマージンが大きい。

【００７１】図３０（ｂ）において、初めて鋭い先端部
が現れる位置は、テーパ側壁と垂直側壁との境界の高さ
位置である。その後膜厚の増加と共に先端部の位置は上
昇する。鋭い先端部が出現した後、膜堆積を続けると、
図３０（ａ）では急激に先端部が鈍角化するのに対し
て、図３０（ｂ）では先端部の鋭い形状を保ち続けてい
る。従って、先端部を形成したい高さ位置よりも下にテ
ーパ面下端を配置することが好ましい。ゲート電極を一
体形成する場合には、図７（ｂ）あるいは図１１（ｂ）
に示すように、ゲート電極厚さの少なくとも上部にテー
パ面を形成することが好ましい。

【００７２】図３０（ｂ）においては、エミッタ先端の
位置は、ｚgeの負の範囲から、ｚge＝０及びｚgeが正の
範囲までをとることができる。一方、図３０（ａ）の例
では、エミッタ先端の位置は、ゲート電極厚ｔａに対し
て、ｚge＞ｔａ／２の範囲に制限される。従って、図３
０（ａ）に対して、図３０（ｂ）の方が設計の自由度が
大きい。

【００７３】図３１（ａ）（ｂ）はそれぞれ、図２９
（ａ）（ｂ）の基板に厚さ約１μm のコンフォーマルな
膜を堆積した時の様子を０．２μm 厚毎の等高線で示し
ている。全体的には図３０（ａ）（ｂ）と同様の傾向が
認められる。厚さ０．４μm 以上の等高線を見ると、テ
ーパのない図３１（ａ）では、凹みがかなり平坦化され
ているのに対し、テーパを形成した図３１（ｂ）では、
鋭い凹みが保存されていることが分かる。図３１（ｂ）
で最初に鋭い先端部が現れる位置は、図３０（ｂ）と同
様、テーパ側壁と垂直側壁との境界の高さ位置である。
なお、側壁が基板表面に立てた法線に対し、２０度以
内、特に１０度以内の場合には、先端部の振る舞いは垂
直側壁の場合と殆ど変わらない。従って、基板法線から
２０度以内、特に１０度以内の側壁は“ほぼ垂直”の側
壁ということができる。

【００７４】図３２（ａ）（ｂ）はそれぞれ、図２８
（ａ）（ｂ）の基板に、厚さ約１μmのノンコンフォー
マルな膜を堆積した時の様子を０．１μm 厚毎の等高線
で示している。なお、ノンコンフォーマルな膜堆積の条
件として、水平面上に厚さ１μm の膜が堆積したとき、
垂直側壁上端の上には厚さ０．９μm の膜が堆積するも
のとした。厚さ１μm の等高線を見ると、テーパのない
図３２（ａ）では殆ど平坦化されているのに対し、テー
パを形成した図３２（ｂ）ではかなり鋭い凹みが残って
いることが分かる。図３２（ｂ）の場合、最初の鋭い先
端部位置は、テーパ側壁と垂直側壁の境界位置より上に
生じる。最初に形成される鋭い先端部は、極めて鋭いも
のとなっている。テーパのない図３２（ａ）では、凹部
上面より上の位置で鋭い先端部が形成される。その先端
部形状は、局所的には鋭くても、広い範囲で見るとそれ
程鋭いものとなっていない。更に膜堆積を続けると、図
３２（ａ）では急激に先端部が鈍角化するのに対し、図
３２（ｂ）では鋭い先端部形状が保たれる。図１５〜図
１８の実施例のように、テーパを形成したゲート電極層
上に犠牲膜を堆積する場合、ゲート電極の下半分に達す
るテーパ面を形成することが好ましい。

【００７５】図３３（ａ）（ｂ）はそれぞれ、図２９
（ａ）（ｂ）の基板に厚さ約２μm のノンコンフォーマ
ルな膜を堆積した状態を、０．２μm 厚毎の等高線で示
している。全体的に図３２（ａ）（ｂ）と同様の傾向が
認められる。厚さ０．４μm 以上の等高線を見ると、テ
ーパのない図３３（ａ）では、凹みがかなり平坦化され
ているのに対し、テーパを形成した図３３（ｂ）では鋭
い凹みが保存されていることが分かる。最初の鋭い先端
部が、テーパ側壁と垂直側壁の境界位置より上で生じる
ことは、図３２（ｂ）の場合と同様である。

【００７６】以上の図２８〜図３３のシミュレーション
結果から、リフロー処理により傾斜を与えるこの発明の
方法により、成膜する犠牲膜が薄くても、適切なエミ
ッタ型が得られること、凹部深さやマイグレーション
長が変化しても、エミッタ成形型の形状は大きく変化し
ないことが分かる。

【００７７】

【発明の効果】以上述べたようにこの発明によれば、低
融点材料層に凹部を形成してこの低融点材料層をリフロ
ーさせ、凹部の少なくとも上部に滑らかな傾斜を与える
ことにより、微小エミッタの鋳型となる犠牲膜を堆積し
たときにクラックが入ることを効果的に防止することが
でき、先端が小さい曲率半径と頂角をもつ高性能の微小
冷陰極エミッタをもつ電界放射型素子を得ることができ
る。またこの発明によると、エミッタとゲートが自己整
合されて、且つ先端が小さい曲率半径と頂角をもつ高性
能のゲート電極付きの微小冷陰極エミッタをもつ電界放
射型素子を得ることができる。更にまた、エミッタとゲ
ート電極のｚ方向位置の自由度が大きくなり、エミッタ
とゲート電極のｚ方向位置の最適化が可能になる。

【図面の簡単な説明】

【図１】 この発明の一実施例のエミッタ製造工程を示
す。

【図２】 同実施例の変形例を示す。

【図３】 同実施例の変形例を示す。

【図４】 同実施例の変形例を示す。

【図５】 他の実施例のエミッタ製造工程を示す。

【図６】 他の実施例のエミッタ製造工程を示す。

【図７】 他の実施例の電界放射型素子の製造工程を示
す。

【図８】 同実施例の製造工程を示す。

【図９】 同実施例による電界放射型素子の構造を示
す。

【図１０】 他の実施例による電界放射型素子の構造を
示す。

【図１１】 この発明の他の実施例の製造工程を示す。

【図１２】 同実施例の製造工程を示す。

【図１３】 同実施例による電界放射型素子構造を示
す。

【図１４】 他の実施例による電界放射型素子構造を示
す。

【図１５】 この発明の他の実施例の電界放射型素子の
製造工程を示す。

【図１６】 同実施例の製造工程を示す。

【図１７】 この発明の他の実施例の製造工程を示す。

【図１８】 同実施例の製造工程を示す。

【図１９】 電界放射型素子のディスプレイへの応用例
を示す。

【図２０】 電界放射型素子のディスプレイへの応用例
を示す。

【図２１】 この発明の有効性を明らかにするためのデ
ータの条件を示す。

【図２２】 最大電界強度と傾斜角の関係を示す。

【図２３】 同じく最大電界強度とエミッタ・ゲート間
距離の関係を示す。

【図２４】 同じく最大電界強度とエミッタ・ゲート間
距離の関係を示す。

【図２５】 同じくエミッタ・ゲートの位置関係と等電
位線分布を示す。

【図２６】 同じくエミッタ・ゲートの位置関係と等電
位線分布を示す。

【図２７】 同じくエミッタ・ゲートの位置関係と最大
電界強度の関係を示す。

【図２８】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図２９】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図３０】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図３１】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図３２】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図３３】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図３４】 従来例のエミッタ製造法を示す。

【図３５】 従来例による膜堆積の様子を示す。

【図３６】 従来例のエミッタ製造法を示す。

【図３７】 従来例のエミッタ製造法を示す。

【符号の説明】

１０…基板、１１…低融点材料層、１２…凹部、１３…
犠牲膜、１４…凹部、１５…エミッタ電極膜、２０…基
板、２１…第１の導電膜、２２…第１の絶縁膜、２３…
凹部、２４…第２の絶縁膜、２５…凹部、２６…第２の
導電膜、３０…基板、４０…基板、４１…第１の導電
膜、４２…凹部、４３…絶縁膜、４４…凹部、４５…第
２の導電膜。

フロントページの続き (56)参考文献 特開 平５−174703（ＪＰ，Ａ) 特開 平４−71142（ＪＰ，Ａ) 特表 平５−507580（ＪＰ，Ａ) Ｓｔｅｖｅｎ Ｍ．Ｚｉｍｍｅｒｍａ ｎ ａｎｄ Ｗａｙｎｅ Ｔ．Ｂａｂｉ ｅ，“Ａ Ｆａｂｒｉｃａｔｉｏｎ Ｍ ｅｔｈｏｄ ｆｏｒ ｔｈｅ Ｉｎｔｅ ｇｒａｔｉｏｎ ｏｆ Ｖａｃｕｕｍ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｄｅ ｖｉｃｅｓ”，ＩＥＥＥ ＴＲＡＮＳＡ ＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ，1991年８月，第38 巻，第10号，ｐ．2294−2303 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01J 9/02 H01J 1/30

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 基板の表面に形成された低融点材料層に
   凹部を形成する工程と、 前記低融点材料層をリフローさせて前記凹部の上部側壁
   に傾斜を与える工程と、 前記凹部を覆うように犠牲膜を堆積する工程と、 前記犠牲膜上に導電膜を堆積してエミッタを形成する工
   程と、 前記エミッタをその下の不要な材料をエッチング除去し
   て露出させる工程とを有することを特徴とする電界放射
   型素子の製造方法。
2. 【請求項２】 基板の表面にゲート電極となる第１の導
   電膜を堆積する工程と、 前記第１の導電膜が堆積された基板上に低融点材料から
   なる第１の絶縁膜を堆積する工程と、 前記第１の絶縁膜に前記第１の導電膜に達する凹部を形
   成する工程と、 前記第１の絶縁膜をリフローさせて前記凹部の上部側壁
   に傾斜を与える工程と、 前記第１の絶縁膜をマスクとして前記第１の導電膜を選
   択エッチングしてゲート電極をパターン形成する工程
   と、 前記凹部を覆うように第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜上に第２の導電膜を堆積してエミッタ
   を形成する工程と、 前記第２の絶縁膜のうち少なくとも前記エミッタの先端
   部周囲にある部分を選択的にエッチング除去する工程と
   を有することを特徴とする電界放射型素子の製造方法。
3. 【請求項３】 基板の表面にゲート電極となる低融点材
   料からなる第１の導電膜を堆積する工程と、 前記第１の導電膜に前記基板に達する凹部を形成する工
   程と、 前記第１の導電膜をリフローさせて前記凹部の上部側壁
   に傾斜を与える工程と、 前記凹部を覆うように絶縁膜を堆積する工程と、 前記絶縁膜上に第２の導電膜を堆積してエミッタを形成
   する工程と、 前記絶縁膜のうち少なくとも前記エミッタの先端部周囲
   にある部分を選択的にエッチング除去する工程とを有す
   ることを特徴とする電界放射型素子の製造方法。
4. 【請求項４】 前記低融点材料層は、ＰＳＧ又はＢＰＳ
   Ｇからなり、８５０℃〜１０５０℃で加熱してリフロー
   させることを特徴とする請求項１記載の電界放射型素子
   の製造方法。
5. 【請求項５】 前記低融点材料層は、最上層を最も低融
   点材料とした多層構造であることを特徴とする請求項１
   記載の電界放射型素子の製造方法。
6. 【請求項６】 前記低融点材料層は、不純物を高濃度に
   熱拡散又はイオン注入して得られる不純物ドープ層であ
   ることを特徴とする請求項１記載の電界放射型素子の製
   造方法。