JPH06111713A

JPH06111713A - 電子放出素子

Info

Publication number: JPH06111713A
Application number: JP25921592A
Authority: JP
Inventors: Toshiyuki Ishimaru; 敏之石丸; Hidetoshi Watanabe; 英俊渡辺
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-09-29
Filing date: 1992-09-29
Publication date: 1994-04-22

Abstract

(57)【要約】【目的】電界強度の増大に伴なう加熱破壊の生じない
電子放出素子を得る。【構成】ゲート電極１５を２層構造とする。下層は熱
膨張係数が８．４×１０^-6のＷＳｉ層１３とし、上層は
熱膨張係数が２．２×１０^-6のＳｉＮ層１４とする。こ
のように下層の熱膨張係数が大きいため、フィールドエ
ミッションチップ１７とゲート電極１５との電界強度が
増すと加熱が生じるが、ゲート電極１５が上方に弯曲す
るため、素子破壊が防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、フラットパネルディ
スプレイに用いられる電子放出素子に関し、更に詳しく
は、複数のフィールドエミッションチップから電子を放
出させる電子放出素子に係わる。

【０００２】

【従来の技術】現在主流のテレビジョン受像機のＣＲＴ
に代わる画像表示装置として、平面型の画像表示装置が
検討されており、このような平面型の画像表示装置とし
ては、液晶表示装置（ＬＣＤ）、エレクトロルミネセン
ス素子（ＥＬＤ）、プラズマ表示装置（ＰＤＰ）等が挙
げられ、また、画面の明るさの点で、電界放出型の画像
表示装置も注目されている。

【０００３】ここで、その電界放出型の画像表示装置に
ついて説明すると、半導体製造プロセスを利用して基板
上に形成された直径１．０ミクロン以下のモリブデン等
よりなる円錐状のカソードをエミッション源とし、その
カソードの先端側に、板状とされ各カソードに対応して
孔（開口部）が配されたゲート電極が形成される。ゲー
ト電極は、カソードの先端と離間され、両者の間には高
電圧が印加されて電界放出が発生し、上記カソードから
電子ビームが引き出される。そして、この電子ビームを
アノードの裏面に配された発光体（蛍光体）に照射する
ことで、所要の画面が表示される。このような電界放出
型の画像表示装置については、例えば、米国特許第３６
６５２４１号公報にその記載があり、特開平１−２９４
３３６号公報等にカソードを基板上に形成した電子放出
素子の製造方法の記載がある。

【０００４】図１５は、従来の電子放出素子の要部断面
図であり、カソード材１上にＳｉＯ₂などの絶縁材２を
形成し、この絶縁材２上にゲート電極３が形成されてい
る。そして、ゲート電極３には、孔５が開口され、この
孔５の下地絶縁材２はウェットエッチングによりエッチ
ングされてカソード材１が露出されている。そして、露
出したカソード材１上には、斜め蒸着法により、例えば
モリブデンで成るフィールドエミッションチップ７が形
成されている。このような電子放出素子のアレイを構成
する場合は、図１６に示すように、複数の電子放出素子
を２次元マトリクス状に形成している。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな電子放出素子を複数配列させた場合、その製造方法
は半導体製造プロセスを利用するわけであるが、製造誤
差により、図に示すようにフィールドエミッションチッ
プ７の先端とゲート電極３との距離が各電子放出素子間
でバラツキを生じてしまう問題点がある。このようなア
レイを用いてエミッション電流を大きくした場合、例え
ば図１６に示す距離ｄ₁，ｄ₂，ｄ₃がｄ₁，ｄ₃＞ｄ₂であ
るとすると、ｄ₂の距離が小さいため、この部分のフィ
ールドエミッションチップ先端の電界が強くなり、他の
フィールドエミッションチップのエミッション電流に比
べて距離ｄ₂のフィールドエミッションチップのエミッ
ション電流は著しく大きくなるため、このままではチッ
プは破壊してしまう問題がある。

【０００６】本発明は、このような従来の問題点に着目
して創案されたものであって、フィールドエミッション
チップの破壊を防止すると共に、製造精度の許容値の大
きい電子放出素子を得んとするものである。

【０００７】

【課題を解決するための手段】そこで、請求項１の発明
は、基体上にカソード及びフィールドエミッションチッ
プが形成され、該フィールドエミッションチップの上方
に開口部を有するゲート電極を備えた電子放出素子にお
いて、前記ゲート電極を熱膨張係数の異なる複数の膜で
形成し、加熱に伴ない該ゲート電極の開口縁が上方に弯
曲するようにしたことを、その解決手段としている。

【０００８】請求項２の発明は、ゲート電極を２層膜構
造とし、上層膜より下層膜の方が熱膨張係数が大である
ことを特徴としている。

【０００９】請求項３の発明は、ゲート電極を３層膜構
造とし、上層膜から下層膜に向けて熱膨張係数を漸次大
きくしたことを特徴とする。

【００１０】請求項４の発明は、凹部が形成された基体
上に、下層より上層の方が相対的に熱膨張係数の小さい
複数の膜で成るカソードが形成され、前記凹部上のカソ
ード表面にフィールドエミッションチップが形成される
と共に、該フィールドエミッションチップの上方に開口
部を有するゲート電極が形成されたことを、その解決手
段としている。

【００１１】請求項５の発明は、基体上にカソード及び
フィールドエミッションチップが形成され、該フィール
ドエミッションチップの上方に開口部を有するゲート電
極を備えた電子放出素子において、前記フィールドエミ
ッションチップ上に積層膜を形成し、該積層膜は上層膜
より下層膜の方が相対的に熱膨張係数が大であること
を、解決手段としている。

【００１２】

【作用】請求項１の発明においては、熱膨張係数の異な
る複数の膜でゲート電極が形成されるため、エミッショ
ン電流を大きくした場合、フィールドエミッションチッ
プと対峙するゲート電極の開口縁が加熱に伴ない上方に
弯曲し、ゲート電極とフィールドエミッションチップと
の距離が大きくなる。このため、エミッション電流は小
さくなり、電子放出素子の破壊が防止される。

【００１３】請求項２の発明においては、ゲート電極を
構成する２層膜が上層膜より下層膜の方が熱膨張係数が
大であるため、ゲート電極が加熱されると、上方に弯曲
してエミッション電流が小さくなり、電子放出素子の破
壊が防止される。

【００１４】請求項３の発明は、ゲート電極を３層膜構
造とし、上層膜から下層膜に向けて熱膨張係数を漸次大
きくしたことにより、加熱に伴い上方に弯曲し、エミッ
ション電流を小さくするため、電子放出素子の破壊を防
止する。また、中間層が上下層膜のストレス緩和層とし
て作用する。

【００１５】請求項４の発明においては、凹部上に架設
したカソードが複数の膜で形成され、下層より上層の方
が相対的に熱膨張係数が小さいため、フィールドエミッ
ションチップが加熱した場合、チップの下地のカソード
が凹部の底に向けて撓む。このため、フィールドエミッ
ションチップはゲート電極の開口部の縁から離れ、エミ
ッション電流が小さくなることにより、破壊が防止され
る。

【００１６】請求項５の発明においては、フィールドエ
ミッションチップ上の積層膜が上層膜より下層膜の方が
相対的に熱膨張係数が大であるため、加熱に伴ない、下
方に弯曲してゲート電極から遠ざかり、エミッション電
流が小さくなり加熱を抑制して電子放出素子の破壊を未
然に防止する。

【００１７】

【実施例】以下、本発明に係る電子放出素子の詳細を図
面に示す実施例に基づいて説明する。

【００１８】（実施例１）本実施例の電子放出素子の構
造は、図１（Ａ）に示す通りである。その製造方法は、
図示しない基体上に例えばタングステンで成るカソード
層１１を形成した後、ＳｉＯ₂で成る絶縁層１２をＣＶ
Ｄ法にて堆積させ、この絶縁層１２上に、夫々厚さ３０
０ｎｍのタングステンシリサイド（ＷＳｉ）層１３，シ
リコンナイトライド（ＳｉＮ）層１４を順次積層させ
る。このタングステンシリサイド層１３とシリコンナイ
トライド層１４は、ゲート電極１５を構成する。次に、
ゲート電極１５をエッチングして平面が円形の開口部１
５を開設した後、絶縁層１２を等方性エッチングして、
ゲート電極１５の開口部１５ａより奥の方までサイドエ
ッチングする。斯るエッチングによってカソード層１１
を露出させた後、例えば斜め蒸着法を用いて例えばモリ
ブデンで成る円錐形状のフィールドエミッションチップ
１７を形成する。

【００１９】ゲート電極１５を構成する上層のシリコン
ナイトライド層１４と下層のタングステンシリサイド層
１３の熱膨張係数は、２．２×１０^-6と８．４×１０^-6
であり、上層より下層の方が熱膨張係数が大きく、エミ
ッション電流によってゲート電極が加熱された場合に、
ゲート電極１５の開口部１５ａの縁は上方に弯曲してフ
ィールドエミッションチップ１７から離れエミッション
電流を小さくする作用がある。このため、フィールドエ
ミッションチップ１７やゲート電極１５が加熱によって
破壊されることが防止できる。

【００２０】そして、上方に弯曲したゲート電極１５が
エミッション電流の低下によって冷えてくると、また元
の位置に復帰して、図示しないアノード側へ通常の電子
放出が行なわれる。

【００２１】斯る電子放出素子を２次元マトリクス状に
配すると、図１（Ｂ）に示すような電子放出素子アレイ
が製造できる。従来例の説明で述べたように、フィール
ドエミッションチップ１７の先端とゲート電極１５の開
口部１５ａの縁までの距離ｄ₁，ｄ₂，ｄ₃が製造誤差に
よりｄ₁，ｄ₃＞ｄ₂であるとすると、距離がｄ₂であるフ
ィールドエミッションチップ１７のエミッション電流は
大きくなり、他のフィールドエミッションチップに比べ
て温度が上昇する。

【００２２】このとき、ゲート電極１５は、上記したよ
うに下層が熱膨張係数が大きいため、上方に向けて弯曲
し、チップ先端の電界強度が弱くなるため、距離がｄ₂
である部分のフィールドエミッションチップのエミッシ
ョン電流は抑制され、チップ破壊が防止できる。

【００２３】なお、フィールドエミッションチップ先端
の電界強度（Ｆ）は、図３に示すように、チップ１７先
端とゲート電極１５との距離（ｄ），チップ１７先端の
曲率半径（ｒ），ゲート電極１５−カソード層１１間の
印加電圧（Ｖ）から、次の近似式で求まる。

【００２４】Ｆ＝２Ｖ／（ｒ・ｌｎ（２ｄ／ｒ））・・・（１）このように、本実施例においては、電子放出素子アレイ
を製造した場合、各々電子放出素子のゲート電極１５が
フィールドエミッションチップ１７のエミッション電流
を利用してセルフコントロールでき、別途保護回路が不
要であるためアレイ構造が非常に簡単であり、量産に適
している。

【００２５】また、本実施例において、ゲート電極１５
の開口部１５ａは、円形の孔であるが、図２に示すよう
に、開口部１５ａにスリット１５ｂを複数形成してゲー
ト電極１５の弯曲動作に無理のないようにすれば、さら
に特性が良好となる。

【００２６】（実施例２）本実施例は、上記実施例１に
おけるゲート電極１５を、図４に示すように、下層より
タングステンシリサイド（ＷＳｉ）層１３，窒化タンタ
ル（ＴａＮ）層１８，ＳｉＯ₂層１９の３層膜としたも
のである。夫々の熱膨張係数は、タングステンシリサイ
ドが８．４×１０^-6，窒化タンタルが３．６×１０^-6，
ＳｉＯ₂が０．５×１０^-6であり、下層から上層に向け
て熱膨張係数が小さくなっている。また、中間層である
窒化タンタル層は、上下両層のストレス緩和層として作
用し、ゲート電極１５の弯曲動作を円滑にする。なお、
本実施例では、タングステンシリサイド層１３とＳｉＯ
₂層１９の厚さが３００ｍｍで、窒化タンタル層１８の
厚さが５０ｎｍであるが、これに限定されるものではな
い。

【００２７】（実施例３）本実施例の電子放出素子の製
造方法は、先ず、図５（Ａ）に示すように、ガラス又は
シリコンで成る基板２１上に窒化シリコン（ＳｉＮ）膜
２２を２０ｎｍ〜１μｍの厚さに成膜し、リソグラフィ
ー技術及びドライエッチング技術を用いて平面が略正方
形状の凹部２２ａを所定位置に形成する。図５（Ｂ）
は、凹部２２ａを形成した状態の平面図である。

【００２８】次に、図６（Ａ）の断面図及び図６（Ｂ）
の平面図に示すように、ＳＯＧ（ＳｐｉｎＯｎＧｌ
ａｓｓ）２３を塗布した後、エッチバックを行い、平坦
化する。

【００２９】次に、カソード層２６の成膜を行う。この
カソード層２６は、図７（Ａ）に示すように、下層のタ
ングステンシリサイド（ＷＳｉ）層２４をＣＶＤ法にて
形成した後、上層のポリシリコン層２５をＣＶＤ法にて
積層して形成される。なお、このカソード層２６は、図
７（Ｂ）に示すように、凹部内のＳＯＧ２３が、その両
脇に露出するように、エッチングする。

【００３０】次いで、絶縁材としてＳｉＯ₂膜２７を４
００〜１５００ｎｍの厚さにＣＶＤ成膜し、ＳｉＯ₂膜
２７上にゲート電極としてタングステンシリサイド（Ｗ
Ｓｉ）層２８をＣＶＤ法にて１００〜４００ｎｍの厚さ
に成膜する。続いて、図８（Ａ）及び図（Ｂ）に示すよ
うに、リソグラフィー技術及びエッチング技術を用いて
凹部に埋め込まれたＳＯＧ２３の位置に合わせて、径寸
法０．３〜１．５μｍのマイクロホール２９をタングス
テンシリサイド層２８及びＳｉＯ₂膜２７に形成する。
なお、図８（Ｂ）は、タングステンシリサイド層２８及
びＳｉＯ₂膜２７を省略し、マイクロホール２９のみを
示している。

【００３１】次に、図９（Ａ）及び図９（Ｂ）に示すよ
うに、バッファーフッ酸（ＨＦ）を用いて、マイクロホ
ール２９をサイドエッチする。このとき、ＳＯＧ２３も
バッファーフッ酸でエッチングされる。このようにし
て、カソード層２６は、凹部２２ａの上を架設した状態
となる。なお、図９（Ｂ）は、タングステンシリサイド
層２８及びＳｉＯ₂膜２７を省略して示している。

【００３２】そして、Ａｌを斜め蒸着し（図示省略す
る）、次に、フィールドエミッションチップ３０となる
モリブデンを垂直蒸着する。タングステンシリサイド層
２８（ゲート電極）上のモリブデンをアルカリ溶液でリ
フトオフすることで、図１０（Ａ）及び図１０（Ｂ）に
示すようなフィールドエミッションチップ３０が形成で
きる。

【００３３】このようにして製造された電子放出素子
は、カソード層２６が、タングステンシリコン層２４と
ポリシリコン層２５の２層構造でなり、その熱膨張係数
は、上層のポリシリコンが３．３×１０^-6で下層のタン
グステンシリサイドが８．４×１０^-6と、下層の方が大
きい。図１１に示すように、エミッション電流（Ｉ_e）
及びゲート電流（Ｉ_g）でフィールドエミッションチッ
プ３０が破壊を招く程発熱しても、カソード層２６が、
図１２に示すように弯曲して、チップ先端とゲート電極
（ＷＳｉ）の距離が大きくなり（ｄ₄＜ｄ₅）、上記
（１）式より電界強度が下がってＩ_eとＩ_gが低下し、フ
ィールドエミッションチップ３０の破壊が未然に防止で
きる。

【００３４】また、複数の電子放出素子が配列する電子
放出素子アレイを作成する場合、各々の電子放出素子の
ゲート電極とフィールドエミッションチップ先端との間
の距離を均一に形成するのは、製造バラツキがあるため
困難である。しかし、本実施例のように構成すれば、電
子放出素子間にバラツキがあっても、破壊の発生しない
電子放出素子アレイの作成が実現できる。

【００３５】（実施例４）上記各実施例は、円錐形状の
フィールドエミッションチップの先端より電子を放出さ
せる構造の、所謂スピント型であるか、本実施例は、基
板に対して、エミッタ電極板をゲート電極より突出させ
た、所謂平面型の電子放出素子に本発明を適用したもの
である。

【００３６】本実施例は、図１３（Ａ）に示すように、
石英又はシリコンでなる基板３１上にエミッタ用金属と
してタングステンシリサイド（ＷＳｉ）層３２，シリコ
ンナイトライド（ＳｉＮ）層３３の２層を順次形成す
る。

【００３７】次に、図１３（Ｂ）に示すように、リソグ
ラフィー技術を用いてレジストパターン３４を形成した
後、先ずはじめに反応性イオンエッチング（ＲＩＥ）し
て異方性加工した後、バッファーフッ酸（ＨＦ）によっ
てウェットエッチングすることにより図１３（Ｂ）を示
すような構造となる。

【００３８】次に、図１３（Ｃ）に示すように、ゲート
電極用金属であるモリブデン層３５を真空蒸着法により
堆積し、エミッタ電極であるシリコンナイトライド層３
３とタングステンシリコン層３２の積層上にあるモリブ
デン層３５をリフトオフして図１３（Ｄ）に示すような
構造とする。最後に、エミッタ電極を、図１４に示すよ
うに例えば櫛形に加工する。

【００３９】このようにして形成された電子放出素子に
おいては、エミッタ電極が２層で形成され、下層のタン
グステンシリサイド層３２が上層のシリコンナイトライ
ド層３３より熱膨張係数が大きいため、エミッション電
流及びゲート電流によってエミッタ電極が温度上昇した
場合、エミッタ電極が上方に弯曲する。このため、電界
強度が低下して加熱が抑制され、素子破壊が生じるのを
防止することが可能となる。

【００４０】以上、本発明の各実施例について説明した
が、本発明は、これらに限定されるものではなく、各種
の設計変更が可能である。

【００４１】例えば、上記した実施例においては、ゲー
ト電極又はエミッタ電極を、ＳｉＮ，ＷＳｉ，ポリシリ
コン，ＳｉＯ₂，ＴａＮなどの組み合せで構成したが、
少なくとも１層が導電膜であれば、他の材料を用いて構
成することが可能である。

【００４２】

【発明の効果】以上の説明から明らかなように、本発明
によれば、電界強度が高くなって破壊が生ずるのを有効
に回避でき、信頼性を高める効果がある。

【００４３】また、複数の電子放出素子を配列させてア
レイを作成した場合、各々の電子放出素子間でカソード
とゲート間の寸法精度の許容値を大きくできる効果があ
る。このため、製造時の歩留りが向上する効果がある。
さらに、各素子がセルフコントロールであるため、別途
保護回路が不要となり、製造が容易となる効果がある。

【図面の簡単な説明】

【図１】（Ａ）〜（Ｃ）は実施例１の要部断面図。

【図２】実施例１の要部斜視図。

【図３】実施例１の断面説明図。

【図４】実施例２の要部断面図。

【図５】（Ａ）は実施例３の工程を示す断面図、（Ｂ）
は平面図。

【図６】（Ａ）は実施例３の工程を示す断面図、（Ｂ）
は平面図。

【図７】（Ａ）は実施例３の工程を示す断面図、（Ｂ）
は平面図。

【図８】（Ａ）は実施例３の工程を示す断面図、（Ｂ）
は平面図。

【図９】（Ａ）は実施例３の工程を示す断面図、（Ｂ）
は平面図。

【図１０】（Ａ）は実施例３の工程を示す断面図、
（Ｂ）は平面図。

【図１１】実施例３の断面説明図。

【図１２】実施例３の断面説明図。

【図１３】（Ａ）〜（Ｄ）は実施例４の工程を示す断面
図。

【図１４】実施例４の要部斜視図。

【図１５】従来例の要部断面図。

【図１６】従来例の要部断面図。

Claims

【特許請求の範囲】

【請求項１】基体上にカソード及びフィールドエミッ
ションチップが形成され、該フィールドエミッションチ
ップの上方に開口部を有するゲート電極を備えた電子放
出素子において、前記ゲート電極を熱膨張係数の異なる複数の膜で形成
し、加熱に伴ない該ゲート電極の開口縁が上方に弯曲す
るようにしたことを特徴とする電子放出素子。
【請求項２】前記ゲート電極は、２層膜構造で成り、
上層膜より下層膜の方が熱膨張係数が大である請求項１
記載の電子放出素子。
【請求項３】前記ゲート電極は、３層膜構造で成り、
上層膜から下層膜に向けて熱膨張係数を漸次大きくした
請求項１記載の電子放出素子。
【請求項４】凹部が形成された基体上に、下層より上
層の方が相対的に熱膨張係数の小さい複数の膜で成るカ
ソードが形成され、前記凹部上のカソード表面にフィー
ルドエミッションチップが形成されると共に、該フィー
ルドエミッションチップの上方に開口部を有するゲート
電極が形成されたことを特徴とする電子放出素子。
【請求項５】基体上にカソード及びフィールドエミッ
ションチップが形成され、該フィールドエミッションチ
ップの上方に開口部を有するゲート電極を備えた電子放
出素子において、前記フィールドエミッションチップ上に積層膜を形成
し、該積層膜は上層膜より下層膜の方が相対的に熱膨張
係数が大であることを特徴とする電子放出素子。