JP3097522B2 - 電界放射型素子の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電界放射型素子
の製造方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の微細加工技術を
利用して微小な冷陰極電子源を作り、これを超微細な増
幅素子や集積回路、フラットディスプレイ等に応用する
真空マイクロデバイス技術が注目されている。真空マイ
クロデバイスの実用化には、低電圧で大きな電流を安定
に放射できる冷陰極電子源の開発が不可欠である。冷陰
極電子源には大きく分けて、電界集中を利用して先鋭な
エミッタ電極先端から電子を放出させる電界放射型と、
半導体中でアバランシェ等により高エネルギー電子を生
成してこれを外部に取り出す方式とがある。またエミッ
タ電極構造には、針状の先鋭な突起を基板に垂直方向に
形成する縦型エミッタと、基板面に沿って平面的に形成
する横型エミッタとがある。

【０００３】従来提案されている縦型エミッタの電界放
射型電子源の製造法として、図２３に示すように、基板
に垂直側壁をもつ凹部を形成し（ａ）、層状均一堆積法
によって犠牲膜を堆積した後エミッタ電極材料膜を堆積
し（ｂ）、基板及び犠牲膜を除去してエミッタを形成す
る（ｃ）方法がある（S. Zimmerman, Abs. 3rd Int.Vac
uum Microelectronics Conf., Monterey, 1990, 1-4参
照）。この方法では、犠牲膜により逆円錐状のエミッタ
成形型を得る為には、堆積させる犠牲膜を充分厚くする
事が必要である。しかし厚い犠牲膜を１工程で堆積する
と、成膜後の冷却時に熱ストレスによってクラックが入
りやすい。このクラックにエミッタ材料が入り込むと、
所望形状のエミッタが得られず、所望性能の電界放射型
素子を得ることができない。

【０００４】また図２４の方法は、層状均一堆積法、即
ちステップカバレージの良好な膜堆積法で犠牲膜を堆積
する。この方法によると、図２４（ａ）示すように、犠
牲膜に形成される凹部先端Ａの曲率半径が５０ｎｍ程度
と大きくなり、先鋭な先端を持つエミッタを作ることが
難しい。逆に、ステップカバレージの悪い膜堆積法を用
いると、（ａ）と同じ膜厚の犠牲膜を形成しても、図２
４（ｂ）に示すように、逆円錐状のエミッタ成形型を得
ることができない。この方法でも犠牲膜をより厚くすれ
ば、図２４（ｃ）に示すように逆円錐状のエミッタ成形
型が得られるが、その先端頂角が大きくなってしまい、
またクラックの発生が一層顕著になる。

【０００５】別の縦型エミッタの製造法として、図２５
に示すように、結晶基板にエッチングマスクを形成し
（ａ）、基板を異方性エッチングによりエッチングして
凹部を形成し（ｂ）、エミッタ電極材料膜を堆積し
（ｃ）、不要部を除去してエミッタを完成する（ｄ）方
法も提案されている（例えば、特開平４−６１７２９号
公報，特開平５−２２５８９５号公報等参照）。この方
法では、形成される凹部は四角錘状となり、また基板の
結晶面のなす角度によって凹部の頂角が決定される。従
って異方性エッチングにより得られる凹部をそのままエ
ミッタ成形型として用いる場合、小さい頂角のエミッタ
を得ることはできない。また四角錘状のエミッタでは安
定な放出電流特性が得られない。更に異方性エッチング
ができる基板は、（１００）面を有する単結晶シリコン
やＧａＡｓ等に限られ、エッチング法もウエットエッチ
ングになるから、設計の自由度が小さく、素子の微細化
も難しい。

【０００６】異方性エッチングを利用する別の従来法と
して、図２６示すように、シリコン層にエッチングマス
クを形成して異方性エッチングを行い（ａ）、その後エ
ッチングマスクを除去して熱酸化を行って酸化膜を形成
してその表面に小さい頂角の凹部を得て、エミッタ電極
膜を堆積する（ｂ）方法が提案されている（特開平５−
１７４７０３号公報参照）。この方法は、凹部を酸化し
てエミッタ成形型とすることで、先端頂角を小さくでき
るものの、酸化前の頂角は前述のように決まっているか
ら、任意の頂角を得ることはできない。また、上述の方
法と同様に、四角錘状のエミッタしか得られず、使用基
板も限定されていて設計自由度が低く、素子の微細化も
難しいという難点がある。

【０００７】

【発明が解決しようとする課題】以上のように犠牲膜堆
積により縦型エミッタの成形型を得る従来法では、曲率
半径の小さい先端を得ようとすると、犠牲膜にクラック
が入り易く、高い歩留まりや信頼性を得ることができな
い。また、異方性エッチングを利用してエミッタ成形型
を得る方法では、設計の自由度が限られて、先端の曲率
半径及び頂角が小さい任意形状のエミッタを得ることが
できなず、素子の微細化も難しいという難点がある。

【０００８】この発明は、上記した点に鑑みなされたも
ので、先端の曲率及び頂角が小さいエミッタを任意の形
状にできる電界放射型素子の製造方法を提供することを
目的としている。

【０００９】

【課題を解決するための手段】この発明に係る電界放射
型素子の製造方法は、基板の表面にゲート電極となる第
１の導電膜を堆積する工程と、前記第１の導電膜に前記
基板に達する垂直またはほぼ垂直な側壁をもつ凹部を形
成する工程と、前記凹部が形成された基板上に前記第１
の導電膜と共にゲート電極となる第２の導電膜を堆積す
る工程と、前記第２の導電膜をエッチングして前記凹部
の側壁にサイドスペーサを形成する工程と、前記第１の
導電膜及びサイドスペーサが形成された基板上に絶縁膜
を堆積する工程と、前記絶縁膜上に第３の導電膜を堆積
してエミッタを形成する工程と、前記絶縁膜のうち少な
くとも前記エミッタの先端部周囲にある部分を選択的に
除去する工程とを有することを特徴としている。

【００１０】この発明の方法では、ゲート電極となる導
電膜に垂直またはほぼ垂直な側壁を持つ凹部を形成し、
更にその側壁に導電膜によりサイドスペーサを形成する
ことで、エミッタ成形型の下地の凹部側壁に滑らかな傾
斜を与え、且つ凹部容積を小さくしている。これによ
り、その後堆積されるエミッタ成形型となる犠牲膜とし
ての絶縁膜を薄くすることができる。従ってその絶縁膜
をステップカバレージのよい膜堆積法で形成しても成膜
後の冷却時に受ける熱ストレスを小さく抑えて、クラッ
クが入ることを防止することができる。以上により、所
望形状のエミッタを持つ電界放射型素子を歩留まりよく
製造することができる。

【００１１】またこの発明の方法では、サイドスペーサ
により凹部開口を順テーパ状にするので、その後堆積す
るエミッタ形成型となる犠牲膜としての絶縁膜をステッ
プカバレージのよくない膜堆積法によって形成して、先
端の曲率半径及び頂角が小さい逆円錐状のエミッタ成形
型を得ることができ、したがって先端の曲率半径及び頂
角が小さい円錐状のエミッタを得ることができる。

【００１２】更にこの発明によると、ゲート電極が、第
１の導電膜に形成した凹部の側壁に第２の導電膜による
サイドスペーサを形成して得られるから、加工した凹部
の径より小さい開口とすることができる。即ち、光ステ
ッパや電子ビーム描画装置等の露光装置の限界解像度で
凹部を形成した場合に、ゲート開口をその限界解像度以
下のサイズとすることができる。これにより、エミッタ
先端部で大きな最大電界強度を得ることができるから、
低いゲート・エミッタ間電圧で大きな放射電流が得られ
る高性能の電界放射型素子が実現できる。

【００１３】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１及び図２は、３極素子に適用
したこの発明の実施例の製造工程である。出発基板１０
は、図１（ａ）に示すように、シリコン酸化物、ソーダ
ライム等のガラス、アルマイト等の絶縁物からなる絶縁
体基板１０ａに１５０ｎｍのアノード電極１０ｂと４５
０ｎｍの絶縁膜１０ｃを積層したものである。アノード
電極１０ｂはリン、ボロン等の不純物をドープした多結
晶シリコンであり、絶縁膜１０ｃはシリコン酸化膜であ
る。この基板１０上に、エミッタ成形型の下地膜として
用いられ、同時にゲート電極ともなる第１の導電膜１１
として、リン、ボロン等の不純物をドープした多結晶シ
リコン膜を２５０ｎｍ堆積し、これをｉ線ステッパを用
いたリソグラフィとＲＩＥによりエッチングして、基板
に達する垂直側壁をもつ凹部１２を形成する。凹部１２
の直径は約０．４５μm とする。なお第１の導電膜１１
として、ポリシリコンの他、リン、ボロン等をドープし
たアモルファスシリコン膜、Ｗ，Ｍｏ，Ｔｉ，Ｔａ，Ｃ
ｒ等の高融点金属、ＷＳｉ，ＭｏＳｉ等の高融点金属シ
リサイド等を用いることができる。

【００１４】次いで、図１（ｂ）に示すように、第１の
導電膜１１と同じリン、ボロン等の不純物をドープした
多結晶シリコンからなる第２の導電膜１３を１５０ｎｍ
堆積し、これをエッチバックして図１（ｃ）に示すよう
に凹部１２の側壁にサイドスペーサ１４を形成する。こ
のサイドスペーサ１４もゲート電極の一部となるもので
あり、これにより小さいゲート開口が得られる。実際
に、直径０．０５μm 以下の小さいゲート開口が得られ
た。続いてサイドスペーサ１４及び第１の導電膜１１を
マスクとして、図１（ｄ）に示すように基板１０の表面
の絶縁膜１０ｃをエッチングする。なお第２の導電膜１
３としても、ポリシリコンの他、リン、ボロン等をドー
プしたアモルファスシリコン膜、Ｗ，Ｍｏ，Ｔｉ，Ｔ
ａ，Ｃｒ等の高融点金属、ＷＳｉ，ＭｏＳｉ等の高融点
金属シリサイド等を用いることができる。

【００１５】次に図２（ａ）に示すように、絶縁膜１５
として、減圧ＣＶＤ法によるシリコン酸化膜を１５０ｎ
ｍ形成する。これによりこの絶縁膜１５の表面に先鋭な
先端をもつ凹部１６が形成される。そして次に図２
（ｂ）に示すように、エミッタ電極となるＴｉＮ／Ｗの
積層構造からなる第３の導電膜１７を堆積する。

【００１６】次に図２（ｃ）に示すように、第３の導電
膜１７を選択エッチングしてエミッタ１７ａの両側にス
リット開口１８を開ける。そしてこのスリット開口１８
を通して、鋳型として用いた絶縁膜１５及び基板１０の
表面の絶縁膜１０ｃを緩衝弗酸（ＢＨＦ）溶液を用いて
エッチングして、エミッタ先端部、ゲート端面及びアノ
ード面を露出させる。

【００１７】この実施例によると、エミッタ成形型とな
る絶縁膜１５は、下地にサイドスペーサ１４を設けたこ
とによってそれ程厚くすることなく、表面に先鋭な先端
を持つ凹部１６を形成することができる。従って絶縁膜
１５にクラックが入ることも防止され、頂角が２０°以
下、先端の曲率半径が１０ｎｍ以下のエミッタを持つ電
界放射型素子を歩留まり良く作ることができる。

【００１８】図３は、この実施例により得られた素子の
斜視図を示している。この素子を真空封入することによ
り小型の３極真空素子が得られる。ゲート電極開口は、
第１の導電膜１１に形成した凹部の側壁にサイドスペー
サ１４を形成して得られるため、小さくなっている。従
って比較的小さいゲート・エミッタ間電圧で大きな放射
電流が得られる素子ができる。

【００１９】図４及び図５は、別の実施例の製造工程で
ある。先の図１及び図２の実施例と対応する部分には、
それらと同一符号を付して詳細な説明は省略する。この
実施例では、図５（ａ）に示すように、シリコン基板２
０ａにアノード電極を設けず絶縁膜２０ｂとしてシリコ
ン酸化膜を形成したものを出発基板２０としている。こ
の基板２０上に、先の実施例と同様に、ゲート電極とな
る第１の導電膜１１を堆積して凹部１２を形成し（図４
（ａ））、第２の導電膜１３を堆積して（図４
（ｂ））、エッチバックによりサイドスペーサ１４を形
成する（図４（ｃ））。

【００２０】次いでサイドスペーサ１４及び第１の導電
膜１１をマスクとして基板の絶縁膜２０ｂをエッチング
して凹部を形成する（図４（ｄ））。次に図５（ａ）に
示すように、先の実施例と同様の条件で絶縁膜１５を堆
積する。図示のように絶縁膜１５の表面にはサイドスペ
ーサ１４により形状が制御されて先鋭な凹部１６が形成
される。続いてエミッタ電極となる第３の導電膜１７を
堆積し（図５（ｂ））、その後シリコン基板２０ａをエ
ッチング除去する（図５（ｃ））。最後に下から絶縁膜
１５のエッチングを行い、図５（ｄ）に示すようにエミ
ッタ電極１７、ゲート電極１１及びゲート電極の一部と
なるサイドスペーサ１４を露出させる。

【００２１】なお図では省略したが、実際の工程では、
図５（ｂ）の工程終了後、エミッタ電極となる第３の導
電膜１７側に支持基板となるガラス基板等を例えば陽極
接合により接着することが好ましい。これより薄い素子
の保護を図り、またその後の取扱いを容易にすることが
できる。

【００２２】図６は、この実施例の方法により得られる
ＦＥＡの斜視図を示している。この実施例によって、微
細で高性能のエミッタをもち、且つそのエミッタ先端に
対して微小間隔を保ってゲート電極がセルフアラインさ
れたＦＥＡが歩留まり良く実現できる。

【００２３】上の実施例において、ゲート電極の一部と
なる第１の導電膜１１をシリコン酸化膜、シリコン窒化
膜等の下地絶縁膜を有する二層構造とすることもでき
る。この場合下地絶縁膜を、鋳型とした用いる絶縁膜１
５と同種の材料として、最終的に絶縁膜１５のエッチン
グ工程で除去されるようにすれば、最終構造は、図５
（ｄ）に対して、図７（ａ）のようになる。また上の実
施例において、第１の導電膜１１と第２の導電膜１３と
を異種材料、例えば前者をリン、ボロン等の不純物をド
ープした多結晶シリコンやアモルファスシリコン、後者
をＷＳｉ，ＭｏＳｉ，ＴａＳｉ，ＴｉＳｉ等のシリサイ
ドとして、図５（ｃ）に示すサイドスペーサ１４を形成
するエッチバック工程で第１の導電膜１１が一部エッチ
ングされるようにしてもよい。このときの最終構造は、
図７（ｂ）のようになる。

【００２４】ところで図１，図２の実施例においては、
図１（ｃ）に示すように第２の導電膜１３をエッチバッ
クしてサイドスペーサ１４を形成した後、更に絶縁膜１
０ｃのエッチングを行って図１（ｄ）の状態を得てい
る。この絶縁膜１０ｃのエッチングを行うことにより、
サイドスペーサ１４が裾をひいた状態で残ることがなく
なり、図２（ａ）の絶縁膜１５の堆積工程で凹部１６の
先端を先鋭なものとすることができる。従って絶縁膜１
０ｃのエッチングは、サイドスペーサ１４が裾を残こさ
ないようにオーバーエッチングすれば良く、必ずしも膜
厚全体にわたるエッチングを行う必要はない。

【００２５】図１（ｃ）の状態から、絶縁膜１０ｃのエ
ッチングを行うことなく、次の絶縁膜１５の堆積を行え
ば、図８のようになる。このような工程としても、サイ
ドスペーサ１４が裾を引いていなけば、凹部１６の先端
は充分先鋭なものとすることができる。この場合、絶縁
膜１５の堆積には、ステップカバレージのよくない膜堆
積法、例えば減圧ＣＶＤ法、スパッタ法等を用いること
が好ましい。同様のことは、図４，図５の実施例に付い
て言える。即ち図４（ｃ）の工程の後、絶縁膜２０ｂの
エッチング工程を行うことなく、絶縁膜１５の堆積を行
って、図９のようにしても良い。但しこの構造は、ゲー
ト電極中心位置からエミッタ先端が離れるため、後述す
るように特性が若干悪くなり、また電子放出に必要なゲ
ート・エミッタ間電圧が高くなる。

【００２６】図１０は、この発明の方法により得られる
素子の具体的な応用例であるフラットパネルディスプレ
イを示す。電子源はこの発明の方法を用いて作られたも
ので、絶縁基板４１上にＡｌまたはＣｕ等の導電膜４２
と多結晶シリコン等の抵抗体膜４３が形成され、その上
に微細エミッタ４４が、サイドスペーサ５２が開口端に
残された状態のゲート電極４５の開口に配列されて構成
されている。

【００２７】この電子源に対向して、石英、ガラス等の
透明基板４６にアノード電極となるＩＴＯ等の透明導電
膜４７と蛍光体膜４８を形成した対向基板が配置され
る。なおゲート電極４５、サイドスぺーサ５２、導電膜
４２、抵抗体膜４３、蛍光体膜４８及び透明導電膜４７
は、例えば画素に対応したパターンに分離されていても
よい。電子源側には、放出ガスがエミッタ表面に再付着
するのを防止するため、Ｔｉ，Ａｌ，Ｍｇ等からなるゲ
ッター材５１が設けられている。

【００２８】電子源と対向基板とは、アノード電極とな
る透明導電膜４７とエミッタ４４の間の距離が０．１〜
５ｍｍ程度に保たれるように、接着剤を塗布したガラス
板からなるスペーサ５０を介して接合される。接着剤に
は例えば低融点ガラスが用いられる。なお、スペーサと
してガラス板等を用いることなく、エポキシ樹脂等の接
着剤中にガラスビーズ等を分散させてスペーサとするこ
ともできる。

【００２９】対向基板側には予め排気管４９が接続され
ている。そして基板接着後に、この排気管４９を利用し
てパネル内部を１０^-5〜１０^-9Torr程度まで真空排気し
た後、バーナー等で排気口を封入する。その後アノー
ド、エミッタ、ゲートの各電極配線を取り付けて、フラ
ットパネルディスプレイが完成する。

【００３０】図１１は、別のフラットパネル構成例であ
る。図８と対応する部分には図８と同一符号を付して詳
細な説明は省く。この実施例では、排気管４９が電子源
側に付けられている。またスペーサ５０として、シリコ
ン基板をエッチングにより加工したものを用いている。

【００３１】次に、この発明の有効性を示すデータを説
明する。最初にエミッタ形状等と放射特性との関係につ
いてのデータを説明する。図１２は、用いたパラメータ
を示している。エミッタは、Ｚ軸を中心とする回転対称
のポイント型であり、エミッタのテーパ角がθ、エミッ
タの先端曲率半径がｒｅ、エミッタとゲート電極間距離
がｒａ、ゲート電極厚がｔａ、ゲート電極下の酸化膜厚
がｔｏｘである。各パラメータは、変数としない場合、
θ＝６０°、ｒｅ＝１０ｎｍ、ｒａ＝０．４μm 、ｔａ
＝０．４μm 、ｔｏｘ＝１μm とした。エミッタの高さ
は、１μm 固定である。

【００３２】図１３は、先端の曲率半径ｒｅをパラメー
タとして、テーパ角θとエミッタ先端に得られる最大電
界Ｅｍａｘの関係を示している。テーパ角θが大きくな
ればなる程、即ちエミッタの頂角が小さくなればなる
程、最大電界Ｅｍａｘが大きくなっている。また、ｒｅ
＝１５ｎｍよりも、ｒｅ＝１０ｎｍの方が３割程度、最
大電界Ｅｍａｘが大きくなる。

【００３３】図１４は、ゲート電極厚ｔａをパラメータ
として、エミッタ・ゲート電極間距離ｒａと最大電界Ｅ
ｍａｘの関係を示している。エミッタ・ゲート電極間距
離ｒａが小さい程、最大電界Ｅｍａｘが大きくなること
が分かる。ゲート電極厚ｔａが０．３μm の場合と０．
４μm の場合とでは、ほとんど有意差はない。以上の図
１３及び図１４のデータから、エミッタとしては頂角が
小さく且つ先端の鋭いウィスカー状のものが好ましいこ
とが分かる。

【００３４】図１５は、より小さい範囲でのエミッタ・
ゲート電極間距離ｒａと、最大電界Ｅｍａｘ及びエミッ
タからの放射電流Ｉｆｎとの関係である。エミッタ・ゲ
ート間電圧は、Ｖａ＝３０Ｖ及びＶａ＝４０Ｖを選び、
エミッタ材料の仕事関数は４．５ｅＶと仮定した。ｒａ
＝０．４μm のとき、Ｊｆｎ＝１．３Ａ／ｃｍ² の電流
を得るためには、Ｖａ＝４０Ｖとする必要がある。しか
し、ｒａ＝０．１８μm にすると、Ｖａ＝３０Ｖまで下
げても、同じ放出電流が得られる。同一エミッタ・ゲー
ト間電圧であれば、距離ｒａを小さくする程、放出電流
が増大することが分かる。

【００３５】図１６及び図１７は、ゲート電極とエミッ
タのｚ方向位置関係とエミッタ先端部の等電位線分布の
関係を示す。等電位線分布の密なところ程電界が強い。
図１６は、ゲート電極のｚ方向中心位置からエミッタ先
端までの距離ｚgeが、ｚge＝−０．３μm の場合であ
る。図１７は、ｚge＝０の場合である。ｚge＝０のと
き、ｚge＝−０．３μm の場合に比べてエミッタ先端周
辺に強い電界が集中していることが分かる。

【００３６】図１８は、上述のエミッタ・ゲート電極間
の位置関係、即ちｚ方向距離ｚgeをｚge＝−０．３５μ
m から０．２５μm まで変化させたときの、エミッタ先
端の最大電界強度Ｅｍａｘの変化を示している。ｚge＝
−０．１μm において、Ｅｍａｘが極大値１．１６×１
０⁷ Ｖ／ｃｍを示す。

【００３７】次にこの発明の方法により、先鋭な先端を
もつエミッタが安定に得られることを示すシミュレーシ
ョンデータを図１９〜図２２に示す。これは、垂直側壁
をもつ凹部が形成された基板に直接犠牲膜を堆積する従
来法と、ゲート電極材料膜によりサイドスペーサを形成
して、凹部側壁に傾斜をもたせた後に犠牲膜としての絶
縁膜を堆積するこの発明の実施例の方法の場合につい
て、犠牲膜堆積の様子をシミュレーションした結果であ
る。各図の左側の凹部がサイドスペーサにより傾斜が付
けられた実施例の方法の場合であり、傾斜は直線近似と
している。

【００３８】シミュレーション条件は各図中に示してあ
る。凹部径は凹部上端での径である。マイグレーション
長は、分子又は分子の集合が基板上を移動する距離であ
って、ステップカバレージのよい膜ほどマイグレーショ
ン長が大きいという関係がある。各図において、凹部
径，凹部深さ及びマイグレーション長は、実施例と従来
例とで等しい。基板に垂直な方向に０．１μm 毎に膜堆
積の様子を破線で示し、先鋭な先端が得られる膜厚位置
を実線で示している。

【００３９】例えば、図１９の結果を見ると、実施例の
場合、０．３５μm 厚で良好なエミッタ成形型が得ら
れ、従来例の場合には０．４５μm 厚で初めて良好なエ
ミッタ成形型が得られることが分かる。図２０の条件で
は、実施例の場合０．４μm 厚で良好なエミッタ成形型
が得られるのに対し、従来例では０．６μm 厚で良好な
エミッタ成形型が得られる。図２１の条件ではそれほど
の有意差はない。図２２の条件では、実施例の場合０．
２μm 厚で良好なエミッタ成形型が得られるのに対し、
従来例では０．５５μm 厚で良好なエミッタ成形型が得
られる。

【００４０】図１９〜図２１は、実施例も従来例もｚge
は正であり、実施例のｚgeは従来例のそれよりも小さい
値をとっている。図２２では、従来例はｚge＝０．３μ
m に対し、実施例はｚge＝−０．１μm となっている。
つまりこのとき、図１８から明らかなように、ｚgeは最
適値をとっている。一方、最大電界強度Ｅｍａｘは、ゲ
ート電極の厚さに殆ど依存しないことは図１４で示され
ている。従って図２２の条件における実施例の方が、エ
ミッタ先端の最大電界強度Ｅｍａｘは従来例よりも大き
い。以上の図１９〜図２２のシミュレーション結果か
ら、サイドスペーサを形成するこの発明の方法により、
成膜する犠牲膜が薄くても、適切なエミッタ型が得ら
れること、凹部深さやマイグレーション長が変化して
も、エミッタ成形型の形状は大きく変化しないことが分
かる。

【００４１】

【発明の効果】以上述べたようにこの発明によれば、基
板上に形成されたゲート電極となる第１の導電膜に垂直
側壁をもって凹部を形成し、その凹部側壁にゲート電極
となる第２の導電膜でサイドスペーサを形成して滑らか
な傾斜が与えることにより、その後微小エミッタの鋳型
となる絶縁膜を堆積したときにクラックが入ることを効
果的に防止することができ、先端が小さい曲率半径と頂
角をもつ高性能の微小冷陰極をもつ電界放射型電子源を
得ることができる。またこの発明によると、ゲート電極
が、第１の導電膜に形成した凹部の側壁に第２の導電膜
によるサイドスペーサを形成して得られるから、加工し
た凹部の径より小さい開口とすることができる。これに
より、エミッタ先端部で大きな最大電界強度を得ること
ができ、従って低いゲート・エミッタ間電圧で大きな放
射電流が得られる高性能の電界放射型素子が実現でき
る。

【図面の簡単な説明】

【図１】 この発明の一実施例の電界放射型素子の製造
工程を示す。

【図２】 同実施例の製造工程を示す。

【図３】 同実施例により得られる素子構造を示す。

【図４】 この発明の他の実施例による電界放射型素子
の製造工程を示す。

【図５】 同実施例の製造工程を示す。

【図６】 同実施例により得られる素子構造を示す。

【図７】 他の実施例により得られる素子構造を示す。

【図８】 他の実施例により得られる素子構造を示す。

【図９】 他の実施例により得られる素子構造を示す。

【図１０】 この発明のディスプレイへの応用例を示
す。

【図１１】 この発明のディスプレイへの応用例を示
す。

【図１２】 この発明の有効性を明らかにするためのデ
ータ条件を示す。

【図１３】 最大電界強度と傾斜角の関係を示す。

【図１４】 同じく最大電界強度とエミッタ・ゲート間
距離の関係を示す。

【図１５】 同じく最大電界強度とエミッタ・ゲート間
距離の関係を示す。

【図１６】 同じくエミッタ・ゲートの位置関係と等電
位線分布を示す。

【図１７】 同じくエミッタ・ゲートの位置関係と等電
位線分布を示す。

【図１８】 同じくエミッタ・ゲートの位置関係と最大
電界強度の関係を示す。

【図１９】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図２０】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図２１】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図２２】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図２３】 従来例のエミッタ製造法を示す。

【図２４】 従来例による膜堆積の様子を示す。

【図２５】 従来例のエミッタ製造法を示す。

【図２６】 従来例のエミッタ製造法を示す。

【符号の説明】

１０…基板、１１…第１の導電膜、１２…凹部、１３…
第２の導電膜、１４…サイドスペーサ、１５…絶縁膜、
１６…凹部、１７…第３の導電膜。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−71142（ＪＰ，Ａ) 特表 平５−507580（ＪＰ，Ａ) Ｓｔｅｖｅｎ Ｍ．Ｚｉｍｍｅｒｍａ ｎ ａｎｄ Ｗａｙｎｅ Ｔ．Ｂａｂｉ ｅ，“Ａ Ｆａｂｒｉｃａｔｉｏｎ Ｍ ｅｔｈｏｄ ｆｏｒ ｔｈｅ Ｉｎｔｅ ｇｒａｔｉｏｎ ｏｆ Ｖａｃｕｕｍ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｄｅ ｖｉｃｅｓ”，ＩＥＥＥ ＴＲＡＮＳＡ ＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ，1991年８月，第38 巻，第10号，ｐ．2294−2303 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01J 9/02 H01J 1/30

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 基板の表面にゲート電極となる第１の導
   電膜を堆積する工程と、 前記第１の導電膜に前記基板に達する垂直またはほぼ垂
   直な側壁をもつ凹部を形成する工程と、 前記凹部が形成された基板上に前記第１の導電膜と共に
   ゲート電極となる第２の導電膜を堆積する工程と、 前記第２の導電膜をエッチングして前記凹部の側壁にサ
   イドスペーサを形成する工程と、 前記第１の導電膜及びサイドスペーサが形成された基板
   上に絶縁膜を堆積する工程と、 前記絶縁膜上に第３の導電膜を堆積してエミッタを形成
   する工程と、 前記絶縁膜のうち少なくとも前記エミッタの先端部周囲
   にある部分を選択的に除去する工程とを有することを特
   徴とする電界放射型素子の製造方法。