JP2000011858A

JP2000011858A - 電界放射型素子の製造方法

Info

Publication number: JP2000011858A
Application number: JP17519598A
Authority: JP
Inventors: Atsuo Hattori; 敦夫服部
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1998-06-22
Filing date: 1998-06-22
Publication date: 2000-01-14
Also published as: US6252340B1; US20010001225A1

Abstract

(57)【要約】【課題】ゲート径の寸法精度が高い電界放射型素子の
製造方法を提供することを課題とする。【解決手段】反射防止膜（１２）を導電膜（１０ｃ）
上に形成する工程と、反射防止膜上にフォトリソグラフ
ィによりレジストパターン（１２ｃ）を形成する工程
と、レジストパターンをマスクとしてエッチングを行
い、反射防止膜及び導電膜に孔を形成する工程と、レジ
ストパターンを除去する工程と、基板上に第１の犠牲膜
を形成し、第１の犠牲膜をエッチバックすることにより
導電膜の孔の側壁にサイドスペーサを残す工程と、基板
上に第２の犠牲膜を形成し、その上に導電性のエミッタ
を形成する工程と、第２の犠牲膜の少なくとも一部を除
去することによりエミッタを露出させる工程とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界放射型素子の
製造方法に関し、特に電界放出陰極の先端から電子を放
出させる電界放射型素子の製造方法に関する。

【０００２】

【従来の技術】電界放射型素子は、電界集中を利用し
て、先鋭なエミッタ（電界放出陰極）の先端から電子を
放出させる素子である。例えば、フラットパネルディス
プレイは、多数のエミッタを配列した電界放射エミッタ
アレイ（ＦＥＡ）を用いて構成される。それぞれのエミ
ッタは、ディスプレイの各画素の輝度等を制御する。

【０００３】図３０（Ａ）〜（Ｃ）及び図３１（Ｄ）〜
（Ｆ）は、従来技術による電界放射型素子の製造方法を
示す。

【０００４】まず、図３０（Ａ）に示すように、基板６
１上に導電性のゲート電極６２を形成し、その上に所定
パターンのレジスト膜６３を形成する。レジスト膜６３
は、フォトリソグラフィにより所定パターンに形成され
る。

【０００５】次に、レジスト膜６３をマスクとして、ゲ
ート電極６２を異方性エッチングし、図３０（Ｂ）に示
すように、平面（上面）形状が円形であるゲートホール
６７を有するゲート電極６２ａを残す。上記のエッチン
グにより、レジスト膜６３も膜減りし、薄いレジスト膜
６３ａが残る。

【０００６】次に、レジスト膜６３ａを除去し、図３０
（Ｃ）に示すように、犠牲膜６４をゲート電極６２ａ及
び露出している基板６１上に等方的に堆積する。

【０００７】次に、犠牲膜６４を異方的にエッチング
し、図３１（Ｄ）に示すように、ゲート電極６２ａのホ
ール６７の側壁に犠牲膜（サイドスペーサ）６４ａを残
す。

【０００８】次に、図３１（Ｅ）に示すように、基板全
面に絶縁膜６５を形成し、その上に導電性のエミッタ電
極６６を形成する。

【０００９】次に、エッチングにより、基板６１とサイ
ドスペーサ６４ａの全部、及び絶縁膜６５の一部を除去
し、図３１（Ｆ）に示すように、周辺の絶縁膜６５ａを
ゲート電極６２ａとエミッタ電極６６の間に残す。

【００１０】ゲート電極６２ａに正電位を印加すれば、
エミッタ電極（陰極）６６の先端に電界を集中させるこ
とができ、エミッタ電極６６からアノード電極（図示せ
ず）に向けて電子を放出させることができる。

【００１１】ゲート電極６２ａは、ゲートホール６７を
囲むように形成され、垂直断面形状が２パートからな
る。その２パートの水平方向の間隔は、ゲート径と呼ば
れる。ゲート径に応じて、ゲート電極６２ａに印加する
電圧が決まる。

【００１２】

【発明が解決しようとする課題】図３０（Ａ）におい
て、所定パターンのレジスト膜６３は、フォトリソグラ
フィにより形成される。すなわち、まず、レジスト（感
光性樹脂）膜をゲート電極６２上の全面に形成し、その
後、露光及び現像を行うことにより所定パターンのレジ
スト膜６３を形成する。

【００１３】上記の露光の際、レジスト膜６３の下に形
成されるゲート電極６２からの反射光が多いと好ましく
ない。ゲート電極６２は、抵抗率が低い材料が好ましい
ため、金属又は半導体により形成される。一般的に、金
属や半導体は、反射率が大きい。

【００１４】露光を行うと、光は、レジスト膜６３を通
過して、ゲート電極６２上で反射し、所望の領域以外の
領域も露光されてしまう。特に、ゲート電極６２の表面
に段差がある場合には、その影響が大きい。その後、現
像を行うと、レジスト膜６３を所望のパターンに形成す
ることができない。そのため、その後、レジスト膜６３
をマスクとして、図３０（Ｂ）のエッチング工程を行う
と、ゲート電極６２ａを所望のパターンに形成すること
ができない。

【００１５】例えば、レジスト膜６３がポジレジスト膜
の場合には、ゲート電極６２ａにくびれや断線が発生し
やすい。一方、レジスト膜６３がネガレジスト膜の場合
には、ゲート電極６２ａに出っ張りやブリッジが発生し
やすい。

【００１６】その他、以下の問題点がある。（１）レジスト膜６３の膜厚により、露光の際の多重干
渉作用が変化し、ゲート電極６２ａの寸法がばらついて
しまう。

【００１７】（２）ゲート電極６２の反射率のばらつき
によりゲート電極６２ａの寸法がばらついてしまう。

【００１８】（３）レジスト膜６３内に定在波が発生す
るため、レジスト膜６３の解像度が低くなる。

【００１９】（４）エッチング工程（図３０（Ｂ））を
行う際、レジスト膜６３ａとゲート電極６２ａとの間の
エッチング選択比が低いため、レジスト膜６３の膜厚を
厚くしなければならない。例えば、厚さ０．３μｍのゲ
ート電極６２をエッチングするためには、レジスト膜６
３の膜厚を０．８μｍ以上にする必要がある。レジスト
膜６３が厚いと、マイクロローディング効果が顕著にな
り、エッチング精度、均一性、スループット、被エッチ
ング断面形状が悪化する。

【００２０】以上の理由により、ゲート電極を所定形状
に高精度で形成することが困難であり、ゲート電極６２
ａのゲート径の寸法精度が低くなる。電界放射型素子を
多数配置してフラットパネルディスプレイを形成する場
合には、ゲート径のばらつきにより各電界放射型素子の
特性が不均一になる。すなわち、ディスプレイの画素間
の輝度が不均一になる。

【００２１】本発明の目的は、寸法精度が高い電界放射
型素子の製造方法を提供することである。

【００２２】本発明の他の目的は、ゲート径の寸法精度
が高い電界放射型素子の製造方法を提供することであ
る。

【００２３】

【課題を解決するための手段】本発明の一観点によれ
ば、（ａ）基板の表面に少なくとも１層以上からなる導
電膜を形成する工程と、（ｂ）前記導電膜上に反射防止
膜を形成する工程と、（ｃ）前記反射防止膜上にフォト
リソグラフィによりレジストパターンを形成する工程
と、（ｄ）前記レジストパターンをマスクとしてエッチ
ングを行い、前記反射防止膜に前記導電膜に達する孔を
形成する工程と、（ｅ）前記レジストパターン又は前記
反射防止膜のいずれかをマスクとしてエッチングを行
い、前記導電膜に前記基板に達する孔を形成する工程
と、（ｆ）前記工程（ｅ）の前又は後に前記レジストパ
ターンを除去する工程と、（ｇ）前記導電膜を覆うよう
に前記基板上に第１の犠牲膜を形成する工程と、（ｈ）
前記第１の犠牲膜をエッチバックすることにより前記導
電膜の孔及び／又は前記反射防止膜の孔の側壁にサイド
スペーサを残す工程と、（ｉ）前記サイドスペーサを覆
うように前記基板上に第２の犠牲膜を形成する工程と、
（ｊ）前記第２の犠牲膜上に導電性のエミッタを形成す
る工程と、（ｋ）前記第２の犠牲膜の少なくとも一部を
除去することにより前記エミッタを露出させる工程とを
含む電界放射型素子の製造方法が提供される。

【００２４】反射防止膜は、露光の際の反射を低減す
る。仮に、導電膜上にフォトリソグラフィによりレジス
トパターンを形成すると、反射光が多いため、レジスト
パターンを高解像度で形成することができない。一方、
反射防止膜上にフォトリソグラフィによりレジストパタ
ーンを形成すれば、反射光が少なくなるため、レジスト
パターンを高解像度で形成することができる。これによ
り、エミッタの形状及び寸法を高精度で形成することが
できる。

【００２５】また、導電膜をゲート電極として使用する
ことができる。その場合、ゲート電極の形状及び寸法を
高精度で形成することができると共に、ゲート径の精度
を向上させることができる。電界放射型素子を複数配列
してフラットパネルディスプレイを形成する場合、ゲー
ト径のばらつきが少なくなり、電界放射型素子の特性を
均一化させることができる。フラットパネルディスプレ
イは、画素間の輝度が均一になる。

【００２６】

【発明の実施の形態】図１（Ａ）〜（Ｃ）、図２（Ｄ）
〜（Ｆ）、図３（Ｇ）〜（Ｉ）、図４（Ｊ），（Ｋ）
は、本発明の第１の実施例による電界放射型素子の製造
工程を示す図である。以下、エミッタ（電界放出陰極）
のみからなる電界放射型素子の製造工程を示す。

【００２７】図１（Ａ）において、基板１０は、出発基
板１０ａ上に第１の積層膜１０ｂを形成してなる。出発
基板１０ａは、例えばＳｉである。出発基板１０ａを熱
酸化することにより、出発基板１０ａ上にＳｉＯ_x（Ｓ
ｉＯ₂）からなる第１の積層膜１０ｂを０．０３μｍ形
成することができる。

【００２８】上記の熱酸化は、例えば、縦型拡散炉を用
い、水素流量を１９ｓｌｍ、酸素流量を１９ｓｌｍ、温
度を１０００℃にして、ウエット（水蒸気）酸化を行
う。

【００２９】次に、減圧ＣＶＤ法により、多結晶Ｓｉか
らなる第２の積層膜１０ｃを第１の積層膜１０ｂ上に
０．０５μｍ堆積する。減圧ＣＶＤの条件は、例えば、
Ｈｅで希釈した濃度２０％のＳｉＨ₄を原料ガスとし、
圧力を３０Ｐａ、基板温度を６２５℃にする。

【００３０】次に、図１（Ｂ）に示すように、反応性ス
パッタ法により、ＳｉＮからなる第１の犠牲膜（反射防
止膜）１２を第２の積層膜１０ｃ上に０．１４μｍ堆積
する。反射防止膜１２は、第２の積層膜１０ｃの表面に
対する反射防止効果を有する。

【００３１】上記の反応性スパッタは、ＤＣスパッタ装
置を用いて、ターゲットとしてＳｉを用い、Ｎ₂＋Ａｒ
ガスを導入しながら行う。スパッタ法の代わりに、減圧
ＣＶＤ法を用いてもよい。

【００３２】次に、図１（Ｃ）に示すように、フォトリ
ソグラフィにより孔１３を有する所定パターンのｇ線用
レジスト膜１２ｃを反射防止膜１２上に形成する。すな
わち、まず、レジスト膜を反射防止膜１２上の全面に塗
布し、その後、露光及び現像を行い、所定パターンのレ
ジスト膜１２ｃを形成する。

【００３３】反射防止膜１２は、光を吸収したり、及び
／又はその表面での反射光と下層からの反射光との干渉
作用により、露光の際の反射光強度を低減することがで
きる。反射光により不所望の領域が露光される可能性が
少ないので、高解像度でレジスト膜１２ｃを形成するこ
とができる。仮に、反射防止膜１２を形成せずに、第２
の積層膜１０ｃ上に直接レジスト膜１２ｃを形成する
と、反射光が強いために高解像度でレジスト膜１２ｃを
形成することができない。

【００３４】次に、レジスト膜１２ｃをマスクとして、
反射防止膜１２を異方的にエッチングし、図２（Ｄ）に
示すように、孔１３ａを有する所定パターンの反射防止
膜１２ａを残す。孔１３ａは、ほぼ垂直な側壁を持ち、
平面（上面）形状が直径０．８μｍの円形である。反射
防止膜１２ａは、断面形状が水平方向に離れた２パート
からなる。上記のレジスト膜１２ｃは高解像度で形成さ
れているので、反射防止膜１２ａも高解像度で所定パタ
ーンに形成される。

【００３５】上記のエッチングは、例えば、マグネトロ
ンＲＩＥ装置を用いて、エッチングガスとしてＣＨＦ₃
＋Ｏ₂＋Ａｒを用い、反応室内圧力を６０ｍＴｏｒｒに
してＣＨＦ₃／Ｏ₂／Ａｒ＝１５／３／７５（ｓｃｃ
ｍ）の流量比、冷却用Ｈｅは８Ｔｏｒｒ、磁場を５Ｇ
（ガウス）、ＲＦパワー５００Ｗにして行う。

【００３６】次に、レジスト膜１２ｃを除去し、図２
（Ｅ）に示すように、反射防止膜１２ａの上面を露出す
る。

【００３７】次に、第１の犠牲膜（反射防止膜）１２ａ
をマスクとして、第２の犠牲膜（多結晶Ｓｉ）１０ｃを
エッチングし、図２（Ｆ）に示すように、孔１３ｂを有
する所定パターンの第２の積層膜１０ｄを残す。上記の
レジスト膜１２ｃ及び反射防止膜１２ａが高解像度で形
成されているので、第２の積層膜１０ｄも高解像度で所
定パターンに形成される。

【００３８】反射防止膜１２ａをマスクとして、第２の
積層膜１０ｃをエッチングすると、レジスト膜をマスク
にする場合に比べ、エッチング精度、均一性、スループ
ット、被エッチング断面形状が改善される。反射防止膜
１２ａをマスクにすれば、レジスト膜をマスクにする場
合に比べ、マスクを薄くすることができる。反射防止膜
１２ａを薄くすれば、マイクロローディングによる悪影
響を防止することができる。

【００３９】上記のエッチングは、例えば、マグネトロ
ンＲＩＥ装置を用いて、ＨＢｒのガス流量を６０ｓｃｃ
ｍ、圧力を１００ｍＴｏｒｒ、ＲＦパワーを１５０Ｗ、
磁場を３０Ｇ（ガウス）、冷却用Ｈｅを４Ｔｏｒｒにし
て行う。

【００４０】なお、第２の積層膜１０ｄのエッチング
は、反射防止膜１２ａのみをマスクとして行う場合に限
定されない。反射防止膜１２ａ上にレジスト膜１２ｃを
残したまま、レジスト膜１２ｃ及び反射防止膜１２ａを
マスクとして、第２の積層膜１０ｄをエッチングしても
よい。その場合、レジスト膜１２ｃは、当該エッチング
の後に除去される。

【００４１】次に、図３（Ｇ）に示すように、常圧ＣＶ
Ｄ法により、ＳｉＯ₂からなる第２の犠牲膜（絶縁膜）
１４を基板全面に０．２５μｍ堆積する。常圧ＣＶＤ法
は、例えば、原料ガスとしてＯ₃とＴＥＯＳを用い、基
板温度を４００℃にする。

【００４２】次に、第２の犠牲膜（絶縁膜）１４を異方
性ドライエッチング（エッチバック）して、図３（Ｈ）
に示すように、反射防止膜１２ａ及び第２の積層膜１０
ｄの側壁にのみ第２の犠牲膜１４ａをサイドスペーサと
して残す。当該エッチングにより、反射防止膜１２ａの
側壁の上部が露出し、かつ第１の積層膜１０ｂもエッチ
ングされる。エッチングは、出発基板１０ａでストップ
する。

【００４３】エッチングは、例えば、マグネトロンＲＩ
Ｅ装置を用い、エッチングガスとしてＣＨＦ₃＋ＣＯ₂
＋Ａｒを用い、反応室内圧力を５０ｍＴｏｒｒ、ＣＨＦ
₃／ＣＯ₂／Ａｒ＝６０／１０／３０（ｓｃｃｍ）の流
量比、Ｈｅは８Ｔｏｒｒ、磁場は３０Ｇ、ＲＦ＝７００
Ｗの条件にして行う。

【００４４】次に、図３（Ｉ）に示すように、常圧ＣＶ
Ｄ法により、ＳｉＯ₂からなる第３の犠牲膜（絶縁膜）
１６を基板全面に等方的に０．１５μｍ堆積する。すな
わち、第３の犠牲膜１６は、反射防止膜１２ａ、サイド
スペーサ１４ａ及び第１の積層膜１０ｂ及び出発基板１
０ａの表面に、その表面形状を引き継ぎながら（コンフ
ォーマルに）堆積される。その表面形状は、２段曲線を
有する。第１段（上段）の曲線は、反射防止膜１２ａの
角の形状に依存し、第２段（下段）の曲線は、サイドス
ペーサ１４ａの表面形状に依存する。

【００４５】第３の犠牲膜１６のカスプは、２つの円な
いし楕円が接触したかのように鋭い鋭角を持つ。この鋭
角を成形型として、以下２段タイプのエミッタ電極を形
成する。

【００４６】次に、図４（Ｊ）に示すように、第３の犠
牲膜１６の上に、例えばＴｉＮ_Xからなるエミッタ電極
１７を約０．２μｍ反応性スパッタ法で堆積する。反応
性スパッタは、ＤＣスパッタ装置を用いて、ターゲット
としてＴｉを用い、Ｎ₂＋Ａｒガスを導入しながら行
う。なお、エミッタ電極１７は、ＴｉＮ_Xの他、Ｍｏ、
Ｃｒ、Ｔｉ、Ｗでもよい。

【００４７】次に、エッチングにより出発基板１０ａと
第１の積層膜１０ｅと第２の積層膜１０ｄと反射防止膜
１２ａとサイドスペーサ１４ａと第３の犠牲膜１６を除
去して、図４（Ｋ）に示すように、エミッタ電極１７を
露出させる。

【００４８】出発基板１０ａ等のＳｉのエッチングに
は、ＨＦ＋ＨＮＯ₃＋ＣＨ₃ＣＯＯＨを用い、第３の犠
牲膜１６等のＳｉＯ₂のエッチングには、ＨＦ＋ＮＨ₄
Ｆを用いる。反射防止膜（ＳｉＮ_X）１２ａのエッチン
グには、１３０〜１６０℃に加熱したリン酸（ＨＰ
Ｏ₃）を用いることができる。第１の積層膜１０ｅは、
出発基板１０ａを除去する際のエッチングストッパとな
る。

【００４９】本実施例によれば、２段タイプのエミッタ
電極１７を形成することができる。２段タイプのエミッ
タ電極は、図３１（Ｆ）に示す１段タイプのエミッタ電
極よりも、先端の頂角および曲率半径を小さくすること
が容易である。エミッタ電極の先端の頂角および曲率半
径を小さくすれば、エミッタ電極に電界を集中させやす
く、電界放射型素子としての性能を向上させることがで
きる。

【００５０】上記のように、反射防止膜１２上にレジス
ト膜を形成し、露光及び現像を行うことにより、レジス
ト膜１２ｃを高解像度及び高精度でパターン化すること
ができる。当該レジスト膜１２ｃをマスクとして、反射
防止膜１２をエッチングし、さらに反射防止膜１２ａを
マスクとして第２の積層膜１０ｃをエッチングする。こ
れにより、反射防止膜１２ａ及び第２の積層膜１０ｄを
高解像度及び高精度でパターン化することができる。続
いて、第３の犠牲膜１６を堆積すれば、エミッタ電極１
７の成形型となる第３の犠牲膜１６の形状及び寸法を高
精度で制御することができる。この成形型を用いて、エ
ミッタ電極１７を堆積すれば、エミッタ電極１７の形状
及び寸法も高精度で制御することができる。

【００５１】図５（Ａ）〜（Ｃ）は、上記のエミッタ電
極１７を支持基板１８で補強する方法を３種類示す。エ
ミッタ電極１７は、膜厚が約０．２μｍと薄いので、支
持基板１８でエミッタ電極１７を補強することが望まし
い。

【００５２】図５（Ａ）は、第１の方法を示す。図４
（Ｊ）に示す素子を製造した後、エミッタ電極１７の凹
部を、例えばＳＯＧ膜からなる平坦化膜１９ａで埋め
る。その後、平坦化膜１９ａを異方性ドライエッチング
やＣＭＰ法等でエッチバックし、エミッタ電極１７の表
面を平坦化する。平坦化膜１９ａは、ＳＯＧ膜の他、Ｐ
ＳＧやＢＰＳＧをリフローして形成してもよい。

【００５３】続いて、エミッタ電極１７の上に支持基板
１８を静電接着により接着する。支持基板１８は、例え
ば、ガラス、石英またはＡｌ_XＯ_Yである。

【００５４】次に、図４（Ｋ）のエッチング工程と同様
に、出発基板１０ａ等をエッチングにより除去し、図５
（Ａ）に示すように、エミッタ電極１７の下面を露出さ
せる。

【００５５】図５（Ｂ）は、第２の方法を示す。図４
（Ｊ）に示す素子を製造した後、エミッタ電極１７の上
に、例えば低融点ガラスからなる接着剤１９ｂをリフロ
ーし、エミッタ電極１７と支持基板１８を接着する。接
着剤１９ｂは、エミッタ電極１７の表面を平坦化する役
目も有する。

【００５６】接着剤１９ｂは、低融点ガラスの他、Ａｌ
を用いてもよい。その場合、温度４００〜５００℃を保
ち、支持基板１８と接着剤１９ｂ（又はエミッタ電極１
７）の間に１ｋＶの高電圧をかけ、静電気力によりエミ
ッタ電極１７と支持基板１８を陽極接合してもよい。接
着剤１９ｂにＡｌを用いれば、接着剤１９ｂをエミッタ
配線として用いることもできる。

【００５７】次に、図４（Ｋ）のエッチング工程と同様
に、出発基板１０ａ等をエッチングにより除去し、図５
（Ｂ）に示すように、エミッタ電極１７の下面を露出さ
せる。

【００５８】図５（Ｃ）は、第３の方法を示す。図４
（Ｊ）に示す素子を製造した後、エミッタ電極１７の凹
部を、例えばＳＯＧ又はＷからなる平坦化膜１９ａで埋
める。その後、平坦化膜１９ａをエッチバックし、エミ
ッタ電極１７の表面を平坦化する。続いて、エミッタ電
極１７の上に、例えばＡｌからなる接着剤１９ｂを、さ
らにその上に支持基板１８を形成する。その後、図４
（Ｋ）のエッチング工程と同様に、出発基板１０ａ等を
エッチングにより除去し、図５（Ｃ）に示すように、エ
ミッタ電極１７の下面を露出させる。

【００５９】以上は、エミッタ電極からなる電界放射型
素子の製造工程を示した。次に、電界放射型素子の他の
例として、２電極素子の製造工程を示す。２電極素子
は、エミッタ電極とゲート電極の２電極からなる。

【００６０】図６（Ａ）〜（Ｃ）、図７（Ｄ）、
（Ｅ）、図８（Ｆ）〜（Ｈ）は、本発明の第２の実施例
による電界放射型素子（２電極素子）の製造工程を示す
図である。

【００６１】図６（Ａ）において、基板２０は、出発基
板２０ａ上に第１の積層膜２０ｂを形成してなる。Ｓｉ
からなる出発基板２０ａを熱酸化することにより、出発
基板２０ａ上にＳｉＯ₂からなる第１の積層膜（エッチ
ングストッパ膜）２０ｂを形成することできる。

【００６２】次に、ＣＶＤ法によりＰ又はＢをドープし
た多結晶Ｓｉからなる第１のゲート電極２５ｃを第１の
積層膜２０ｂ上に０．１５μｍ堆積し、その上にＣＶＤ
法によりＷＳｉ_xからなる第２のゲート電極２５ｄを
０．１５μｍ堆積し、さらにその上に、反応性スパッタ
法によりＴｉＮ_Xからなる第１の犠牲膜（反射防止膜）
２２を０．０４μｍ堆積する。

【００６３】反射防止膜（ＴｉＮ_X）２２のスパッタ
は、ＤＣスパッタ装置を用いて、ターゲットとしてＴｉ
を用い、Ｎ₂＋Ａｒガスを導入しながら行う。Ｎ₂＋Ａ
ｒガスの代わりに、Ｎ₂＋Ｏ₂＋Ａｒガスを用いること
により、ＴｉＯ_XＮ_YやＴｉＯ _X等を反射防止膜２２と
して堆積してもよい。ＴｉＯ_XＮ_Y及びＴｉＯ_Xは、Ｔ
ｉＮ_Xよりも反射防止膜２２としての効果は大きい。

【００６４】反射防止膜２２は、第２のゲート電極２５
ｄよりも小さな屈折率を有し、第２のゲート電極２５ｄ
の表面に対する反射防止効果を有する。反射防止膜２２
を形成した後、反射防止膜２２の表面をエッチングすれ
ば、上記と同様に、反射防止膜２２の反射防止効果を向
上させることができる。

【００６５】次に、所定パターンのｉ線用レジスト膜２
１をｉ線ステッパーを用いたフォトリソグラフィにより
反射防止膜２２上に形成する。レジスト膜２１を反射防
止膜２２上に形成することにより、レジスト膜２１を第
２のゲート電極２５ｄ上に形成する場合に比べ、レジス
ト膜２１を高解像度でパターン化することができる。

【００６６】次に、レジスト膜２１をマスクとして、反
射防止膜２２を異方性エッチングし、図６（Ｂ）に示す
ように、孔２３を有する所定パターンの反射防止膜２２
ａを残す。孔２３は、ほぼ垂直側壁を持ち、平面（上
面）形状が直径０．５μｍの円形である。反射防止膜２
２ａは、断面形状が水平方向に離れた２パートからな
る。上記のレジスト膜２１は高解像度で形成されている
ので、反射防止膜２２ａも高解像度で所定パターンに形
成される。

【００６７】次に、レジスト膜２１を除去し、反射防止
膜２２ａをマスクとして、第２のゲート電極２５ｄ及び
第１のゲート電極２５ｃをエッチングし、図６（Ｃ）に
示すように、孔２３ａを有する所定パターンの第１及び
第２のゲート電極２５ａ，２５ｂを残す。上記の反射防
止膜２２ａが高解像度で形成されているので、第１及び
第２のゲート電極２５ａ，２５ｂも高解像度で所定パタ
ーンに形成される。

【００６８】なお、第１及び第２のゲート電極２５ａ，
２５ｂのエッチングは、レジスト膜２１を反射防止膜２
２ａ上に残したまま、レジスト膜２１及び反射防止膜２
２ａをマスクとして行ってもよい。

【００６９】なお、第２のゲート電極２５ｄ及び第１の
ゲート電極２５ｃをエッチング後、反射防止膜２２ａを
レジスト膜２１とともに除去してもよい。例えば、Ｈ₂
ＳＯ ₄（硫酸）＋Ｈ₂Ｏ₂（過酸化水素水）を１２０℃
に加熱して用いると、反射防止膜２２ａとレジスト膜２
１を同時に除去できる。

【００７０】次に、図７（Ｄ）に示すように、減圧ＣＶ
Ｄ法により、ポリシリコン（多結晶シリコン）からなる
第２の犠牲膜（導電膜）２４を基板全面に０．１５μｍ
堆積する。第２の犠牲膜は、ポリシリコンの他、アモル
ファスシリコン、ＴｉＮ、ＷＳｉ等をＣＶＤ法で堆積し
てもよい。

【００７１】次に、第２の犠牲膜２４を異方的にドライ
エッチングして、図７（Ｅ）に示すように、第１及び第
２のゲート電極２５ａ，２５ｂ及び反射防止膜２２ａの
側壁上にのみ第２の犠牲膜２４ａをサイドスペーサとし
て残す。当該エッチングにより、反射防止膜２２ａの側
壁の上部が露出し、かつ第１の積層膜２０ｂの表面が露
出する。エッチングは、第１の積層膜（エッチングスト
ッパ膜）２０ｂでストップする。エッチングは、ＨＢｒ
を６０ｓｃｃｍ、圧力１００ｍＴｏｒｒ、ＲＦ＝１５０
Ｗ、磁場３０Ｇ、Ｈｅ＝４Ｔｏｒｒの条件でマグネトロ
ンＲＩＥにより行う。

【００７２】次に、図８（Ｆ）に示すように、常圧ＣＶ
Ｄ法により、ＳｉＯ_Xからなる第３の犠牲膜（絶縁膜）
２６を基板全面に等方的に０．１５μｍ堆積する。すな
わち、第３の犠牲膜２６は、第１の積層膜２０ｂ、サイ
ドスペーサ２４ａ、反射防止膜２２ａの表面に、その表
面形状を引き継ぎながら（コンフォーマルに）堆積され
る。その表面形状は、２段曲線を有する。この表面形状
を成形型として、以下２段タイプのエミッタ電極を形成
する。

【００７３】次に、図８（Ｇ）に示すように、第３の犠
牲膜２６の上に、例えばＴｉＮ_Xからなるエミッタ電極
２７を約０．２μｍ反応性スパッタ法で堆積する。反応
性スパッタは、ＤＣスパッタ装置を用いて、ターゲット
としてＴｉを用い、Ｎ₂＋Ａｒガスを導入しながら行
う。

【００７４】次に、エッチングにより出発基板２０ａと
第１の積層膜２０ｂ及び第３の犠牲膜２６の一部を除去
して、図８（Ｈ）に示すように、周辺部の第３の犠牲膜
２６ａを残し、かつエミッタ電極２７の先端を露出させ
る。

【００７５】出発基板２０ａ等のＳｉのエッチングに
は、ＨＦ＋ＨＮＯ₃＋ＣＨ₃ＣＯＯＨを用い、第３の犠
牲膜２６等のＳｉＯ₂のエッチングには、ＨＦ＋ＮＨ₄
Ｆを用いる。

【００７６】以上で、２段タイプのエミッタ電極２７を
有する電界放射型素子（２電極素子）が完成する。反射
防止膜２２ａは、導電膜（ＴｉＮ_X）であるので、第３
のゲート電極として機能する。この電界放射型素子は、
エミッタ電極２７とゲート電極２５ａ，２５ｂ，２２ａ
を有する。

【００７７】エミッタ電極２７には負電位が印加され、
図示しないアノード電極には正電位が印加される。ゲー
ト電極２５ａ，２５ｂ，２２ａに正電位を印加すること
により、エミッタ電極２７からアノード電極に向けて電
子を放出させることができる。

【００７８】ゲート電極２５ａ，２５ｂ，２２ａ及びサ
イドスペーサ２４ａは、ゲートホール２３ａを囲むよう
に形成され、断面形状が水平方向に離れた２パートから
なる。その２パートの水平方向の間隔は、ゲート径と呼
ばれる。ゲート径に応じて、ゲート電極２５ａ，２５
ｂ，２２ａ及びサイドスペーサ２４ａに印加する電圧が
決まる。サイドスペーサ２４ａにより、ゲート径を微細
化できるので、エミッタ電極２７先端の電界を増強し、
特性を改善できる。

【００７９】上記の反射防止膜２２を用いることによ
り、ゲート電極を所定形状に高精度で形成することがで
きる。また、ゲート電極２５ａ，２５ｂ，２２ａ、及び
サイドスペーサ２４ａのゲート径の寸法精度が高くな
る。電界放射型素子を多数配置してフラットパネルディ
スプレイを形成する場合には、ゲート径のばらつきが少
なくなり、各電界放射型素子の特性が均一になる。すな
わち、ディスプレイの画素間の輝度が均一になる。

【００８０】上記のように、反射防止膜２２ａにＴｉＮ
_XやＴｉＯ_XＮ_Y等の導電性材料を使用すれば、反射防
止膜２２ａはゲート兼反射防止膜として機能する。この
場合、ゲートの抵抗を低くし、エレクトロマイグレーシ
ョン及びストレスマイグレーションを防止することがで
きる利点がある。

【００８１】第１及び第２のゲート電極２５ａ，２５ｂ
に多結晶ＳｉやＷＳｉを用いる場合、通常、ＳｉにＰや
Ｂをドープし、その後、８００〜１０００℃に加熱して
ＰやＢを拡散させる。この第１及び第２のゲート電極２
５ａ，２５ｂは、Ｓｉの粒界とその中とではエッチング
レートが異なるため、エッチングを行うと、第１及び第
２のゲート電極２５ａ，２５ｂの表面がぎざぎざになる
問題点がある。上記の加熱を行わなければ、この問題は
生じないが、加熱を行わないとゲートの抵抗が大きくな
る。

【００８２】多結晶ＳｉやＷＳｉ_X等の高抵抗の材料を
ゲート電極に用いる場合、上記のように、導電性の反射
防止膜をゲート電極上に形成することにより、加熱を行
わなくても抵抗を下げることができる。

【００８３】図９（Ａ）、（Ｂ）及び図１０（Ｃ）、
（Ｄ）は、上記のエミッタ電極２７を支持基板２８で補
強する方法を４種類示す。エミッタ電極２７は、膜厚が
約０．２μｍと薄いので、支持基板２８でエミッタ電極
２７を補強することが望ましい。

【００８４】図９（Ａ）は、第１の方法を示す。図８
（Ｇ）の状態まで製造された電界放射型素子において、
エミッタ電極２７の凹部を、例えばＳＯＧ膜からなる平
坦化膜２９ａで埋める。その後、平坦化膜２９ａを異方
性エッチングやＣＭＰ法等でエッチバックし、エミッタ
電極２７の表面を平坦化する。平坦化膜２９ａは、ＳＯ
Ｇ膜の他、ＰＳＧ（フォスフォシリケートガラス）やＢ
ＰＳＧ（ボロフォスフォシリケートガラス）をリフロー
して形成してもよい。

【００８５】続いて、エミッタ電極２７の上に支持基板
２８を静電接着又は接着剤により接着する。支持基板２
８は、例えば、ガラス、石英またはＡｌ_XＯ_Yである。
その後、図８（Ｈ）の工程と同様に、基板２０ａ等を除
去し、図９（Ａ）に示すように、エミッタ電極２７の先
端を露出させる。

【００８６】図９（Ｂ）は、第２の方法を示す。図８
（Ｇ）の電界放射型素子の状態でエミッタ電極２７の上
に、例えば低融点ガラス又はエポキシ樹脂からなる接着
剤２９ｂを流し込み、エミッタ電極２７と支持基板２８
を接着する。接着剤２９ｂは、エミッタ電極２７の表面
を平坦化する役目も有する。その後、図８（Ｈ）の工程
と同様に、基板２０ａ等を除去し、図９（Ｂ）に示すよ
うに、エミッタ電極２７の先端を露出させる。

【００８７】図１０（Ｃ）は、第３の方法を示す。図８
（Ｇ）に示す電界放射型素子を製造した後、エミッタ電
極２７の凹部を、例えばＳＯＧ等からなる平坦化膜２９
ａで埋める。その後、平坦化膜２９ａをエッチバック
し、エミッタ電極２７の表面を平坦化する。続いて、エ
ミッタ電極２７の上に、例えばＡｌからなる接着剤２９
ｂを、さらにその上に支持基板２８を形成する。その
後、図８（Ｈ）の工程と同様に、基板２０ａ等をエッチ
ングにより除去し、図１０（Ｃ）に示すように、エミッ
タ電極２７の先端を露出させる。

【００８８】図１０（Ｄ）は、第４の方法を示す。図１
０（Ｃ）の工程と同様にして、エミッタ電極２７と支持
基板２８を接着剤２９ｂにより接着する。その後、図８
（Ｈ）の工程と同様に、基板２０ａ等をエッチングする
と共に、反射防止膜２２ａをウエットエッチングし、図
１０（Ｄ）に示すように、反射防止膜２２ｂを残す。エ
ミッタ電極２７の先端は露出される。

【００８９】ＴｉＮ_Xからなる反射防止膜２２ａのエッ
チングは、硫酸と過酸化水素水の混合液を用い、１２０
℃程度に加熱して行う。

【００９０】図１１（Ａ）〜（Ｃ）、図１２（Ｄ）〜
（Ｆ）は、本発明の第２の実施例による電界放射型素子
（２電極素子）の他の製造工程を示す図である。

【００９１】図１１（Ａ）に示すように、上記と同様
に、フォトリソグラフィ及びエッチングにより、Ｓｉか
らなる出発基板２０ｄ上に所定パターンのゲート電極２
５ａ及び第１の犠牲膜（反射防止膜）２２ａを形成す
る。具体的には、Ｓｉからなる出発基板２０ｄ上に、Ａ
ｌＳｉ_XＣｕ_Yからなるゲート電極２５ａをスパッタ法
により０．３μｍ堆積し、その上にＳｉＮ_Xからなる反
射防止膜２２ａを反応性スパッタ法により０．０５μｍ
堆積する。その後、ｉ線（３６５ｎｍ）用レジスト及び
ｉ線用ステッパを用い、フォトリソグラフィ及びエッチ
ングにより、ゲート電極２５ａ及び反射防止膜２２ａを
パターン化する。反射防止膜２２ａは、ゲート電極２５
ａの表面に対する反射防止効果を有する。

【００９２】ゲート電極２５ａのスパッタは、ＤＣスパ
ッタ装置を用いて、ターゲットとしてＡｌＳｉ_XＣｕ_Y
を用い、Ａｒガスを導入しながら行う。ゲート電極２５
ａは、Ａｌ、ＡｌＣｕ_X、ＡｌＳｉ_X、ＡｌＧｅ_Xを用
いてもよい。反射防止膜２２ａのスパッタは、ＤＣスパ
ッタ装置を用いて、ターゲットとしてＳｉを用い、Ｎ ₂
＋Ａｒガスを導入しながら行う。スパッタ法の代わり
に、プラズマＣＶＤ、減圧ＣＶＤを用いてもよい。

【００９３】次に、図１１（Ｂ）に示すように、常圧Ｃ
ＶＤ法により、ＳｉＯ_Xからなる第２の犠牲膜（絶縁
膜）２４を基板全面に０．１５μｍ堆積する。

【００９４】次に、第２の犠牲膜２４を異方的にドライ
エッチングして、図１１（Ｃ）に示すように、ゲート電
極２５ａ及び反射防止膜２２ａの側壁上にのみ第２の犠
牲膜２４ａをサイドスペーサとして残す。当該エッチン
グにより、反射防止膜２２ａの側壁の上部が露出し、か
つ基板２０ｄの表面が露出する。エッチングは、ＣＨＦ
₃／ＣＯ₂／Ａｒ＝６０／１０／３０（ｓｃｃｍ）、５
０ｍＴｏｒｒ、３０Ｇ、ＲＦ＝７００Ｗ、冷却Ｈｅ＝８
Ｔｏｒｒの条件でマグネトロンＲＩＥにより行う。

【００９５】次に、図１２（Ｄ）に示すように、常圧Ｃ
ＶＤ法により、ＳｉＯ_Xからなる第３の犠牲膜（絶縁
膜）２６を基板全面に等方的に０．１５μｍ堆積する。
すなわち、第３の犠牲膜２６は、基板２０ｄ、サイドス
ペーサ２４ａ、反射防止膜２２ａの表面に、その表面形
状を引き継ぎながら（コンフォーマルに）堆積される。
その表面形状は、２段曲線を有する。この表面形状を成
形型として、以下２段タイプのエミッタ電極を形成す
る。

【００９６】次に、図１２（Ｅ）に示すように、第３の
犠牲膜２６の上に、例えばＴｉＮ_Xからなるエミッタ電
極２７を約０．２μｍ反応性スパッタ法で堆積する。反
応性スパッタは、ＤＣスパッタ装置を用いて、ターゲッ
トとしてＴｉを用い、Ｎ₂＋Ａｒガスを導入しながら行
う。

【００９７】次に、エッチングにより基板２０ｄとサイ
ドスペーサ２４ａの全部、及び第３の犠牲膜２６の一部
を除去して、図１２（Ｆ）に示すように、周辺部の第３
の犠牲膜２６ａを残し、かつエミッタ電極２７の先端を
露出させる。

【００９８】基板２０ｄ等のＳｉのエッチングには、Ｈ
Ｆ＋ＨＮＯ₃＋ＣＨ₃ＣＯＯＨを用い、第３の犠牲膜２
６等のＳｉＯ_Xのエッチングには、ＨＦ＋ＮＨ₄Ｆを用
いる。

【００９９】以上で、２段タイプのエミッタ電極２７を
有する電界放射型素子（２電極素子）が完成する。この
電界放射型素子は、エミッタ電極２７とゲート電極２５
ａを有する。ＳｉＮ_Xからなる反射防止膜２２ａをＡｌ
Ｓｉ_XＣｕ_Yからなるゲート電極２５ａ上に形成するこ
とにより、ゲート電極を所定形状に高精度で形成するこ
とができる。

【０１００】反射防止膜２２ａにＳｉＮ_X，ＳｉＯ_XＮ
_Y，ＳｉＯ_X，ＴｉＯ_X等の絶縁性材料を使用すること
により、ゲート電極２５ａとエミッタ電極２７との間の
絶縁性を高めることができ、かつ静電容量を小さくする
ことができる。

【０１０１】図１３（Ａ）〜（Ｃ）、及び図１４（Ｄ）
〜（Ｆ）は、本発明の第２の実施例による電界放射型素
子（２電極素子）の他の製造工程を示す図である。

【０１０２】図１３（Ａ）に示すように、上記と同様
に、フォトリソグラフィ及びエッチングにより、Ｓｉか
らなる出発基板２０ｄ上に所定パターンの第１のゲート
電極２５ａ、第１の犠牲膜（反射防止膜）２２ａ及び第
２の犠牲膜（絶縁膜）２２ｃを形成する。

【０１０３】具体的には、Ｓｉからなる出発基板２０ｄ
上に、ＷＳｉ_xからなるゲート電極２５ａをＣＶＤ法に
より０．３μｍ堆積し、その上にＴｉＮ_Xからなる反射
防止膜２２ａを反応性スパッタ法により０．０４μｍ堆
積し、さらにその上にＳｉＮ _Xからなる第２の犠牲膜２
２ｃを反応性スパッタ法により０．１５μｍ堆積する。
その後、フォトリソグラフィ及びエッチングにより、第
１のゲート電極２５ａ、反射防止膜２２ａ及び第２の犠
牲膜２２ｃをパターン化する。反射防止膜２２ａは、第
１のゲート電極２５ａの表面に対する反射防止効果を有
する。

【０１０４】反射防止膜（ＴｉＮ_X）２２ａのスパッタ
は、ＤＣスパッタ装置を用いて、ターゲットとしてＴｉ
を用い、Ｎ₂＋Ａｒガスを導入しながら行う。第２の犠
牲膜（ＳｉＮ_X）２２ｃのスパッタは、ＤＣスパッタ装
置を用いて、ターゲットとしてＳｉを用い、Ｎ₂＋Ａｒ
ガスを導入しながら行う。第２の犠牲膜（ＳｉＮ_X）２
２ｃは、スパッタの代わりに、プラズマＣＶＤ、減圧Ｃ
ＶＤにより堆積してもよい。

【０１０５】次に、図１３（Ｂ）に示すように、常圧Ｃ
ＶＤ法により、ＳｉＯ_Xからなる第３の犠牲膜（絶縁
膜）２４を基板全面に０．１５μｍ堆積する。

【０１０６】次に、第３の犠牲膜２４を異方的にドライ
エッチングして、図１３（Ｃ）に示すように、ゲート電
極２５ａの側壁上にのみ第３の犠牲膜２４ａをサイドス
ペーサとして残す。当該エッチングにより、第２の犠牲
膜２２ｃ及び反射防止膜２２ａの側壁が露出し、かつ基
板２０ｄの表面が露出する。エッチングは、ＣＨＦ₃／
ＣＯ₂／Ａｒ＝６０／１０／３０（ｓｃｃｍ）、５０ｍ
Ｔｏｒｒ、３０Ｇ、ＲＦ＝７００Ｗ、冷却Ｈｅ＝８Ｔｏ
ｒｒの条件でマグネトロンＲＩＥにより行う。

【０１０７】次に、図１４（Ｄ）に示すように、常圧Ｃ
ＶＤ法により、ＳｉＯ₂からなる第４の犠牲膜（絶縁
膜）２６を基板全面に等方的に０．１５μｍ堆積する。
すなわち、第４の犠牲膜２６は、基板２０ｄ、サイドス
ペーサ２４ａ、反射防止膜２２ａ及び第２の犠牲膜２２
ｃの表面に、その表面形状を引き継ぎながら堆積され
る。その表面形状は、２段曲線を有する。この表面形状
を成形型として、以下２段タイプのエミッタ電極を形成
する。

【０１０８】次に、図１４（Ｅ）に示すように、第４の
犠牲膜２６の上に、例えばＴｉＮ_Xからなるエミッタ電
極２７を約０．２μｍ反応性スパッタ法で堆積する。

【０１０９】次に、エッチングにより基板２０ｄとサイ
ドスペーサ２４ａの全部、及び第４の犠牲膜２６の一部
を除去して、図１４（Ｆ）に示すように、周辺部の第４
の犠牲膜２６ａを残し、かつエミッタ電極２７の先端を
露出させる。

【０１１０】以上で、２段タイプのエミッタ電極２７を
有する電界放射型素子（２電極素子）が完成する。反射
防止膜２２ａは、導電膜（ＴｉＮ_X）であるので、第２
のゲート電極として機能する。この電界放射型素子は、
エミッタ電極２７とゲート電極２５ａ，２２ａを有す
る。ＴｉＮ_Xからなる反射防止膜２２ａをＷＳｉ_xから
なる第１のゲート電極２５ａ上に形成することにより、
ゲート電極を所定形状に高精度で形成することができ
る。

【０１１１】図１５（Ａ）〜（Ｃ）、及び図１６（Ｄ）
〜（Ｆ）は、本発明の第２の実施例による電界放射型素
子（２電極素子）の他の製造工程を示す図である。

【０１１２】図１５（Ａ）に示すように、上記と同様
に、フォトリソグラフィ及びエッチングにより、Ｓｉか
らなる出発基板２０ｄ上に所定パターンのゲート電極２
５ａ及び第１の犠牲膜（反射防止膜）２２ａを形成す
る。

【０１１３】具体的には、Ｓｉからなる出発基板２０ｄ
上に、Ｐ又はＢをドープした多結晶Ｓｉからなるゲート
電極２５ａをＣＶＤ法により０．１５μｍ堆積し、その
上にＴｉＮ_Xからなる反射防止膜２２ａを反応性スパッ
タ法により０．０４μｍ堆積する。その後、ｉ線用レジ
スト及びｉ線ステッパを用いてフォトリソグラフィ及び
エッチングにより、ゲート電極２５ａ及び反射防止膜２
２ａをパターン化する。反射防止膜２２ａは、ゲート電
極２５ａの表面に対する反射防止効果を有する。

【０１１４】反射防止膜（ＴｉＮ_X）２２ａのスパッタ
は、ＤＣスパッタ装置を用いて、ターゲットとしてＴｉ
を用い、Ｎ₂＋Ａｒガスを導入しながら行う。

【０１１５】次に、図１５（Ｂ）に示すように、常圧Ｃ
ＶＤ法により、ＳｉＯ₂からなる第２の犠牲膜（絶縁
膜）２４を基板全面に０．１５μｍ堆積する。

【０１１６】次に、第２の犠牲膜２４を異方的にドライ
エッチングして、図１５（Ｃ）に示すように、ゲート電
極２５ａの側壁上にのみ第３の犠牲膜２４ａをサイドス
ペーサとして残す。当該エッチングは、反射防止膜２２
ａの側壁を露出し、さらにゲート電極２５ａの側壁の上
部を露出し、かつ基板２０ｄが深さ０．１μｍ掘り込ま
れたところでストップさせる。エッチングにより、凹部
を有する基板２０ｅが形成される。エッチングは、ＣＨ
Ｆ₃／ＣＯ₂／Ａｒ＝８／３２／３０、圧力５０ｍＴｏ
ｒｒ、磁場３０Ｇ、ＲＦ＝７００Ｗ、冷却Ｈｅの圧力８
Ｔｏｒｒの条件でマグネトロンＲＩＥにより行う。

【０１１７】次に、図１６（Ｄ）に示すように、常圧Ｃ
ＶＤ法により、ＳｉＯ_Xからなる第３の犠牲膜（絶縁
膜）２６を基板全面に等方的に０．１５μｍ堆積する。
すなわち、第３の犠牲膜２６は、基板２０ｅ、サイドス
ペーサ２４ａ、ゲート電極２５ａ及び反射防止膜２２ａ
の表面に、その表面形状を引き継ぎながら堆積される。
その表面形状は、２段曲線を有する。この表面形状を成
形型として、以下２段タイプのエミッタ電極を形成す
る。

【０１１８】次に、図１６（Ｅ）に示すように、第３の
犠牲膜２６の上に、例えばＴｉＮ_Xからなるエミッタ電
極２７を約０．２μｍ反応性スパッタ法で堆積する。

【０１１９】次に、エッチングにより基板２０ｅとサイ
ドスペーサ２４ａの全部、及び第３の犠牲膜２６の一部
を除去して、図１６（Ｆ）に示すように、第３の犠牲膜
２６ａを残し、かつエミッタ電極２７の先端を露出させ
る。

【０１２０】この２電極素子は、上記の図１５（Ｃ）の
エッチング工程で基板２０ｅに凹部を形成しているの
で、図１４（Ｆ）の２電極素子に比べ、ゲート電極２５
ａに対してエミッタ電極２７の位置を下方向に下げるこ
とができる。

【０１２１】以上で、２段タイプのエミッタ電極２７を
有する電界放射型素子（２電極素子）が完成する。反射
防止膜２２ａは、導電膜（ＴｉＮ_X）であるので、第２
のゲート電極として機能する。この電界放射型素子は、
エミッタ電極２７とゲート電極２５ａ，２２ａを有す
る。ＴｉＮ_Xからなる反射防止膜２２ａを多結晶Ｓｉか
らなるゲート電極２５ａ上に形成することにより、ゲー
ト電極を所定形状に高精度で形成することができる。

【０１２２】図１７（Ａ）〜（Ｃ）及び図１８（Ｄ）〜
（Ｆ）は、本発明の第２の実施例による電界放射型素子
（２電極素子）の他の製造工程を示す図である。

【０１２３】図１７（Ａ）に示すように、上記と同様
に、フォトリソグラフィ及びエッチングにより、Ｓｉか
らなる出発基板２０ｄ上に所定パターンのゲート電極２
５ａ及び第１の犠牲膜（反射防止膜）２２ａを形成す
る。

【０１２４】具体的には、Ｓｉからなる出発基板２０ｄ
上に、Ｐ又はＢをドープした多結晶Ｓｉからなるゲート
電極２５ａをＣＶＤ法により０．１５μｍ堆積し、その
上にＴｉＮ_Xからなる反射防止膜２２ａを反応性スパッ
タ法により０．０４μｍ堆積する。その後、ｉ線レジス
ト、ｉ線ステッパを用いて、フォトリソグラフィ及びエ
ッチングにより、ゲート電極２５ａ及び反射防止膜２２
ａをパターン化する。反射防止膜２２ａは、ゲート電極
２５ａの表面に対する反射防止効果を有する。

【０１２５】次に、反射防止膜２２ａをエッチングによ
り除去し、図１７（Ｂ）に示すように、常圧ＣＶＤ法に
より、ＳｉＯ_Xからなる第２の犠牲膜（絶縁膜）２４を
基板２０ｄ及びゲート電極２５ａ上に０．１５μｍ堆積
する。

【０１２６】反射防止膜（ＴｉＮ_X）２２ａのエッチン
グは、硫酸と過酸化水素水の混合液を用いて、１２０℃
程度に加熱して行う。

【０１２７】次に、第２の犠牲膜２４を異方的にドライ
エッチングして、図１７（Ｃ）に示すように、ゲート電
極２５ａの側壁上にのみ第２の犠牲膜２４ａをサイドス
ペーサとして残す。エッチングは、ゲート電極２５ａの
側壁の上部を露出し、かつ基板２０ｄが深さ０．１μｍ
掘り込まれたところでストップする。エッチングによ
り、凹部を有する基板２０ｅが形成される。エッチング
は、ＣＨＦ₃／ＣＯ₂／Ａｒ＝６０／１０／３０（ｓｃ
ｃｍ）、５０ｍＴｏｒｒ、３０Ｇ、ＲＦ＝７００Ｗ、冷
却Ｈｅ＝８Ｔｏｒｒの条件でマグネトロンＲＩＥにより
行う。

【０１２８】次に、図１８（Ｄ）に示すように、常圧Ｃ
ＶＤ法により、ＳｉＯ_Xからなる第３の犠牲膜（絶縁
膜）２６を基板全面に等方的に０．１５μｍ堆積する。
すなわち、第３の犠牲膜２６は、基板２０ｅ、サイドス
ペーサ２４ａ、及びゲート電極２５ａの表面に、その表
面形状を引き継ぎながら堆積される。その表面形状は、
２段曲線を有する。この表面形状を成形型として、以下
２段タイプのエミッタ電極を形成する。

【０１２９】次に、図１８（Ｅ）に示すように、第３の
犠牲膜２６の上に、例えばＴｉＮ_Xからなるエミッタ電
極２７を約０．２μｍ反応性スパッタ法で堆積する。

【０１３０】次に、エッチングにより基板２０ｅとサイ
ドスペーサ２４ａの全部、及び第３の犠牲膜２６の一部
を除去して、図１８（Ｆ）に示すように、周辺部の第３
の犠牲膜２６ａを残し、かつエミッタ電極２７の先端を
露出させる。

【０１３１】以上で、２段タイプのエミッタ電極２７を
有する電界放射型素子（２電極素子）が完成する。この
電界放射型素子は、エミッタ電極２７とゲート電極２５
ａを有する。ＴｉＮ_Xからなる反射防止膜２２ａを多結
晶Ｓｉからなるゲート電極２５ａ上に形成することによ
り、ゲート電極を所定形状に高精度で形成することがで
きる。ただし、反射防止膜２２ａは、その後に除去さ
れ、図１８（Ｆ）の最終的な電界放射型素子中に残らな
い。

【０１３２】以上は、エミッタ電極とゲート電極を有す
る電界放射型素子（２電極素子）の製造工程を示した。
次に、電界放射型素子の他の例として、３電極素子の製
造工程を示す。３電極素子は、エミッタ電極とゲート電
極とアノード電極の３電極からなる。

【０１３３】図１９（Ａ）〜（Ｃ）、図２０（Ｄ）〜
（Ｆ）、図２１（Ｇ）〜（Ｉ）、図２２（Ｊ）〜（Ｌ）
は、本発明の第３の実施例による電界放射型素子（３電
極素子）の製造工程を示す図である。

【０１３４】図１９（Ａ）において、基板２０は、出発
基板２０ａ上にアノード電極２０ｂを形成してなる。Ｓ
ｉからなる出発基板２０ａ上にＡｌＳｉ_XＣｕ_Yからな
るアノード電極２０ｂをスパッタ法により０．３μｍ堆
積する。アノード電極（ＡｌＳｉ_XＣｕ_Y）２０ｂのス
パッタは、ＤＣスパッタ装置を用いて、ターゲットとし
てＡｌＳｉ_XＣｕ_Yを用い、Ａｒガスを導入しながら行
う。

【０１３５】次に、ＳｉＯ_Xからなる第１の犠牲膜（絶
縁膜）２１をアノード電極２０ｂ上にプラズマＣＶＤ法
又は常圧ＣＶＤ法により堆積し、その上にＡｌＳｉ_XＣ
ｕ_Yからなるゲート電極２５を上記のスパッタ法と同様
にして堆積する。

【０１３６】次に、図１９（Ｂ）に示すように、ＴｉＮ
_Xからなる第２の犠牲膜（反射防止膜）２２をゲート電
極２５上に反応性スパッタ法により０．０４μｍ堆積す
る。反射防止膜（ＴｉＮ_X）２２のスパッタは、ＤＣス
パッタ装置を用いて、ターゲットとしてＴｉを用い、Ｎ
₂＋Ａｒガスを導入しながら行う。

【０１３７】反射防止膜２２は、ゲート電極２５の表面
に対する反射防止効果を有する。反射防止膜２２の表面
をエッチングすることにより、反射防止効果を向上させ
ることができる。反射防止膜２２としてＴｉＯ_XＮ_Y又
はＴｉＮ_Xを用いた際、ＴｉＯ_XＮ_YやＴｉＮ_Xの表面
をエッチングすると、粒界が選択的にエッチングされ、
針状晶が強調されるため、共振効果により反射率がさら
に低下する。

【０１３８】なお、反射防止膜２２としてＴｉＮ_X（導
電膜）の代わりに、ＴｉＯ_XＮ_Y又はＴｉＯ_X（絶縁
膜）を用いてもよい。ＴｉＯ_XＮ_Y及びＴｉＯ_Xは、Ｔ
ｉＮ_Xよりも反射防止膜としての効果が大きい。

【０１３９】次に、図１９（Ｃ）に示すように、ｉ線レ
ジスト、ｉ線ステッパを用いて、フォトリソグラフィに
より孔２３を有する所定パターンのレジスト膜２４を反
射防止膜２２上に形成する。反射防止膜２２は反射防止
効果を有するので、高解像度でレジスト膜２４をパター
ン化することができる。

【０１４０】次に、レジスト膜２４をマスクとして、反
射防止膜２２を異方性エッチングし、図２０（Ｄ）に示
すように、孔２３ａを有する所定パターンの反射防止膜
２２ａを残す。上記のレジスト膜２４は高解像度で形成
されているので、反射防止膜２２ａも高解像度でパター
ン化される。孔２３ａは、平面（上面）形状が直径０．
５μｍの円形である。

【０１４１】次に、レジスト膜２４を除去し、図２０
（Ｅ）に示すように、反射防止膜２２ａの上面を露出す
る。

【０１４２】次に、反射防止膜２２ａをマスクとして、
ゲート電極２５を異方性エッチングし、図２０（Ｆ）に
示すように、孔２３ｂを有する所定パターンのゲート電
極２５ａを残す。上記の反射防止膜２２ａが高解像度で
形成されているので、ゲート電極２５ａも高解像度でパ
ターン化される。

【０１４３】なお、ゲート電極２５のエッチングは、レ
ジスト膜２４を反射防止膜２２ａ上に残したまま、レジ
スト膜２４及び反射防止膜２２ａをマスクとして、行っ
てもよい。レジスト膜２４は、当該エッチングの後に除
去される。

【０１４４】次に、図２１（Ｇ）に示すように、減圧Ｃ
ＶＤ法により、ＷＳｉ_Xからなる第３の犠牲膜（導電
膜）２４を基板全面に０．１５μｍ堆積する。減圧ＣＶ
Ｄ法は、例えば、原料ガスとしてＷＦ₆とＳｉＨ₄を用
い、基板温度を４００℃にして行う。ＷＳｉ_xの代わり
に、ＭｏＳｉ_X、ＴｉＳｉ_X、ＴａＳｉ_X等のシリサイ
ド、Ｗ、Ｍｏ、Ａｌを用いてもよい。減圧ＣＶＤの代わ
りに、プラズマＣＶＤ、光ＣＶＤを用いてもよい。

【０１４５】次に、第２の犠牲膜２４を異方的にドライ
エッチング（エッチバック）して、図２１（Ｈ）に示す
ように、ゲート電極２５ａ及び／又は反射防止膜２２ａ
の側壁上にのみ第３の犠牲膜２４ａをサイドスペーサと
して残す。当該エッチングにより、反射防止膜２２ａの
側壁の上部が露出し、かつ第１の犠牲膜２１の表面が露
出する。

【０１４６】エッチングは、例えば、マグネトロンＲＩ
Ｅ装置を用い、エッチングガスとしてＣｌ₂＋Ｏ₂を用
い、反応室内圧力を１５０ｍＴｏｒｒにして行う。エッ
チングは、第１の犠牲膜でストップする。

【０１４７】次に、図２１（Ｉ）に示すように、常圧Ｃ
ＶＤ法により、ＳｉＯ_Xからなる第４の犠牲膜（絶縁
膜）２６を基板全面に等方的に０．１５μｍ堆積する。
すなわち、第４の犠牲膜２６は、第１の犠牲膜２１、サ
イドスペーサ２４ａ及び反射防止膜２２ａの表面に、そ
の表面形状を引き継ぎながら堆積される。その表面形状
は、２段曲線を有する。この表面形状を成形型として、
以下２段タイプのエミッタ電極を形成する。

【０１４８】次に、図２２（Ｊ）に示すように、第４の
犠牲膜２６の上に、例えばＴｉＮ_Xからなるエミッタ電
極２７を約０．２μｍ反応性スパッタ法で堆積する。反
応性スパッタは、ＤＣスパッタ装置を用いて、ターゲッ
トとしてＴｉを用い、Ｎ₂＋Ａｒガスを導入しながら行
う。

【０１４９】次に、エミッタ電極２７の上に所定パター
ンのレジスト膜（図示せず）をフォトリソグラフィによ
り形成し、当該レジスト膜をマスクとしＲＩＥを行い、
図２２（Ｋ）に示すように、エミッタ電極２７ａの両側
の陰極として用いられない部分にスリット開口２８を作
る。エミッタ電極２７ｂは、スリット開口２８の外側の
エミッタ電極である。ＲＩＥは、例えばマグネトロンＲ
ＩＥ装置を用いて、エッチングガスとしてＣｌ₂を用
い、反応室内圧力を１２５ｍＴｏｒｒにして行う。

【０１５０】次に、上方よりスリット開口２８を通し
て、第４の犠牲膜２６の一部と、第１の犠牲膜２１の一
部を等方的ウェットエッチングにより除去し、図２２
（Ｌ）に示すように、周辺部の第４の犠牲膜２６ａと第
１の犠牲膜２１ａを残す。サイドスペーサ２４ａの全部
を残す。

【０１５１】上記のエッチングにより、エミッタ電極２
７ａ、ゲート電極２５ａ、サイドスペーサ２４ａ及びア
ノード電極２０ｂを露出させることができる。反射防止
膜２２ａは、ゲート電極２５ａに電気的に接続されてい
るので、ゲート配線の抵抗を低くすることができる。反
射防止膜２２ａは、エレクトロマイグレーションやスト
レスマイグレーションを防止してゲート電極２０ｂの信
頼性を向上させる。

【０１５２】ゲート電極２５ａ、反射防止膜２２ａ、サ
イドスペーサ２４ａは、ゲートホール２３ａを囲むよう
に形成され、断面形状が水平方向に離れた２パートから
なる。その２パートの水平方向の間隔は、ゲート径と呼
ばれる。ゲート径に応じてゲート電極２５ａ、２２ａ、
２４ａに印加する電圧が決まる。

【０１５３】図２３は、図２２（Ｌ）に示す３電極素子
の斜視図である。エミッタ電極２７ａは、エミッタ電極
２７ｂに接続され支持される。ゲート電極２５ａは、エ
ミッタ電極２７ａの先端付近に円形の孔（ゲートホー
ル）を有する。エミッタ電極２７ａの先端は、ゲート電
極２５ａの孔付近で針状に尖っている。

【０１５４】３電極素子は、陰極であるエミッタ電極２
７ａと陽極であるアノード電極２０ｂを有し、ゲート電
極２５ａに正電位を印加することにより、エミッタ電極
２７ａからアノード電極２０ｂに向けて電子を放出させ
ることができる。

【０１５５】３電極素子の場合も、反射防止膜２２ａを
用いることにより、ゲートホールの直径（ゲート径）を
高精度で制御することができる。

【０１５６】図２４（Ａ）は、３電極素子の他の例を示
す図である。上記の３電極素子（図２２（Ｌ））では、
ＴｉＮ_Xにより反射防止膜２２ａを形成したが、図２４
（Ａ）の３電極素子では、膜厚が０．０２μｍのＳｉＮ
_Xで反射防止膜２２ａを形成する。反射防止膜（ＳｉＮ
_X）２２ａは、絶縁性材料であるので、エミッタ電極２
７ａ，２７ｂとゲート電極２５ａとの間の絶縁性を高め
ることができる。その他の部分は、両者とも同じであ
る。

【０１５７】図２４（Ｂ）は、３電極素子の他の例を示
す図である。図２４（Ａ）の３電極素子では、ＳｉＮ_X
により反射防止膜２２ａを形成したが、図２４（Ｂ）の
３電極素子では、膜厚が０．００８μｍのＳｉで反射防
止膜２２ａを形成する。さらに、図２１（Ｈ）のエッチ
ング工程で、オーバーエッチングを行い、第１の犠牲膜
２１に深さ０．１μｍの凹部を形成する。これにより、
エミッタ電極２７ａをゲート電極２５ａに対して下方向
に下げることができる。その他の部分は、両者とも同じ
である。

【０１５８】図２５（Ｃ）は、３電極素子の他の例を示
す図である。図２４（Ｂ）の３電極素子では、Ｓｉによ
り反射防止膜２２ａを形成したが、図２５（Ｃ）の３電
極素子では、ＴｉＮ_Xで反射防止膜２２ａを形成する。
さらに、上記と同様に、図２１（Ｈ）のエッチング工程
後、第１の犠牲膜２１のオーバーエッチングを行い、第
１の犠牲膜２１に深さ０．１μｍの凹部を形成する。こ
れにより、エミッタ電極２７ａをゲート電極２５ａに対
して下方向に下げることができる。その他の部分は、両
者とも同じである。エッチングは、ＣＨＦ₃／ＣＯ₂／
Ａｒ＝６０／１０／３０（ｓｃｃｍ）、５０ｍＴｏｒ
ｒ、３０Ｇ、ＲＦ＝７００Ｗ、冷却Ｈｅ＝８Ｔｏｒｒの
条件でマグネトロンＲＩＥにより行う。

【０１５９】図２５（Ｄ）は、３電極素子の他の例を示
す図である。図２５（Ｃ）の３電極素子は、最後まで反
射防止膜２２ａを残すが、図２５（Ｄ）の３電極素子
は、図１７（Ａ）、（Ｂ）の工程と同様に、図２０
（Ｆ）の素子を製造した後、反射防止膜２２ａを除去し
てから、第３の犠牲膜２４を堆積する。図２５（Ｄ）に
示す最終的な３電極素子には、反射防止膜２２ａが残ら
ない。また、上記と同様に、図２１（Ｈ）のエッチング
工程後、第１の犠牲膜２１のオーバーエッチングを行
い、第１の犠牲膜２１に深さ０．１μｍの凹部を形成す
る。その他の部分は、両者とも同じである。エッチング
は、ＣＨＦ₃／ＣＯ₂／Ａｒ＝６０／１０／３０（ｓｃ
ｃｍ）、５０ｍＴｏｒｒ、３０Ｇ、ＲＦ＝７００Ｗ、冷
却Ｈｅ＝８Ｔｏｒｒの条件でマグネトロンＲＩＥにより
行う。

【０１６０】上記の第１〜第３の実施例によれば、ゲー
ト電極（又は第２の積層膜１０ｃ（図１（Ｂ））。以下
同じ）上に反射防止膜を形成することにより、フォトリ
ソグラフィ及びエッチングの解像度を上げることができ
る。

【０１６１】反射防止膜の反射率は、膜厚に依存する。
反射防止膜の膜厚と反射率の関係を測定した結果を次に
示す。基板上に反射防止膜をスパッタ法により堆積し、
反射防止膜の膜厚と見かけ上の反射率の関係を測定し
た。さらに、基板と反射防止膜の屈折率（ｎ，ｋ）を測
定し、上記の見かけ上の反射率を絶対反射率に変換し
た。

【０１６２】図２６は、反射防止膜（ＴｉＯ_XＮ_Y）の
膜厚と絶対反射率の関係を示すグラフである。このグラ
フは、ＷＳｉ_Xからなる基板上にＴｉＯ_XＮ_Yからなる
反射防止膜２２を形成し、ｉ線（３６５ｎｍ）を照射し
たときの反射率を測定した結果を示す。反射防止膜（Ｔ
ｉＯ_XＮ_Y）のスパッタ条件は、ガス組成比がＯ₂：Ｎ
₂＝２５：７５である。

【０１６３】反射率は、膜厚に対して振動特性を示し
た。これは、入射光と基板からの反射光との干渉作用に
よるものである。膜厚が２７．５ｎｍのときが、反射率
が極小値となり、最も好ましい。反射率は、２０％以下
が好ましい。反射率を２０％以下にするには、膜厚を１
６．５〜３８．０ｎｍにすればよい。

【０１６４】ＷＳｉ_Xからなるゲート電極上に、ＴｉＯ
_XＮ_Yからなる反射防止膜を１６．５〜３８．０ｎｍ堆
積すれば、反射率が２０％以下になり好ましい。

【０１６５】ゲート電極には、ＷＳｉ_Xの他、多結晶Ｓ
ｉ、非晶質Ｓｉを用いることができる。反射防止膜に
は、ＴｉＯ_XＮ_Yの他、ＴｉＮ_X、ＴｉＯ_Xを用いるこ
とができる。その反射防止膜の膜厚は、１６．５〜３
８．０ｎｍが好ましい。

【０１６６】図２７は、反射防止膜（ＳｉＮ_X）の膜厚
と絶対反射率の関係を示すグラフである。このグラフ
は、ＡｌＳｉ_XＣｕ_Yからなる基板上にＳｉＮ_Xからな
る反射防止膜を形成し、ｉ線（３６５ｎｍ）を照射した
ときの反射率を測定した結果を示す。反射防止膜（Ｓｉ
Ｎ_X）のスパッタ条件は、ガス組成比がＡｒ：Ｎ₂＝８
５：１５である。

【０１６７】反射率は、膜厚に対して振動特性を示し
た。膜厚が２２．５ｎｍのときが、反射率が極小値とな
り、最も好ましい。反射率は、２０％以下が好ましい。
反射率を２０％以下にするには、膜厚を１６．０〜３
２．０ｎｍにすればよい。

【０１６８】ＡｌＳｉ_XＣｕ_Yからなるゲート電極上
に、ＳｉＮ_Xからなる反射防止膜を１６．０〜３２．０
ｎｍ堆積すれば、反射率が２０％以下になり好ましい。

【０１６９】ゲート電極には、ＡｌＳｉ_XＣｕ_Yの他、
ＡｌやＡｌＣｕ_X，ＡｌＳｉ_X等のアルミニウム合金を
用いることができる。反射防止膜には、ＳｉＮ_Xの他、
ＷＳｉ_X，多結晶Ｓｉ，非晶質Ｓｉ，ＳｉＯ_XＮ_Y，Ｓ
ｉＯ_X，ＡｌＯ_X，ＡｌＮ_X，ＡｌＯ_XＮ_Yを用いるこ
とができる。その反射防止膜の膜厚は、１６．０〜３
２．０ｎｍが好ましい。

【０１７０】反射防止膜を形成するＳｉＯ_xＮ_y又はＳ
ｉＮ_x（ｘ，ｙは正の実数）の組成比は、Ｓｉ：Ｏ：Ｎ
＝１：０〜０．３１：０．５〜１が好ましい。例えば、
Ｓｉ：Ｏ：Ｎ＝１．０：０．１１：０．７６である。

【０１７１】図２８は、反射防止膜（ＴｉＯ_XＮ_Y）の
膜厚と絶対反射率の関係を示すグラフである。このグラ
フは、ＡｌＳｉ_XＣｕ_Yからなる基板上にＴｉＯ_XＮ_Y
からなる反射防止膜を形成し、ｉ線（３６５ｎｍ）を照
射したときの反射率を測定した結果を示す。

【０１７２】特性線Ａ１は、ガス組成比がＯ₂：Ｎ₂＝
０：１００のスパッタ条件で堆積した反射防止膜（Ｔｉ
Ｎ_X）の反射率を示す。特性線Ａ２，Ａ３，Ａ４は、そ
れぞれガス組成比がＯ₂：Ｎ₂＝１０：９０，２０：８
０，３０：７０のスパッタ条件で堆積した反射防止膜
（ＴｉＯ_XＮ_Y）の反射率を示す。特性点Ａ５は、反射
防止膜の膜厚が０のときのＡｌＳｉ_XＣｕ_Yの反射率を
示す。

【０１７３】特性点Ａ５が示すように、反射防止膜を形
成しないときの基板（ＡｌＳｉ_XＣｕ_Y）表面の反射率
は約９０％である。特性線Ａ１〜Ａ４に示すように、基
板（ＡｌＳｉ_XＣｕ_Y）上に反射防止膜（ＴｉＯ
_XＮ_Y）を形成すると、反射防止膜（ＡｌＳｉ_XＣ
ｕ_Y）表面の反射率が小さくなる。反射率を所定値より
小さくするには、反射防止膜（ＴｉＯ_XＮ_Y）の膜厚を
１０〜５０ｎｍにすればよい。

【０１７４】ＡｌＳｉ_XＣｕ_Yからなるゲート電極上
に、ＴｉＯ_XＮ_Yからなる反射防止膜を１０〜５０ｎｍ
堆積すれば、反射率が所定値より小さくなり好ましい。
ゲート電極には、ＡｌＳｉ_XＣｕ_Yの他、ＡｌやＡｌＣ
ｕ_X，ＡｌＳｉ_X等のアルミニウム合金を用いることが
できる。反射防止膜には、ＴｉＮ_X，ＴｉＯ_XＮ_Y，又
はＴｉＯ_Xを用いることができる。その反射防止膜の膜
厚は、１０〜５０ｎｍが好ましい。

【０１７５】反射防止膜を形成するＴｉＯ_xＮ_y又はＴ
ｉＯ_x（ｘ，ｙは正の実数）の組成比は、Ｔｉ：Ｏ：Ｎ
＝１：２．０５〜１．６０：０〜０．４７が好ましい。
例えば、Ｔｉ：Ｏ：Ｎ＝１．０：１．８３：０．２２で
ある。

【０１７６】図２９は、上記の電界放射型素子を用いた
フラットパネルディスプレイの断面図である。

【０１７７】電界放射型素子は、上述の第２の実施例に
示した方法により製造された２電極素子である。絶縁体
からなる支持基板４１の上に、ＡｌまたはＣｕ等からな
る配線層４２と多結晶Ｓｉ等からなる抵抗層４３を形成
する。抵抗層４３の上には、頂角および曲率半径の小さ
い先端を持つエミッタ電極４４を多数配列し、電界放射
エミッタアレイ（ＦＥＡ）を形成する。ゲート電極４５
は、各エミッタ電極４４の先端付近に小さな開口（ゲー
トホール）を有し、図示しないが開口ごとに独立して電
圧を印加することができる。複数のエミッタ電極４４
も、それぞれ独立して電圧を印加することができる。

【０１７８】エミッタ電極４４およびゲート電極４５を
含む電子源に対向して、ガラスまたは石英等からなる透
明基板４６を含む対向基板を配置する。対向基板は、透
明基板４６の下にＩＴＯ等からなる透明電極（アノード
電極）４７を配置し、さらにその下に蛍光材４８を配置
する。

【０１７９】電子源と対向基板とは、透明電極４７とエ
ミッタ電極４４の間の距離が０．１〜５ｍｍ程度に保た
れるように、接着剤を塗布したガラス基板からなるスペ
ーサ５０を介して接合される。接着剤には、例えば低融
点ガラスを用いることができる。

【０１８０】なお、スペーサ５０としてガラス基板を用
いず、エポキシ樹脂等の接着剤中にガラスビーズ等を分
散させてスペーサ５０を構成することもできる。

【０１８１】ゲッター材５１は、例えばＴｉ、Ｔａ、Ｚ
ｒ、Ａｌ、Ｍｇ等で形成され、放出ガスがエミッタ電極
４４の表面に再付着するのを防止する。

【０１８２】対向基板には、予め排気管４９が形成され
ている。排気管４９を利用して、フラットパネルディス
プレイの内部を１０^-5〜１０^-9Ｔｏｒｒ程度まで真空排
気した後、バーナー等で排気管４９を封止する。その
後、アノード電極（透明電極）４７、エミッタ電極４
４、ゲート電極４５の配線を行い、フラットパネルディ
スプレイを完成させる。

【０１８３】アノード電極（透明基板）４７は、常に正
電位に保持されている。表示画素は、エミッタ配線とゲ
ート配線とにより２次元的に選択される。つまり、電圧
が印加されたエミッタ配線とゲート配線の交点に配置さ
れる電界放射型素子が選択される。

【０１８４】エミッタ電極およびゲート電極には、それ
ぞれ負電位および正電位が与えられ、エミッタ電極から
アノード電極に向けて電子が放出される。電子が蛍光材
４８に照射されると、その部分（画素）が発光する。

【０１８５】第１〜第３の実施例によれば、反射防止膜
上にレジスト膜を形成し、露光及び現像を行うことによ
り、レジスト膜を高解像度でパターン化することができ
る。当該レジスト膜をマスクとして、反射防止膜をエッ
チングし、さらに反射防止膜をマスクとしてゲート電極
（又は第２の積層膜１０ｃ（図１（Ｂ））、以下同じ）
をエッチングする。これにより、反射防止膜及びゲート
電極を高解像度でパターン化することができる。続い
て、犠牲膜を堆積すれば、エミッタ電極の成形型となる
犠牲膜の形状及び寸法を高精度で制御することができ
る。この成形型を用いて、エミッタ電極を堆積すれば、
エミッタ電極の形状及び寸法も高精度で制御することが
できる。

【０１８６】また、ゲート電極を所定形状に高精度で形
成することができると共に、ゲート径の寸法精度も高く
なる。電界放射型素子を多数配置してフラットパネルデ
ィスプレイを形成する場合には、ゲート径のばらつきが
少なくなり、各電界放射型素子の特性が均一になる。す
なわち、ディスプレイの画素間の輝度が均一になる。

【０１８７】なお、ゲート電極、第２の積層膜及びエミ
ッタ電極には、多結晶Ｓｉや非晶質Ｓｉ等の半導体、Ｗ
Ｓｉ_XやＴｉＳｉ_XやＭｏＳｉ_X等のシリサイド化合
物、ＡｌやＣｕやＷやＭｏやＮｉやＴｉＮ_X等の金属を
用いることができる。

【０１８８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【０１８９】

【発明の効果】以上説明したように、本発明によれば、
反射防止膜上にフォトリソグラフィによりレジストパタ
ーンを形成すれば、レジストパターンを高解像度で形成
することができる。これにより、エミッタの形状及び寸
法を高精度で形成することができる。

【０１９０】また、導電膜をゲート電極として使用する
ことができる。その場合、ゲート電極の形状及び寸法を
高精度で形成することができると共に、ゲート径の精度
を向上させることができる。電界放射型素子を複数配列
してフラットパネルディスプレイを形成する場合、ゲー
ト径のばらつきが少なくなり、電界放射型素子の特性を
均一化させることができる。フラットパネルディスプレ
イは、画素間の輝度が均一になる。

【図面の簡単な説明】

【図１】図１（Ａ）〜（Ｃ）は、本発明の第１の実施
例による電界放射型素子（エミッタ）の製造工程を示す
図である。

【図２】図２（Ｄ）〜（Ｆ）は、図１（Ｃ）に続く電
界放射型素子の製造工程を示す図である。

【図３】図３（Ｇ）〜（Ｉ）は、図２（Ｆ）に続く電
界放射型素子の製造工程を示す図である。

【図４】図４（Ｉ）、（Ｋ）は、図３（Ｉ）に続く電
界放射型素子の製造工程を示す図である。

【図５】図５（Ａ）〜（Ｃ）は、電界放射型素子を支
持基板で補強する方法を３種類示す図である。

【図６】図６（Ａ）〜（Ｃ）は、本発明の第２の実施
例による電界放射型素子（２電極素子）の製造工程を示
す図である。

【図７】図７（Ｄ）、（Ｅ）は、図６（Ｃ）に続く電
界放射型素子の製造工程を示す図である。

【図８】図８（Ｆ）〜（Ｈ）は、図７（Ｅ）に続く電
界放射型素子の製造工程を示す図である。

【図９】図９（Ａ）、（Ｂ）は、電界放射型素子を支
持基板で補強する方法を示す図である。

【図１０】図１０（Ｃ）、（Ｄ）は、電界放射型素子
を支持基板で補強する他の方法を示す図である。

【図１１】図１１（Ａ）〜（Ｃ）は、本発明の第２の
実施例による電界放射型素子（２電極素子）の他の製造
工程を示す図である。

【図１２】図１２（Ｄ）〜（Ｆ）は、図１１（Ｃ）に
続く電界放射型素子の製造工程を示す図である。

【図１３】図１３（Ａ）〜（Ｃ）は、本発明の第２の
実施例による電界放射型素子（２電極素子）の他の製造
工程を示す図である。

【図１４】図１４（Ｄ）〜（Ｆ）は、図１３（Ｃ）に
続く電界放射型素子の製造工程を示す図である。

【図１５】図１５（Ａ）〜（Ｃ）は、本発明の第２の
実施例による電界放射型素子（２電極素子）の他の製造
工程を示す図である。

【図１６】図１６（Ｄ）〜（Ｆ）は、図１５（Ｃ）に
続く電界放射型素子の製造工程を示す図である。

【図１７】図１７（Ａ）〜（Ｃ）は、本発明の第２の
実施例による電界放射型素子（２電極素子）の他の製造
工程を示す図である。

【図１８】図１８（Ｄ）〜（Ｆ）は、図１７（Ｃ）に
続く電界放射型素子の製造工程を示す図である。

【図１９】図１９（Ａ）〜（Ｃ）は、本発明の第３の
実施例による電界放射型素子（３電極素子）の製造工程
を示す図である。

【図２０】図２０（Ｄ）〜（Ｆ）は、図１９（Ｃ）に
続く電界放射型素子の製造工程を示す図である。

【図２１】図２１（Ｇ）〜（Ｉ）は、図２０（Ｆ）に
続く電界放射型素子の製造工程を示す図である。

【図２２】図２２（Ｊ）〜（Ｌ）は、図２１（Ｉ）に
続く電界放射型素子の製造工程を示す図である。

【図２３】図２２（Ｌ）に示す電界放射型素子の斜視
図である。

【図２４】図２４（Ａ）、（Ｂ）は、本発明の第３の
実施例による電界放射型素子（３電極素子）の他の製造
工程を示す図である。

【図２５】図２５（Ｃ）、（Ｄ）は、本発明の第３の
実施例による電界放射型素子（３電極素子）の他の製造
工程を示す図である。

【図２６】基板（ＷＳｉ_X）上に形成された反射防止
膜（ＴｉＯＮ）の膜厚と反射率の関係を示すグラフであ
る。

【図２７】基板（ＡｌＳｉ_XＣｕ_Y）上に形成された
反射防止膜（ＳｉＮ）の膜厚と反射率の関係を示すグラ
フである。

【図２８】基板（ＡｌＳｉ_XＣｕ_Y）上に形成された
反射防止膜（ＴｉＯＮ）の膜厚と反射率の関係を示すグ
ラフである。

【図２９】電界放射型素子を用いたフラットパネルデ
ィスプレイの断面図である。

【図３０】図３０（Ａ）〜（Ｃ）は、従来技術による
電界放射型素子の製造工程を示す図である。

【図３１】図３１（Ｄ）〜（Ｆ）は、図３０（Ｃ）に
続く電界放射型素子の製造工程を示す図である。

【符号の説明】１０基板、１０ａ出発基板、１０ｂ第１
の積層膜、１０ｃ，１０ｄ第２の積層膜、１
２，１２ａ第１の犠牲膜（反射防止膜）、１２ｃレ
ジスト膜、１３，１３ａ，１３ｂ孔、１４
第２の犠牲膜、１４ａサイドスペーサ、１６
第３の犠牲膜、１７エミッタ電極、１８
支持基板、１９ａ平坦化膜、１９ｂ接着
剤、２０基板、２０ａ出発基板、２０ｂ
第１の積層膜、２０ｄ，２０ｅ基板、２１
レジスト膜、２２，２２ａ第１の犠牲膜（反射防
止膜）、２３，２３ａ孔、２４第２の犠牲
膜、２４ａサイドスペーサ、２５ａ，２５ｃ
第１のゲート電極、２５ｂ，２５ｄ第２のゲート
電極、２６第３の犠牲膜、２７エミッタ電
極、２８支持基板、２９ａ平坦化膜、
２９ｂ接着剤、４１支持基板、４２配線
層、４３抵抗層、４４エミッタ電極、
４５ゲート電極、４６透明基板、４７透明
電極、４８蛍光材、４９排気管、５０ス
ペーサ、５１ゲッター、６１基板、６
２，６２ａゲート電極、６３，６３ａレジスト
膜、６４犠牲膜、６４ａサイドスペーサ、
６５絶縁膜、６６エミッタ電極、６７
ゲートホール

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/66 Ｈ０１Ｌ 21/30 ５７４

Claims

【特許請求の範囲】

【請求項１】（ａ）基板の表面に少なくとも１層以上
からなる導電膜を形成する工程と、（ｂ）前記導電膜上に反射防止膜を形成する工程と、（ｃ）前記反射防止膜上にフォトリソグラフィによりレ
ジストパターンを形成する工程と、（ｄ）前記レジストパターンをマスクとしてエッチング
を行い、前記反射防止膜に前記導電膜に達する孔を形成
する工程と、（ｅ）前記レジストパターン又は前記反射防止膜のいず
れかをマスクとしてエッチングを行い、前記導電膜に前
記基板に達する孔を形成する工程と、（ｆ）前記工程（ｅ）の前又は後に前記レジストパター
ンを除去する工程と、（ｇ）前記導電膜を覆うように前記基板上に第１の犠牲
膜を形成する工程と、（ｈ）前記第１の犠牲膜をエッチバックすることにより
前記導電膜の孔及び／又は前記反射防止膜の孔の側壁に
サイドスペーサを残す工程と、（ｉ）前記サイドスペーサを覆うように前記基板上に第
２の犠牲膜を形成する工程と、（ｊ）前記第２の犠牲膜上に導電性のエミッタを形成す
る工程と、（ｋ）前記第２の犠牲膜の少なくとも一部を除去するこ
とにより前記エミッタを露出させる工程とを含む電界放
射型素子の製造方法。
【請求項２】前記工程（ｆ）は、前記工程（ｅ）の前
に前記レジストパターンを除去する工程であり、前記工程（ｅ）は、前記反射防止膜をマスクとしてエッ
チングを行い、前記導電膜に前記基板に達する孔を形成
する工程である請求項１記載の電界放射型素子の製造方
法。
【請求項３】前記工程（ｆ）は、前記工程（ｅ）の後
に前記レジストパターンを除去する工程であり、前記工程（ｅ）は、前記レジストパターン及び前記反射
防止膜をマスクとしてエッチングを行い、前記導電膜に
前記基板に達する孔を形成する工程である請求項１記載
の電界放射型素子の製造方法。
【請求項４】前記工程（ｇ）は、前記導電膜の孔及び
前記反射防止膜の孔を覆うように、前記反射防止膜上に
第１の犠牲膜を形成する工程である請求項１〜３のいず
れかに記載の電界放射型素子の製造方法。
【請求項５】さらに、（ｌ）前記工程（ｇ）の前に前
記反射防止膜を除去する工程を含み、前記工程（ｇ）は、前記導電膜の孔を覆うように、前記
導電膜上に第１の犠牲膜を形成する工程である請求項１
〜３のいずれかに記載の電界放射型素子の製造方法。
【請求項６】前記工程（ｂ）は、ＴｉＮ_X、ＴｉＯ_X
Ｎ_Y、ＴｉＯ_X、ＳｉＮ_X、ＳｉＯ_XＮ_Y又はＳｉＯ_X
のいずれかからなる反射防止膜を形成する工程である請
求項１〜５のいずれかに記載の電界放射型素子の製造方
法。
【請求項７】前記工程（ａ）は、アルミニウム又はア
ルミニウム合金からなる導電膜を形成する工程であり、前記工程（ｂ）は、非晶質Ｓｉ、多結晶Ｓｉ、Ｓｉ
Ｎ_X、ＳｉＯ_XＮ_Y、ＳｉＯ_X、ＡｌＯ_X、ＡｌＮ_X、
ＡｌＯ_XＮ_Yのいずれかからなる反射防止膜を形成する
工程である請求項１〜５のいずれかに記載の電界放射型
素子の製造方法。