JPH11306957A - 電界放射型素子の製造方法 - Google Patents
電界放射型素子の製造方法Info
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- JPH11306957A JPH11306957A JP10508298A JP10508298A JPH11306957A JP H11306957 A JPH11306957 A JP H11306957A JP 10508298 A JP10508298 A JP 10508298A JP 10508298 A JP10508298 A JP 10508298A JP H11306957 A JPH11306957 A JP H11306957A
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- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
- H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
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- Manufacturing & Machinery (AREA)
- Cold Cathode And The Manufacture (AREA)
- Electrodes For Cathode-Ray Tubes (AREA)
- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
Abstract
(57)【要約】
【課題】 ゲート電極とエミッタとの間のショートを防
止する電界放射型素子の製造方法を提供することを課題
とする。 【解決手段】 基板の表面に導電膜（１５）を形成し、
該導電膜上に第１の絶縁膜（１２）を形成し、該第１の
絶縁膜上に対してマスクパターンでエッチングを行い、
前記第１の絶縁膜に前記導電膜に達する垂直な側面をも
つ孔（１３）を形成し、前記導電膜に前記基板に達し垂
直な側面をもつ孔（１３ｂ）を形成し、該孔が形成され
た前記第１の絶縁膜と前記基板とに第２の絶縁膜（１
４）を形成し、前記第２の絶縁膜をエッチバックするこ
とにより前記導電膜の孔及び／又は前記第１の絶縁膜孔
の側壁に前記第２の絶縁膜の一部からなるサイドスペー
サ（１４ａ）を残し、前記第１の絶縁膜と前記導電膜と
前記サイドスペーサと前記基板とを覆うように第３の絶
縁膜を形成し、該第３の絶縁膜上にエミッタ（１７）を
形成し、前記基板と前記第３の絶縁膜の一部を除去し
て、少なくとも前記エミッタの先端部と前記導電膜の孔
を露出させる。
止する電界放射型素子の製造方法を提供することを課題
とする。 【解決手段】 基板の表面に導電膜（１５）を形成し、
該導電膜上に第１の絶縁膜（１２）を形成し、該第１の
絶縁膜上に対してマスクパターンでエッチングを行い、
前記第１の絶縁膜に前記導電膜に達する垂直な側面をも
つ孔（１３）を形成し、前記導電膜に前記基板に達し垂
直な側面をもつ孔（１３ｂ）を形成し、該孔が形成され
た前記第１の絶縁膜と前記基板とに第２の絶縁膜（１
４）を形成し、前記第２の絶縁膜をエッチバックするこ
とにより前記導電膜の孔及び／又は前記第１の絶縁膜孔
の側壁に前記第２の絶縁膜の一部からなるサイドスペー
サ（１４ａ）を残し、前記第１の絶縁膜と前記導電膜と
前記サイドスペーサと前記基板とを覆うように第３の絶
縁膜を形成し、該第３の絶縁膜上にエミッタ（１７）を
形成し、前記基板と前記第３の絶縁膜の一部を除去し
て、少なくとも前記エミッタの先端部と前記導電膜の孔
を露出させる。
Description
【０００１】
【発明の属する技術分野】本発明は、電界放射型素子の
製造方法に関し、特に電界放出陰極の先端から電子を放
出させる電界放射型素子の製造方法に関する。
製造方法に関し、特に電界放出陰極の先端から電子を放
出させる電界放射型素子の製造方法に関する。
【０００２】
【従来の技術】電界放射型素子は、電界集中を利用し
て、先鋭なエミッタ（電界放出陰極）の先端から電子を
放出させる素子である。例えば、フラットパネルディス
プレイは、多数のエミッタを配列した電界放射エミッタ
アレイ（ＦＥＡ）を用いて構成される。それぞれのエミ
ッタは、ディスプレイの各画素の輝度等を制御する。
て、先鋭なエミッタ（電界放出陰極）の先端から電子を
放出させる素子である。例えば、フラットパネルディス
プレイは、多数のエミッタを配列した電界放射エミッタ
アレイ（ＦＥＡ）を用いて構成される。それぞれのエミ
ッタは、ディスプレイの各画素の輝度等を制御する。
【０００３】図２１は、従来技術による電界放射型素子
の製造方法のエッチング工程の様子を示す。図２１に示
す素子は、Ｓｉのような出発基板（点線の４０）の上に
ゲート電極層４１を全面に形成し、その上にフォトリソ
グラフィにより所定形状の孔を有するレジストパターン
（図示せず）を形成する。
の製造方法のエッチング工程の様子を示す。図２１に示
す素子は、Ｓｉのような出発基板（点線の４０）の上に
ゲート電極層４１を全面に形成し、その上にフォトリソ
グラフィにより所定形状の孔を有するレジストパターン
（図示せず）を形成する。
【０００４】レジストパターンをマスクとして、ゲート
電極層４１とその下の基板４０を異方性エッチングし、
図２１に示すように、平面（上面）形状が円形であるゲ
ートホール４８を有するゲート電極４１ａを形成する。
電極層４１とその下の基板４０を異方性エッチングし、
図２１に示すように、平面（上面）形状が円形であるゲ
ートホール４８を有するゲート電極４１ａを形成する。
【０００５】レジストパターンを除去した後、全面に第
１の犠牲膜（絶縁膜）を堆積し、異方性エッチングを行
って、第１の犠牲膜の一部（サイドスペーサ）４２ａ
（点線）を残す。第１の犠牲膜と露出している基板４０
上に第２の犠牲層（絶縁膜）４３を等方的に堆積する。
サイドスペーサ４２ａにより径の狭められた部分で鋭い
カスプが形成される。次に、その上に導電性のエミッタ
電極４４を等方的に堆積する。
１の犠牲膜（絶縁膜）を堆積し、異方性エッチングを行
って、第１の犠牲膜の一部（サイドスペーサ）４２ａ
（点線）を残す。第１の犠牲膜と露出している基板４０
上に第２の犠牲層（絶縁膜）４３を等方的に堆積する。
サイドスペーサ４２ａにより径の狭められた部分で鋭い
カスプが形成される。次に、その上に導電性のエミッタ
電極４４を等方的に堆積する。
【０００６】次に、エミッタ電極４４の凹部を、例えば
ＳＯＧ等からなる平坦化膜４５で埋める。その後、平坦
化膜４５をエッチバックし、エミッタ電極４４の背面を
平坦化する。続いて、エミッタ電極４４の背面に、例え
ばＡｌからなる接着剤４６を接着し、さらにその上に機
械的強度を保つための支持基板４７を形成する。
ＳＯＧ等からなる平坦化膜４５で埋める。その後、平坦
化膜４５をエッチバックし、エミッタ電極４４の背面を
平坦化する。続いて、エミッタ電極４４の背面に、例え
ばＡｌからなる接着剤４６を接着し、さらにその上に機
械的強度を保つための支持基板４７を形成する。
【０００７】その後、図２１のエッチング工程に入り、
素子をエッチング液３２中に浸し、出発基板４０ａとサ
イドスペーサ４２ａ及び第２の犠牲層４３の一部をウエ
ットエッチングにより除去して第２の犠牲膜４３ａを残
し、エミッタ電極４４の先端（電界放出陰極）を露出さ
せる。
素子をエッチング液３２中に浸し、出発基板４０ａとサ
イドスペーサ４２ａ及び第２の犠牲層４３の一部をウエ
ットエッチングにより除去して第２の犠牲膜４３ａを残
し、エミッタ電極４４の先端（電界放出陰極）を露出さ
せる。
【０００８】
【発明が解決しようとする課題】図２１に示すウエット
エッチングの工程中では、エミッタ電極４４とゲート電
極４１ａとが露出する。エミッタ電極４４とゲート電極
４１ａとの最短距離は０．５〜０．０５μｍと極めて短
い。エッチング液３２中に存在する、又は発生するパー
ティクル３３がゲートホール４８に侵入した場合、露出
したエミッタ電極４４とゲート電極４１ａとの間で電気
的なショートを引き起こす可能性が高い。これは、リン
ス工程や乾燥工程でも起こり得る。
エッチングの工程中では、エミッタ電極４４とゲート電
極４１ａとが露出する。エミッタ電極４４とゲート電極
４１ａとの最短距離は０．５〜０．０５μｍと極めて短
い。エッチング液３２中に存在する、又は発生するパー
ティクル３３がゲートホール４８に侵入した場合、露出
したエミッタ電極４４とゲート電極４１ａとの間で電気
的なショートを引き起こす可能性が高い。これは、リン
ス工程や乾燥工程でも起こり得る。
【０００９】本発明の目的は、製造工程中における露出
したエミッタ電極とゲート電極との間のパーティクルに
よるショートを防止し、歩留りを向上する電界放射型素
子の製造方法を提供することである。
したエミッタ電極とゲート電極との間のパーティクルに
よるショートを防止し、歩留りを向上する電界放射型素
子の製造方法を提供することである。
【００１０】
【課題を解決するための手段】本発明の一観点によれ
ば、（ａ）基板の表面に少なくとも１層以上からなる導
電膜を形成する工程と、（ｂ）前記導電膜上に第１の絶
縁膜を形成する工程と、（ｃ）前記第１の絶縁膜上にフ
ォトリソグラフィによりレジストパターンを形成する工
程と、（ｄ）前記レジストパターンをマスクとしてエッ
チングを行い、前記第１の絶縁膜に前記導電膜に達し前
記第１の絶縁膜の膜面と実質的に垂直な側面をもつ孔を
形成する工程と、（ｅ）前記レジストパターン又は前記
第１の絶縁膜のいずれかまたは両方をマスクとしてエッ
チングを行い、前記導電膜に前記基板に達し前記導電膜
の膜面と実質的に垂直な側面をもつ孔を形成する工程
と、（ｆ）前記工程（ｅ）の前又は後に前記レジストパ
ターンを除去する工程と、（ｇ）前記孔が形成された前
記第１の絶縁膜と前記基板とに第２の絶縁膜を形成する
工程と、（ｈ）前記第２の絶縁膜をエッチバックするこ
とにより前記導電膜の孔及び／又は前記第１の絶縁膜の
孔の側壁に前記第２の絶縁膜の一部からなるサイドスペ
ーサを残す工程と、（ｉ）前記第１の絶縁膜と、前記導
電膜と、前記サイドスペーサと、前記基板とを覆うよう
に第３の絶縁膜を形成する工程と、（ｊ）前記第３の絶
縁膜上に導電性のエミッタを形成する工程と、（ｋ）前
記基板と前記第３の絶縁膜の一部を除去して、少なくと
も前記エミッタの先端部と前記導電膜の孔を露出させる
工程とを含む電界放射型素子の製造方法が提供される。
ば、（ａ）基板の表面に少なくとも１層以上からなる導
電膜を形成する工程と、（ｂ）前記導電膜上に第１の絶
縁膜を形成する工程と、（ｃ）前記第１の絶縁膜上にフ
ォトリソグラフィによりレジストパターンを形成する工
程と、（ｄ）前記レジストパターンをマスクとしてエッ
チングを行い、前記第１の絶縁膜に前記導電膜に達し前
記第１の絶縁膜の膜面と実質的に垂直な側面をもつ孔を
形成する工程と、（ｅ）前記レジストパターン又は前記
第１の絶縁膜のいずれかまたは両方をマスクとしてエッ
チングを行い、前記導電膜に前記基板に達し前記導電膜
の膜面と実質的に垂直な側面をもつ孔を形成する工程
と、（ｆ）前記工程（ｅ）の前又は後に前記レジストパ
ターンを除去する工程と、（ｇ）前記孔が形成された前
記第１の絶縁膜と前記基板とに第２の絶縁膜を形成する
工程と、（ｈ）前記第２の絶縁膜をエッチバックするこ
とにより前記導電膜の孔及び／又は前記第１の絶縁膜の
孔の側壁に前記第２の絶縁膜の一部からなるサイドスペ
ーサを残す工程と、（ｉ）前記第１の絶縁膜と、前記導
電膜と、前記サイドスペーサと、前記基板とを覆うよう
に第３の絶縁膜を形成する工程と、（ｊ）前記第３の絶
縁膜上に導電性のエミッタを形成する工程と、（ｋ）前
記基板と前記第３の絶縁膜の一部を除去して、少なくと
も前記エミッタの先端部と前記導電膜の孔を露出させる
工程とを含む電界放射型素子の製造方法が提供される。
【００１１】ゲート電極となる前記導電膜上に少なくと
も第１と第２の絶縁膜を成膜して、該導電膜上の第１の
絶縁膜を残したままエッチングしたことにより、ゲート
電極とエミッタの間にエッチング等によるパーティクル
が挟まりにくくなる。また、第１の絶縁膜とエミッタの
間にパーティクルが挟まったとしても、ゲート電極とエ
ミッタがショートする可能性が極めて小さくなる。さら
に、絶縁膜からなるサイドスペーサを残すことにより、
ショートする可能性をさらに低減できる。
も第１と第２の絶縁膜を成膜して、該導電膜上の第１の
絶縁膜を残したままエッチングしたことにより、ゲート
電極とエミッタの間にエッチング等によるパーティクル
が挟まりにくくなる。また、第１の絶縁膜とエミッタの
間にパーティクルが挟まったとしても、ゲート電極とエ
ミッタがショートする可能性が極めて小さくなる。さら
に、絶縁膜からなるサイドスペーサを残すことにより、
ショートする可能性をさらに低減できる。
【００１２】
【発明の実施の形態】図１（Ａ）〜（Ｃ）、図２（Ｄ）
〜（Ｆ）、図３（Ｇ）〜（Ｉ）、図４（Ｊ）〜（Ｌ）、
図５（Ｍ）〜（Ｏ）は、本発明の第１の実施例による電
界放射型素子の製造工程を示す図である。
〜（Ｆ）、図３（Ｇ）〜（Ｉ）、図４（Ｊ）〜（Ｌ）、
図５（Ｍ）〜（Ｏ）は、本発明の第１の実施例による電
界放射型素子の製造工程を示す図である。
【００１３】図１（Ａ）において、基板１０は、出発基
板１０ａ上に第１の積層膜１０ｂを形成してなる。出発
基板１０ａは、例えばＳｉである。出発基板１０ａを熱
酸化することにより、出発基板１０ａ上にＳｉＯ2 から
なる第１の積層膜（エッチングストッパ膜）１０ｂを
０．０５μｍ形成することができる。
板１０ａ上に第１の積層膜１０ｂを形成してなる。出発
基板１０ａは、例えばＳｉである。出発基板１０ａを熱
酸化することにより、出発基板１０ａ上にＳｉＯ2 から
なる第１の積層膜（エッチングストッパ膜）１０ｂを
０．０５μｍ形成することができる。
【００１４】上記の熱酸化は、例えば、縦型拡散炉を用
い、水素流量を１９ｓｌｍ、酸素流量を１９ｓｌｍ、温
度を１０００℃にして、ウエット（水蒸気）酸化を行
う。
い、水素流量を１９ｓｌｍ、酸素流量を１９ｓｌｍ、温
度を１０００℃にして、ウエット（水蒸気）酸化を行
う。
【００１５】次に、ゲート電極１５となる層（ゲッター
膜）として、Ｔｉをスパッタ法により０．０５μｍの厚
みで成膜する。そのときの成膜条件は、例えばＤＣスパ
ッタ装置を使用して、ターゲットとしてＴｉを用い、Ａ
ｒガスを導入してスパッタを行う。ゲート電極として
は、Ａｌ、Ｗ等の金属、多結晶Ｓｉ、アモルファスＳｉ
等の半導体、ＷＳｉX 、ＴｉＳｉX 等のシリサイド化合
物であっても良い。スパッタ法の他、ＣＶＤ法、蒸着法
を用いても良い。
膜）として、Ｔｉをスパッタ法により０．０５μｍの厚
みで成膜する。そのときの成膜条件は、例えばＤＣスパ
ッタ装置を使用して、ターゲットとしてＴｉを用い、Ａ
ｒガスを導入してスパッタを行う。ゲート電極として
は、Ａｌ、Ｗ等の金属、多結晶Ｓｉ、アモルファスＳｉ
等の半導体、ＷＳｉX 、ＴｉＳｉX 等のシリサイド化合
物であっても良い。スパッタ法の他、ＣＶＤ法、蒸着法
を用いても良い。
【００１６】次に、図１（Ｂ）に示すように、反応性ス
パッタ法により、ＳｉＮX からなる第１の犠牲膜（絶縁
膜）１２をゲート電極１５上に０．２μｍ堆積する。上
記の反応性スパッタは、ＤＣスパッタ装置を用いて、タ
ーゲットとしてＳｉを用い、Ｎ2 ＋Ａｒガスを導入しな
がら行う。ＳｉＮX の成膜は、プラズマＣＶＤを用いる
こともできる。
パッタ法により、ＳｉＮX からなる第１の犠牲膜（絶縁
膜）１２をゲート電極１５上に０．２μｍ堆積する。上
記の反応性スパッタは、ＤＣスパッタ装置を用いて、タ
ーゲットとしてＳｉを用い、Ｎ2 ＋Ａｒガスを導入しな
がら行う。ＳｉＮX の成膜は、プラズマＣＶＤを用いる
こともできる。
【００１７】次に、図１（Ｃ）に示すように、フォトリ
ソグラフィにより孔１３を有する所定パターンのレジス
ト膜１２ｃを第１の犠牲膜１２上に形成する。すなわ
ち、まず、レジスト膜を第１の犠牲膜１２上の全面に塗
布し、その後、露光及び現像を行い、所定パターンのレ
ジスト膜１２ｃを形成する。
ソグラフィにより孔１３を有する所定パターンのレジス
ト膜１２ｃを第１の犠牲膜１２上に形成する。すなわ
ち、まず、レジスト膜を第１の犠牲膜１２上の全面に塗
布し、その後、露光及び現像を行い、所定パターンのレ
ジスト膜１２ｃを形成する。
【００１８】次に、レジスト膜１２ｃをマスクとして、
第１の犠牲膜１２を異方的にエッチングし、図２（Ｄ）
に示すように、孔１３ａを有する所定パターンの第１の
犠牲膜１２ａを残す。孔１３ａは、ほぼ垂直な側壁を持
ち、平面（上面）形状が直径０．５μｍの円形で、深さ
が０．２μｍ程度である。このエッチングは、例えば、
マグネトロンＲＩＥ装置を用いて、エッチングガスとし
てＣＨＦ3 ＋ＣＯ2 ＋Ａｒを用い、ＣＨＦ3 ／ＣＯ2 ／
Ａｒ＝６０／１０／３０（ｓｃｃｍ）の流量比、基板冷
却用Ｈｅは８Ｔｏｒｒ、磁場を３０Ｇ（ガウス）、ＲＦ
パワーを７００Ｗ、反応室内圧力を５０ｍＴｏｒｒにし
て行う。
第１の犠牲膜１２を異方的にエッチングし、図２（Ｄ）
に示すように、孔１３ａを有する所定パターンの第１の
犠牲膜１２ａを残す。孔１３ａは、ほぼ垂直な側壁を持
ち、平面（上面）形状が直径０．５μｍの円形で、深さ
が０．２μｍ程度である。このエッチングは、例えば、
マグネトロンＲＩＥ装置を用いて、エッチングガスとし
てＣＨＦ3 ＋ＣＯ2 ＋Ａｒを用い、ＣＨＦ3 ／ＣＯ2 ／
Ａｒ＝６０／１０／３０（ｓｃｃｍ）の流量比、基板冷
却用Ｈｅは８Ｔｏｒｒ、磁場を３０Ｇ（ガウス）、ＲＦ
パワーを７００Ｗ、反応室内圧力を５０ｍＴｏｒｒにし
て行う。
【００１９】次に、レジスト膜１２ｃを除去し、図２
（Ｅ）に示すように、第１の犠牲膜１２ａの上面を露出
する。
（Ｅ）に示すように、第１の犠牲膜１２ａの上面を露出
する。
【００２０】次に、第１の犠牲膜（絶縁膜）１２ａをマ
スクとして、ゲート電極１５をエッチングし、図２
（Ｆ）に示すように、孔１３ｂを形成したゲート電極１
５ａとする。このエッチングは、例えば、マグネトロン
ＲＩＥ装置を用いて、Ｃｌ2 のガス流量を６０ｓｃｃ
ｍ、圧力を１００ｍＴｏｒｒ、ＲＦパワーを１５０Ｗ、
磁場を３０Ｇ（ガウス）、基板に吹きつける冷却用Ｈｅ
を４Ｔｏｒｒにして行う。
スクとして、ゲート電極１５をエッチングし、図２
（Ｆ）に示すように、孔１３ｂを形成したゲート電極１
５ａとする。このエッチングは、例えば、マグネトロン
ＲＩＥ装置を用いて、Ｃｌ2 のガス流量を６０ｓｃｃ
ｍ、圧力を１００ｍＴｏｒｒ、ＲＦパワーを１５０Ｗ、
磁場を３０Ｇ（ガウス）、基板に吹きつける冷却用Ｈｅ
を４Ｔｏｒｒにして行う。
【００２１】なお、ゲート電極１５のエッチングは、第
１の犠牲膜１２ａのみをマスクとして行う場合に限定さ
れない。第１の犠牲膜１２ａ上にレジスト膜１２ｃを残
したまま、レジスト膜１２ｃ及び第１の犠牲膜１２ａを
マスクとして、ゲート電極１５をエッチングしてもよ
い。その場合、レジスト膜１２ｃは、当該エッチング中
に消滅、又は後に除去される。
１の犠牲膜１２ａのみをマスクとして行う場合に限定さ
れない。第１の犠牲膜１２ａ上にレジスト膜１２ｃを残
したまま、レジスト膜１２ｃ及び第１の犠牲膜１２ａを
マスクとして、ゲート電極１５をエッチングしてもよ
い。その場合、レジスト膜１２ｃは、当該エッチング中
に消滅、又は後に除去される。
【００２２】次に、図３（Ｇ）に示すように、常圧ＣＶ
Ｄ法により、ＳｉＯ2 からなる第２の犠牲膜（絶縁膜）
１４を基板全面に０．１５μｍ堆積する。常圧ＣＶＤ法
は、例えば、原料ガスとしてＯ3 とテトラエトキシシラ
ン（ＴＥＯＳ）を用い、基板温度を４００℃にする。
Ｄ法により、ＳｉＯ2 からなる第２の犠牲膜（絶縁膜）
１４を基板全面に０．１５μｍ堆積する。常圧ＣＶＤ法
は、例えば、原料ガスとしてＯ3 とテトラエトキシシラ
ン（ＴＥＯＳ）を用い、基板温度を４００℃にする。
【００２３】次に、第２の犠牲膜（絶縁膜）１４を異方
性ドライエッチング（エッチバック）して、図３（Ｈ）
に示すように、第１の犠牲膜１２ａ及びゲート電極１５
ａの側壁にのみ第２の犠牲膜１４をサイドスペーサとし
て残す。当該エッチングにより、第１の犠牲膜１２ａの
側壁の上部が露出し、かつ第１の積層膜１０ｂの表面が
露出する。エッチングは、第１の積層膜（エッチングス
トッパ膜）１０ｂでストップする。このエッチングは、
例えば、マグネトロンＲＩＥ装置を用い、エッチングガ
スとしてＣＨＦ3 ＋ＣＯ2 ＋Ａｒを用い、反応室内圧力
を５０ｍＴｏｒｒ、基板冷却用Ｈｅを４Ｔｏｒｒにして
行う。
性ドライエッチング（エッチバック）して、図３（Ｈ）
に示すように、第１の犠牲膜１２ａ及びゲート電極１５
ａの側壁にのみ第２の犠牲膜１４をサイドスペーサとし
て残す。当該エッチングにより、第１の犠牲膜１２ａの
側壁の上部が露出し、かつ第１の積層膜１０ｂの表面が
露出する。エッチングは、第１の積層膜（エッチングス
トッパ膜）１０ｂでストップする。このエッチングは、
例えば、マグネトロンＲＩＥ装置を用い、エッチングガ
スとしてＣＨＦ3 ＋ＣＯ2 ＋Ａｒを用い、反応室内圧力
を５０ｍＴｏｒｒ、基板冷却用Ｈｅを４Ｔｏｒｒにして
行う。
【００２４】次に、図３（Ｉ）に示すように、常圧ＣＶ
Ｄ法により、ＳｉＯ2 からなる第３の犠牲膜（絶縁膜）
１６を基板全面に等方的に０．１５μｍ堆積する。成膜
条件は例えば、原料ガスとしてＯ3 とＴＥＯＳを用い、
基板温度４００℃とする。
Ｄ法により、ＳｉＯ2 からなる第３の犠牲膜（絶縁膜）
１６を基板全面に等方的に０．１５μｍ堆積する。成膜
条件は例えば、原料ガスとしてＯ3 とＴＥＯＳを用い、
基板温度４００℃とする。
【００２５】第３の犠牲膜１６は、第１の犠牲膜１２
ａ、サイドスペーサ１４ａ及び第１の積層膜１０ｂの表
面に、その表面形状を引き継ぎながら（コンフォーマル
に）堆積される。その表面形状は、２段曲線を有する。
第１段（上段）の曲線は、第１の犠牲膜１２ａの角の形
状に依存し、第２段（下段）の曲線は、サイドスペーサ
１４ａの表面形状に依存する。
ａ、サイドスペーサ１４ａ及び第１の積層膜１０ｂの表
面に、その表面形状を引き継ぎながら（コンフォーマル
に）堆積される。その表面形状は、２段曲線を有する。
第１段（上段）の曲線は、第１の犠牲膜１２ａの角の形
状に依存し、第２段（下段）の曲線は、サイドスペーサ
１４ａの表面形状に依存する。
【００２６】第３の犠牲膜１６のカスプは、２つの円な
いし楕円が接触したかのように鋭い鋭角を持つ。この鋭
角を成形型として、以下２段タイプのエミッタ電極を形
成する。
いし楕円が接触したかのように鋭い鋭角を持つ。この鋭
角を成形型として、以下２段タイプのエミッタ電極を形
成する。
【００２７】次に、図４（Ｊ）に示すように、第３の犠
牲膜１６の上に、例えばＴｉＮX からなるエミッタ電極
１７を約０．０５μｍ反応性スパッタ法で堆積する。反
応性スパッタは、ＤＣスパッタ装置を用いて、ターゲッ
トとしてＴｉを用い、Ｎ2 ＋Ａｒガスを導入しながら行
う。なお、エミッタ電極１７は、ＴｉＮX の他、Ｍｏ、
Ｃｒ、Ｔｉ、Ｗでもよい。
牲膜１６の上に、例えばＴｉＮX からなるエミッタ電極
１７を約０．０５μｍ反応性スパッタ法で堆積する。反
応性スパッタは、ＤＣスパッタ装置を用いて、ターゲッ
トとしてＴｉを用い、Ｎ2 ＋Ａｒガスを導入しながら行
う。なお、エミッタ電極１７は、ＴｉＮX の他、Ｍｏ、
Ｃｒ、Ｔｉ、Ｗでもよい。
【００２８】次に、図４（Ｋ）に示すように、ＣＶＤ法
により、ブランケットＷ膜１７ａを基板全面に等方的に
０．２μｍ堆積する。成膜条件は例えば、原料ガスとし
てＷＦ6 ＋Ｈ2 ＋Ｎ2 ＋Ａｒを用い、８０Ｔｏｒｒの圧
力で、成長温度４５０℃である。
により、ブランケットＷ膜１７ａを基板全面に等方的に
０．２μｍ堆積する。成膜条件は例えば、原料ガスとし
てＷＦ6 ＋Ｈ2 ＋Ｎ2 ＋Ａｒを用い、８０Ｔｏｒｒの圧
力で、成長温度４５０℃である。
【００２９】次に、エッチャーにてＷ膜１７ａを０．２
μｍだけエッチバックすることにより、図４（Ｌ）に示
すように、孔１３ｂ付近のＷ膜１７ｂのみを残し、エミ
ッタ電極１７を露出させる。このエッチングは、例え
ば、マグネトロンＲＩＥ装置を用い、エッチングガスと
してＳＦ6 ＋Ａｒ＋Ｈｅを用い、反応室内圧力を２８０
ｍＴｏｒｒにして行う。
μｍだけエッチバックすることにより、図４（Ｌ）に示
すように、孔１３ｂ付近のＷ膜１７ｂのみを残し、エミ
ッタ電極１７を露出させる。このエッチングは、例え
ば、マグネトロンＲＩＥ装置を用い、エッチングガスと
してＳＦ6 ＋Ａｒ＋Ｈｅを用い、反応室内圧力を２８０
ｍＴｏｒｒにして行う。
【００３０】電界放出陰極からの放出電流を充分安定化
させるためには、エミッタと直列に抵抗層を接続すると
良いことが知られている。そこで、さらに図５（Ｍ）で
示すように、エミッタ電極１７の上全面に抵抗膜１８を
Ｓｉで約０．２μｍスパッタ法で堆積する。このスパッ
タは、ＤＣスパッタ装置を用いて、ターゲットとしてＳ
ｉを用い、Ａｒガスを導入して行う。また、Ａｒガスの
代わりに、Ｎ2 ＋Ａｒガス、Ｏ2 ＋Ａｒガス、Ｎ2 ＋Ｏ
2 ＋Ａｒガスによる反応性スパッタを行って抵抗値をよ
り上げたＳｉＮX 、ＳｉＯ、ＳｉＯX ＮY 等を抵抗膜と
して形成してもよい。
させるためには、エミッタと直列に抵抗層を接続すると
良いことが知られている。そこで、さらに図５（Ｍ）で
示すように、エミッタ電極１７の上全面に抵抗膜１８を
Ｓｉで約０．２μｍスパッタ法で堆積する。このスパッ
タは、ＤＣスパッタ装置を用いて、ターゲットとしてＳ
ｉを用い、Ａｒガスを導入して行う。また、Ａｒガスの
代わりに、Ｎ2 ＋Ａｒガス、Ｏ2 ＋Ａｒガス、Ｎ2 ＋Ｏ
2 ＋Ａｒガスによる反応性スパッタを行って抵抗値をよ
り上げたＳｉＮX 、ＳｉＯ、ＳｉＯX ＮY 等を抵抗膜と
して形成してもよい。
【００３１】次に、図５（Ｎ）で示すように、抵抗層１
８の上全面に、Ａｌをスパッタ法により０．５μｍ堆積
してエミッタ配線１９を形成した。このスパッタは、Ｄ
Ｃスパッタ装置を用いて、ターゲットとしてＡｌを用
い、Ａｒガスを導入して行う。
８の上全面に、Ａｌをスパッタ法により０．５μｍ堆積
してエミッタ配線１９を形成した。このスパッタは、Ｄ
Ｃスパッタ装置を用いて、ターゲットとしてＡｌを用
い、Ａｒガスを導入して行う。
【００３２】最後に、基板１０、サイドスペーサ１４
ａ、第３の犠牲膜（絶縁膜）１６の一部をエッチングで
除去して図５（Ｏ）で示すように、電界放射素子を得る
ことができる。この出発基板１０ａ等のＳｉ基板のエッ
チングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨを用い、
第３の犠牲膜１６等のＳｉＯ2 のエッチングには、ＨＦ
＋ＮＨ4 Ｆを用いる。
ａ、第３の犠牲膜（絶縁膜）１６の一部をエッチングで
除去して図５（Ｏ）で示すように、電界放射素子を得る
ことができる。この出発基板１０ａ等のＳｉ基板のエッ
チングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨを用い、
第３の犠牲膜１６等のＳｉＯ2 のエッチングには、ＨＦ
＋ＮＨ4 Ｆを用いる。
【００３３】図６（Ａ）〜（Ｃ）は、本発明の第２の実
施例による電界放射型素子の製造工程を示す図である。
施例による電界放射型素子の製造工程を示す図である。
【００３４】Ｓｉ等の出発基板１０ａ上にＳｉＯ2 から
なる第１の積層膜（エッチングストッパ膜）１０ｂを形
成した基板１０を作成し、さらにその上にＰまたはＢを
ドープした０．１５μｍ厚の多結晶Ｓｉ膜からなる第１
のゲート電極１５ａと、さらにその上に形成した０．１
５μｍ厚のＷＳｉX 膜からなる第２のゲート電極１５ｂ
とを成膜する。
なる第１の積層膜（エッチングストッパ膜）１０ｂを形
成した基板１０を作成し、さらにその上にＰまたはＢを
ドープした０．１５μｍ厚の多結晶Ｓｉ膜からなる第１
のゲート電極１５ａと、さらにその上に形成した０．１
５μｍ厚のＷＳｉX 膜からなる第２のゲート電極１５ｂ
とを成膜する。
【００３５】さらに、第２のゲート電極１５ｂ上に反応
性スパッタ法により、ＳｉＯX ＮYからなる第１の犠牲
膜（絶縁膜）１２を０．０４μｍ堆積する。上記の反応
性スパッタは、ＤＣスパッタ装置を用いて、ターゲット
としてＳｉを用い、Ｎ2 ＋Ａｒガスを導入しながら行
う。
性スパッタ法により、ＳｉＯX ＮYからなる第１の犠牲
膜（絶縁膜）１２を０．０４μｍ堆積する。上記の反応
性スパッタは、ＤＣスパッタ装置を用いて、ターゲット
としてＳｉを用い、Ｎ2 ＋Ａｒガスを導入しながら行
う。
【００３６】以下、第１の実施例の図１（Ｃ）〜図３
（Ｉ）と同様な工程を実施して、図６（Ａ）で示すよう
に、第１のゲート電極１５ａおよび第２のゲート電極１
５ｂの側壁にのみ第２の犠牲膜１４ａをサイドスペーサ
として形成し、さらに第３の犠牲膜１６を形成する。
（Ｉ）と同様な工程を実施して、図６（Ａ）で示すよう
に、第１のゲート電極１５ａおよび第２のゲート電極１
５ｂの側壁にのみ第２の犠牲膜１４ａをサイドスペーサ
として形成し、さらに第３の犠牲膜１６を形成する。
【００３７】次に、第６（Ｂ）で示すように、第３の犠
牲膜１６の上に、例えばＴｉＮX からなるエミッタ電極
１７を約０．２μｍ反応性スパッタ法で堆積する。反応
性スパッタは、ＤＣスパッタ装置を用いて、ターゲット
としてＴｉを用い、Ｎ2 ＋Ａｒガスを導入しながら行
う。
牲膜１６の上に、例えばＴｉＮX からなるエミッタ電極
１７を約０．２μｍ反応性スパッタ法で堆積する。反応
性スパッタは、ＤＣスパッタ装置を用いて、ターゲット
としてＴｉを用い、Ｎ2 ＋Ａｒガスを導入しながら行
う。
【００３８】最後に、基板１０、サイドスペーサ１４
ａ、第３の犠牲膜（絶縁膜）１６の一部をエッチングで
除去して図６（Ｃ）で示すように、２極構造の電界放射
素子を得ることができる。この出発基板１０ａ等のＳｉ
基板のエッチングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯ
Ｈを用い、第３の犠牲膜１６等のＳｉＯ2 のエッチング
には、ＨＦ＋ＮＨ4 Ｆを用いる。
ａ、第３の犠牲膜（絶縁膜）１６の一部をエッチングで
除去して図６（Ｃ）で示すように、２極構造の電界放射
素子を得ることができる。この出発基板１０ａ等のＳｉ
基板のエッチングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯ
Ｈを用い、第３の犠牲膜１６等のＳｉＯ2 のエッチング
には、ＨＦ＋ＮＨ4 Ｆを用いる。
【００３９】図７（Ａ）、（Ｂ）、及び図８（Ａ），
（Ｂ）は、上記の第２の実施例におけるエミッタ電極１
７を支持基板２８で補強して電界放出陰極（エミッタ電
極）に充分な機械的強度を付与するようにした第２の実
施例の変形例の方法による電界放射素子を４種類示す。
いずれの変形例も第２の実施例の図６（Ｂ）に示す工程
から図６（Ｃ）のエッチング工程の間に行われる。な
お、ゲート電極１５は簡単のために１層として描いてあ
る。
（Ｂ）は、上記の第２の実施例におけるエミッタ電極１
７を支持基板２８で補強して電界放出陰極（エミッタ電
極）に充分な機械的強度を付与するようにした第２の実
施例の変形例の方法による電界放射素子を４種類示す。
いずれの変形例も第２の実施例の図６（Ｂ）に示す工程
から図６（Ｃ）のエッチング工程の間に行われる。な
お、ゲート電極１５は簡単のために１層として描いてあ
る。
【００４０】図７（Ａ）は、第２の実施例の変形例の第
１の方法を示す。図６（Ｂ）に示す素子を製造した後、
エミッタ電極１７の凹部を、例えばＳＯＧ膜からなる平
坦化膜２９ａで埋める。その後、平坦化層２９ａをＣＭ
Ｐ法、又は全面エッチング（エッチバック）し、エミッ
タ電極１７の表面を平坦化する。その後、エミッタ電極
１７と平坦化層２９ａの上に支持基板２８を静電接着あ
るいは接着剤により張り合わせる。支持基板２８は、例
えば、ガラス、石英またはＡｌ2 Ｏ3 である。
１の方法を示す。図６（Ｂ）に示す素子を製造した後、
エミッタ電極１７の凹部を、例えばＳＯＧ膜からなる平
坦化膜２９ａで埋める。その後、平坦化層２９ａをＣＭ
Ｐ法、又は全面エッチング（エッチバック）し、エミッ
タ電極１７の表面を平坦化する。その後、エミッタ電極
１７と平坦化層２９ａの上に支持基板２８を静電接着あ
るいは接着剤により張り合わせる。支持基板２８は、例
えば、ガラス、石英またはＡｌ2 Ｏ3 である。
【００４１】次に、図６（Ｃ）のエッチング工程と同様
な処理で、出発基板１０ａ等をエッチングにより除去
し、図７（Ａ）に示すように、エミッタ電極１７の下面
（電界放出陰極）を露出させる。
な処理で、出発基板１０ａ等をエッチングにより除去
し、図７（Ａ）に示すように、エミッタ電極１７の下面
（電界放出陰極）を露出させる。
【００４２】図７（Ｂ）は、第２の実施例の変形例の第
２の方法を示す。図６（Ｂ）に示す素子を製造した後、
エミッタ電極１７の上に、例えば低融点ガラスからなる
接着剤２９ｂをリフローし、エミッタ電極１７と支持基
板２８とを接着する。接着剤２９ｂは、エミッタ電極１
７の表面を平坦化する役目も有する。
２の方法を示す。図６（Ｂ）に示す素子を製造した後、
エミッタ電極１７の上に、例えば低融点ガラスからなる
接着剤２９ｂをリフローし、エミッタ電極１７と支持基
板２８とを接着する。接着剤２９ｂは、エミッタ電極１
７の表面を平坦化する役目も有する。
【００４３】接着剤２９ｂは、低融点ガラスの他、Ａｌ
を用いてもよい。その場合、温度４００〜５００℃を保
ち、支持基板２８と接着剤２９ｂ（又はエミッタ電極１
７）の間に１ｋＶの高電圧をかけ、静電気力によりエミ
ッタ電極１７と支持基板２８を陽極接合してもよい。接
着剤２９ｂにＡｌを用いれば、接着剤２９ｂをエミッタ
配線として用いることもできる。
を用いてもよい。その場合、温度４００〜５００℃を保
ち、支持基板２８と接着剤２９ｂ（又はエミッタ電極１
７）の間に１ｋＶの高電圧をかけ、静電気力によりエミ
ッタ電極１７と支持基板２８を陽極接合してもよい。接
着剤２９ｂにＡｌを用いれば、接着剤２９ｂをエミッタ
配線として用いることもできる。
【００４４】次に、図６（Ｃ）のエッチング工程と同様
な処理で、基板１０等をエッチングにより除去し、図７
（Ｂ）に示すように、エミッタ電極１７の下面（電界放
出陰極）を露出させる。
な処理で、基板１０等をエッチングにより除去し、図７
（Ｂ）に示すように、エミッタ電極１７の下面（電界放
出陰極）を露出させる。
【００４５】図８（Ａ）は、第２の実施例の変形例の第
３の方法を示す。図６（Ｂ）に示す素子を製造した後、
エミッタ電極１７の凹部を、例えばＳＯＧ等からなる平
坦化膜２９ａで埋める。その後、平坦化膜２９ａをエッ
チバックし、エミッタ電極１７の表面を平坦化する。続
いて、エミッタ電極１７の上に、例えばＡｌからなる接
着剤２９ｂを、さらにその上に支持基板２８を形成す
る。その後、図６（Ｃ）の工程と同様に、基板１０等を
エッチングにより除去し、図８（Ａ）に示すように、エ
ミッタ電極１７の先端を露出させる。
３の方法を示す。図６（Ｂ）に示す素子を製造した後、
エミッタ電極１７の凹部を、例えばＳＯＧ等からなる平
坦化膜２９ａで埋める。その後、平坦化膜２９ａをエッ
チバックし、エミッタ電極１７の表面を平坦化する。続
いて、エミッタ電極１７の上に、例えばＡｌからなる接
着剤２９ｂを、さらにその上に支持基板２８を形成す
る。その後、図６（Ｃ）の工程と同様に、基板１０等を
エッチングにより除去し、図８（Ａ）に示すように、エ
ミッタ電極１７の先端を露出させる。
【００４６】図８（Ｂ）は、第２の実施例の変形例の第
４の方法を示す。図８（Ａ）の工程と同様にして、エミ
ッタ電極１７と支持基板２８を接着剤２９ｂにより接着
する。その後、図６（Ｃ）の工程と同様に、基板１０等
をエッチングすると共に、第３の犠牲膜１６をウエット
エッチングし、図８（Ｂ）に示すように、サイドスペー
サ１４ａを残す。例えば、サイドスペーサ１４ａを減圧
ＣＶＤ法又はプラズマＣＶＤ法により成膜されたＳｉＮ
X 又はＳｉＯX ＮY 等にすれば、ＨＦ＋ＮＨ4Ｆにエッ
チングされない。エミッタ電極１７の先端は露出され
る。
４の方法を示す。図８（Ａ）の工程と同様にして、エミ
ッタ電極１７と支持基板２８を接着剤２９ｂにより接着
する。その後、図６（Ｃ）の工程と同様に、基板１０等
をエッチングすると共に、第３の犠牲膜１６をウエット
エッチングし、図８（Ｂ）に示すように、サイドスペー
サ１４ａを残す。例えば、サイドスペーサ１４ａを減圧
ＣＶＤ法又はプラズマＣＶＤ法により成膜されたＳｉＮ
X 又はＳｉＯX ＮY 等にすれば、ＨＦ＋ＮＨ4Ｆにエッ
チングされない。エミッタ電極１７の先端は露出され
る。
【００４７】図９（Ａ）〜（Ｃ）は、本発明の第３の実
施例による電界放射型素子（２電極素子）の製造工程を
示す図である。
施例による電界放射型素子（２電極素子）の製造工程を
示す図である。
【００４８】図９（Ａ）において、出発基板１０ａ上に
ＡｌＳｉX ＣｕY からなるゲート電極１５を０．３μｍ
成膜する。これは例えば、ＤＣスパッタ装置を用いて、
ターゲットとしてＡｌＳｉX ＣｕY を用い、Ａｒガスを
導入しながらスパッタを行う。
ＡｌＳｉX ＣｕY からなるゲート電極１５を０．３μｍ
成膜する。これは例えば、ＤＣスパッタ装置を用いて、
ターゲットとしてＡｌＳｉX ＣｕY を用い、Ａｒガスを
導入しながらスパッタを行う。
【００４９】次に、ゲート電極１５の上に、スパッタ法
によりＳｉＮX 膜からなる第１の犠牲膜（絶縁膜）１２
を０．０５μｍ堆積する。これは例えば、ＤＣスパッタ
装置を用いて、ターゲットとしてＳｉを用い、Ａｒガス
を導入しながらスパッタを行う。
によりＳｉＮX 膜からなる第１の犠牲膜（絶縁膜）１２
を０．０５μｍ堆積する。これは例えば、ＤＣスパッタ
装置を用いて、ターゲットとしてＳｉを用い、Ａｒガス
を導入しながらスパッタを行う。
【００５０】以下、第１の実施例の図１（Ｃ）〜図３
（Ｉ）と同様な工程を実施して、図６（Ａ）で示すよう
に、ゲート電極１５ａの側壁にのみ第２の犠牲膜１４ａ
をサイドスペーサとして形成し、さらに第３の犠牲膜１
６を形成する。
（Ｉ）と同様な工程を実施して、図６（Ａ）で示すよう
に、ゲート電極１５ａの側壁にのみ第２の犠牲膜１４ａ
をサイドスペーサとして形成し、さらに第３の犠牲膜１
６を形成する。
【００５１】次に、第９（Ｂ）で示すように、第３の犠
牲膜１６の上に、例えばＴｉＮX からなるエミッタ電極
１７を約０．２μｍ反応性スパッタ法で堆積する。反応
性スパッタは、ＤＣスパッタ装置を用いて、ターゲット
としてＴｉを用い、Ｎ2 ＋Ａｒガスを導入しながら行
う。
牲膜１６の上に、例えばＴｉＮX からなるエミッタ電極
１７を約０．２μｍ反応性スパッタ法で堆積する。反応
性スパッタは、ＤＣスパッタ装置を用いて、ターゲット
としてＴｉを用い、Ｎ2 ＋Ａｒガスを導入しながら行
う。
【００５２】最後に、出発基板１０ａ、サイドスペーサ
１４ａ、第３の犠牲膜（絶縁膜）１６の一部をエッチン
グで除去して図９（Ｃ）で示すように、２極構造の電界
放射素子を得ることができる。この出発基板１０ａ等の
Ｓｉ基板のエッチングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3 Ｃ
ＯＯＨを用い、第３の犠牲膜１６等のＳｉＯ2 のエッチ
ングには、ＨＦ＋ＮＨ4 Ｆを用いる。図９（Ｄ）のよう
に、サイドスペーサ１４ａを減圧ＣＶＤ法又はプラズマ
ＣＶＤ法により成膜されたＳｉＮX 又はＳｉＯ X ＮY 等
を選択することにより残すことも可能である。
１４ａ、第３の犠牲膜（絶縁膜）１６の一部をエッチン
グで除去して図９（Ｃ）で示すように、２極構造の電界
放射素子を得ることができる。この出発基板１０ａ等の
Ｓｉ基板のエッチングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3 Ｃ
ＯＯＨを用い、第３の犠牲膜１６等のＳｉＯ2 のエッチ
ングには、ＨＦ＋ＮＨ4 Ｆを用いる。図９（Ｄ）のよう
に、サイドスペーサ１４ａを減圧ＣＶＤ法又はプラズマ
ＣＶＤ法により成膜されたＳｉＮX 又はＳｉＯ X ＮY 等
を選択することにより残すことも可能である。
【００５３】図１０（Ａ）〜（Ｃ）は、本発明の第４の
実施例による電界放射型素子（２電極素子）の他の製造
工程を示す図である。
実施例による電界放射型素子（２電極素子）の他の製造
工程を示す図である。
【００５４】図１０（Ａ）に示すように、上記と同様
に、フォトリソグラフィ及びエッチングにより、Ｓｉか
らなる出発基板１０ａ上に所定パターンの第１のゲート
電極１５ａ、第１の犠牲膜１２ａ及び第２の犠牲膜（絶
縁膜）１２ｆを形成する。
に、フォトリソグラフィ及びエッチングにより、Ｓｉか
らなる出発基板１０ａ上に所定パターンの第１のゲート
電極１５ａ、第１の犠牲膜１２ａ及び第２の犠牲膜（絶
縁膜）１２ｆを形成する。
【００５５】具体的には、Ｓｉからなる出発基板１０ａ
上に、ＷＳｉx からなるゲート電極１５をＣＶＤ法によ
り０．３μｍ堆積し、その上にＴｉＮX からなる第１の
犠牲膜１２を反応性スパッタ法により０．０４μｍ堆積
し、さらにその上にＳｉＮXからなる第２の犠牲膜１２
ｅを反応性スパッタ法により０．１５μｍ堆積する。そ
の後、フォトリソグラフィ及びエッチングにより、第１
のゲート電極１５、第１の犠牲膜１２及び第２の犠牲膜
１２ｅをパターン化する。
上に、ＷＳｉx からなるゲート電極１５をＣＶＤ法によ
り０．３μｍ堆積し、その上にＴｉＮX からなる第１の
犠牲膜１２を反応性スパッタ法により０．０４μｍ堆積
し、さらにその上にＳｉＮXからなる第２の犠牲膜１２
ｅを反応性スパッタ法により０．１５μｍ堆積する。そ
の後、フォトリソグラフィ及びエッチングにより、第１
のゲート電極１５、第１の犠牲膜１２及び第２の犠牲膜
１２ｅをパターン化する。
【００５６】第１の犠牲膜１２のスパッタは、ＤＣスパ
ッタ装置を用いて、ターゲットとしてＴｉを用い、Ｎ2
＋Ａｒガスを導入しながら行う。第２の犠牲膜（ＳｉＮ
X ）１２ｅのスパッタは、ＤＣスパッタ装置を用いて、
ターゲットとしてＳｉを用い、Ｎ2 ＋Ａｒガスを導入し
ながら行う。第２の犠牲膜（ＳｉＮX ）１２ｅは、スパ
ッタの代わりに、減圧ＣＶＤあるいはプラズマＣＶＤに
より堆積してもよい。
ッタ装置を用いて、ターゲットとしてＴｉを用い、Ｎ2
＋Ａｒガスを導入しながら行う。第２の犠牲膜（ＳｉＮ
X ）１２ｅのスパッタは、ＤＣスパッタ装置を用いて、
ターゲットとしてＳｉを用い、Ｎ2 ＋Ａｒガスを導入し
ながら行う。第２の犠牲膜（ＳｉＮX ）１２ｅは、スパ
ッタの代わりに、減圧ＣＶＤあるいはプラズマＣＶＤに
より堆積してもよい。
【００５７】以下、第１の実施例の図１（Ｃ）〜図３
（Ｉ）と同様な工程を実施して、ゲート電極１５ａの側
壁にのみ第３の犠牲膜１４ａを形成し、図１０（Ａ）で
示すように、常圧ＣＶＤ法により、ＳｉＯ2 からなる第
４の犠牲膜（絶縁膜）２６を基板全面に等方的に０．１
５μｍ堆積する。すなわち、第４の犠牲膜２６は、基板
１０ａ、サイドスペーサ１４ａ、第１の犠牲膜１２ａ及
び第２の犠牲膜１２ｆの表面に、その表面形状を引き継
ぎながら堆積される。その表面形状は、２段曲線を有す
る。この表面形状を成形型として、以下２段タイプのエ
ミッタ電極を形成する。
（Ｉ）と同様な工程を実施して、ゲート電極１５ａの側
壁にのみ第３の犠牲膜１４ａを形成し、図１０（Ａ）で
示すように、常圧ＣＶＤ法により、ＳｉＯ2 からなる第
４の犠牲膜（絶縁膜）２６を基板全面に等方的に０．１
５μｍ堆積する。すなわち、第４の犠牲膜２６は、基板
１０ａ、サイドスペーサ１４ａ、第１の犠牲膜１２ａ及
び第２の犠牲膜１２ｆの表面に、その表面形状を引き継
ぎながら堆積される。その表面形状は、２段曲線を有す
る。この表面形状を成形型として、以下２段タイプのエ
ミッタ電極を形成する。
【００５８】次に、図１０（Ｂ）に示すように、第４の
犠牲膜２６の上に、例えばＴｉＮXからなるエミッタ電
極１７を約０．２μｍ反応性スパッタ法で堆積する。
犠牲膜２６の上に、例えばＴｉＮXからなるエミッタ電
極１７を約０．２μｍ反応性スパッタ法で堆積する。
【００５９】次に、図１０（Ｃ）に示すように、エッチ
ングにより基板１０ａとサイドスペーサ１４ａの全部、
及び第４の犠牲膜２６の一部を除去して、周辺部の第４
の犠牲膜２６ａを残し、かつエミッタ電極１７の先端を
露出させる。図１０（Ｄ）のように、サイドスペーサ１
４ａを減圧ＣＶＤ法又はプラズマＣＶＤ法により成膜さ
れたＳｉＮX 又はＳｉＯX ＮY 等を選択することにより
残すことも可能である。
ングにより基板１０ａとサイドスペーサ１４ａの全部、
及び第４の犠牲膜２６の一部を除去して、周辺部の第４
の犠牲膜２６ａを残し、かつエミッタ電極１７の先端を
露出させる。図１０（Ｄ）のように、サイドスペーサ１
４ａを減圧ＣＶＤ法又はプラズマＣＶＤ法により成膜さ
れたＳｉＮX 又はＳｉＯX ＮY 等を選択することにより
残すことも可能である。
【００６０】図１１（Ａ）〜（Ｃ）は、本発明の第５の
実施例による電界放射型素子（２電極素子）の他の製造
工程を示す図である。
実施例による電界放射型素子（２電極素子）の他の製造
工程を示す図である。
【００６１】図１１（Ａ）に示すように、上記と同様
に、フォトリソグラフィ及びエッチングにより、石英又
はガラスからなる出発基板１０ａ上に所定パターンのゲ
ート電極１５ａ及び第１の犠牲膜（絶縁膜）１２ａを形
成する。
に、フォトリソグラフィ及びエッチングにより、石英又
はガラスからなる出発基板１０ａ上に所定パターンのゲ
ート電極１５ａ及び第１の犠牲膜（絶縁膜）１２ａを形
成する。
【００６２】具体的には、石英からなる出発基板１０ａ
上に、Ｐ又はＢをドープした多結晶Ｓｉからなるゲート
電極１５をＣＶＤ法により０．１５μｍ堆積し、その上
にＳｉＮX からなる第１の犠牲膜１２を反応性スパッタ
法により０．０４μｍ堆積する。その後、フォトリソグ
ラフィ及びエッチングにより、ゲート電極１５及び第１
の犠牲膜１２をパターン化する。
上に、Ｐ又はＢをドープした多結晶Ｓｉからなるゲート
電極１５をＣＶＤ法により０．１５μｍ堆積し、その上
にＳｉＮX からなる第１の犠牲膜１２を反応性スパッタ
法により０．０４μｍ堆積する。その後、フォトリソグ
ラフィ及びエッチングにより、ゲート電極１５及び第１
の犠牲膜１２をパターン化する。
【００６３】第１の犠牲膜（ＳｉＮX ）１２のスパッタ
は、ＤＣスパッタ装置を用いて、ターゲットとしてＳｉ
を用い、Ｎ2 ＋Ａｒガスを導入しながら行う。減圧ＣＶ
Ｄ法やプラズマＣＶＤ法を用いても良い。
は、ＤＣスパッタ装置を用いて、ターゲットとしてＳｉ
を用い、Ｎ2 ＋Ａｒガスを導入しながら行う。減圧ＣＶ
Ｄ法やプラズマＣＶＤ法を用いても良い。
【００６４】以下、第１の実施例の図１（Ｃ）〜図３
（Ｉ）と同様な工程を実施する。つまり、常圧ＣＶＤ法
により、ＳｉＯ2 からなる第２の犠牲膜（絶縁膜）１４
を基板全面に０．１５μｍ堆積する。次に、第２の犠牲
膜１４を異方的にドライエッチングして、ゲート電極１
５ａの側壁上にのみ第３の犠牲膜１４ａをサイドスペー
サとして残す。当該エッチングは、第１の犠牲膜１２ａ
の側壁を露出し、さらにゲート電極１５ａの側壁の上部
を露出し、かつ基板１０ａが深さ０．１μｍ掘り込まれ
たところでストップさせる。エッチングにより、凹部３
０を有する基板１０ｂが形成される。
（Ｉ）と同様な工程を実施する。つまり、常圧ＣＶＤ法
により、ＳｉＯ2 からなる第２の犠牲膜（絶縁膜）１４
を基板全面に０．１５μｍ堆積する。次に、第２の犠牲
膜１４を異方的にドライエッチングして、ゲート電極１
５ａの側壁上にのみ第３の犠牲膜１４ａをサイドスペー
サとして残す。当該エッチングは、第１の犠牲膜１２ａ
の側壁を露出し、さらにゲート電極１５ａの側壁の上部
を露出し、かつ基板１０ａが深さ０．１μｍ掘り込まれ
たところでストップさせる。エッチングにより、凹部３
０を有する基板１０ｂが形成される。
【００６５】次に、常圧ＣＶＤ法により、ＳｉＯ2 から
なる第３の犠牲膜（絶縁膜）１６を基板全面に等方的に
０．１５μｍ堆積する。すなわち、第３の犠牲膜１６
は、基板１０ｂ、サイドスペーサ１４ａ、ゲート電極１
５ａ及び第１の犠牲膜１２ａの表面に、その表面形状を
引き継ぎながら堆積される。その表面形状は、２段曲線
を有する。この表面形状を成形型として、以下２段タイ
プのエミッタ電極を形成する。
なる第３の犠牲膜（絶縁膜）１６を基板全面に等方的に
０．１５μｍ堆積する。すなわち、第３の犠牲膜１６
は、基板１０ｂ、サイドスペーサ１４ａ、ゲート電極１
５ａ及び第１の犠牲膜１２ａの表面に、その表面形状を
引き継ぎながら堆積される。その表面形状は、２段曲線
を有する。この表面形状を成形型として、以下２段タイ
プのエミッタ電極を形成する。
【００６６】次に、図１１（Ｂ）に示すように、第３の
犠牲膜１６の上に、例えばＴｉＮXからなるエミッタ電
極１７を約０．２μｍ反応性スパッタ法で堆積する。こ
れはＤＣスパッタを装置を用いてターゲットとしてＴｉ
を使用し、Ｎ2 ＋Ａｒガスを導入して行う。
犠牲膜１６の上に、例えばＴｉＮXからなるエミッタ電
極１７を約０．２μｍ反応性スパッタ法で堆積する。こ
れはＤＣスパッタを装置を用いてターゲットとしてＴｉ
を使用し、Ｎ2 ＋Ａｒガスを導入して行う。
【００６７】最後に、エッチングにより基板１０ｂとサ
イドスペーサ１４ａの全部、及び第３の犠牲膜１６の一
部を除去して、図１１（Ｃ）に示すように、周辺部の第
３の犠牲膜１６ａを残し、かつエミッタ電極１７の先端
を露出させる。図１１（Ｄ）のように、サイドスペーサ
１４ａとして減圧ＣＶＤ法又はプラズマＣＶＤ法により
成膜されたＳｉＮX 又はＳｉＯX ＮY 等を選択すること
により、サイドスペーサ１４ａを残すことが可能であ
る。
イドスペーサ１４ａの全部、及び第３の犠牲膜１６の一
部を除去して、図１１（Ｃ）に示すように、周辺部の第
３の犠牲膜１６ａを残し、かつエミッタ電極１７の先端
を露出させる。図１１（Ｄ）のように、サイドスペーサ
１４ａとして減圧ＣＶＤ法又はプラズマＣＶＤ法により
成膜されたＳｉＮX 又はＳｉＯX ＮY 等を選択すること
により、サイドスペーサ１４ａを残すことが可能であ
る。
【００６８】この２電極素子は、上記の図１１（Ａ）の
エッチング工程で基板１０ｂに凹部３０を形成している
ので、図１０（Ｃ）の２電極素子に比べ、ゲート電極１
５ａに対してエミッタ電極１７の位置を下方向に下げる
ことができる。
エッチング工程で基板１０ｂに凹部３０を形成している
ので、図１０（Ｃ）の２電極素子に比べ、ゲート電極１
５ａに対してエミッタ電極１７の位置を下方向に下げる
ことができる。
【００６９】図１２（Ａ）〜（Ｃ）は、本発明の第６の
実施例による電界放射型素子（２電極素子）の他の製造
工程を示す図である。
実施例による電界放射型素子（２電極素子）の他の製造
工程を示す図である。
【００７０】図１２（Ａ）に示すように、上記と同様
に、フォトリソグラフィ及びエッチングにより、Ｓｉか
らなる出発基板１０ａ上に所定パターンのゲート電極
（ゲッター）１５ａ及び第１の犠牲膜（絶縁膜）１２ａ
を形成する。
に、フォトリソグラフィ及びエッチングにより、Ｓｉか
らなる出発基板１０ａ上に所定パターンのゲート電極
（ゲッター）１５ａ及び第１の犠牲膜（絶縁膜）１２ａ
を形成する。
【００７１】具体的には、Ｓｉからなる出発基板１０ａ
上に、Ｔｉからなるゲート電極１５をスパッタ法により
０．１μｍ堆積し、その上にＳｉＮX からなる第１の犠
牲膜１２を反応性スパッタ法により０．０４μｍ堆積す
る。その後、フォトリソグラフィ及びエッチングによ
り、ゲート電極１５及び第１の犠牲膜１２をパターン化
する。
上に、Ｔｉからなるゲート電極１５をスパッタ法により
０．１μｍ堆積し、その上にＳｉＮX からなる第１の犠
牲膜１２を反応性スパッタ法により０．０４μｍ堆積す
る。その後、フォトリソグラフィ及びエッチングによ
り、ゲート電極１５及び第１の犠牲膜１２をパターン化
する。
【００７２】第１の犠牲膜（ＳｉＮX ）１２のスパッタ
は、ＤＣスパッタ装置を用いて、ターゲットとしてＳｉ
を用い、Ｎ2 ＋Ａｒガスを導入しながら行う。減圧ＣＶ
Ｄ法やプラズマＣＶＤ法を用いても良い。
は、ＤＣスパッタ装置を用いて、ターゲットとしてＳｉ
を用い、Ｎ2 ＋Ａｒガスを導入しながら行う。減圧ＣＶ
Ｄ法やプラズマＣＶＤ法を用いても良い。
【００７３】以下、第１の実施例の図１（Ｃ）〜図３
（Ｉ）と同様な工程を実施する。つまり、常圧ＣＶＤ法
により、ＳｉＯ2 からなる第２の犠牲膜（絶縁膜）１４
を基板全面に０．１５μｍ堆積する。次に、第２の犠牲
膜１４を異方的にドライエッチングして、ゲート電極１
５ａの側壁上にのみ第３の犠牲膜１４ａをサイドスペー
サとして残す。当該エッチングは、第１の犠牲膜１２ａ
の側壁を露出し、さらにゲート電極１５ａの側壁の上部
を露出し、かつ基板１０ａが深さ０．１μｍ掘り込まれ
たところでストップさせる。エッチングにより、凹部３
０を有する基板１０ｂが形成される。
（Ｉ）と同様な工程を実施する。つまり、常圧ＣＶＤ法
により、ＳｉＯ2 からなる第２の犠牲膜（絶縁膜）１４
を基板全面に０．１５μｍ堆積する。次に、第２の犠牲
膜１４を異方的にドライエッチングして、ゲート電極１
５ａの側壁上にのみ第３の犠牲膜１４ａをサイドスペー
サとして残す。当該エッチングは、第１の犠牲膜１２ａ
の側壁を露出し、さらにゲート電極１５ａの側壁の上部
を露出し、かつ基板１０ａが深さ０．１μｍ掘り込まれ
たところでストップさせる。エッチングにより、凹部３
０を有する基板１０ｂが形成される。
【００７４】次に、常圧ＣＶＤ法により、ＳｉＯ2 から
なる第３の犠牲膜（絶縁膜）１６を基板全面に等方的に
０．１５μｍ堆積する。すなわち、第３の犠牲膜１６
は、基板１０ｂ、サイドスペーサ１４ａ、ゲート電極１
５ａ及び第１の犠牲膜１２ａの表面に、その表面形状を
引き継ぎながら堆積される。その表面形状は、２段曲線
を有する。この表面形状を成形型として、以下２段タイ
プのエミッタ電極を形成する。
なる第３の犠牲膜（絶縁膜）１６を基板全面に等方的に
０．１５μｍ堆積する。すなわち、第３の犠牲膜１６
は、基板１０ｂ、サイドスペーサ１４ａ、ゲート電極１
５ａ及び第１の犠牲膜１２ａの表面に、その表面形状を
引き継ぎながら堆積される。その表面形状は、２段曲線
を有する。この表面形状を成形型として、以下２段タイ
プのエミッタ電極を形成する。
【００７５】次に、図１２（Ｂ）に示すように、第３の
犠牲膜１６の上に、例えばＴｉＮXからなるエミッタ電
極１７を約０．２μｍ反応性スパッタ法で堆積する。こ
れはＤＣスパッタを装置を用いてターゲットとしてＴｉ
を使用し、Ｎ2 ＋Ａｒガスを導入して行う。
犠牲膜１６の上に、例えばＴｉＮXからなるエミッタ電
極１７を約０．２μｍ反応性スパッタ法で堆積する。こ
れはＤＣスパッタを装置を用いてターゲットとしてＴｉ
を使用し、Ｎ2 ＋Ａｒガスを導入して行う。
【００７６】最後に、エッチングにより基板１０ｂとサ
イドスペーサ１４ａの全部、及び第３の犠牲膜１６の一
部を除去して、図１２（Ｃ）に示すように、周辺部の第
３の犠牲膜１６ａを残し、かつエミッタ電極１７の先端
を露出させる。図１２（Ｄ）のように、サイドスペーサ
として減圧ＣＶＤ法又はプラズマ法により成膜されたＳ
ｉＮX 又はＳｉＯX ＮY を選択することにより、サイド
スペーサ１４ａを残すことも可能である。
イドスペーサ１４ａの全部、及び第３の犠牲膜１６の一
部を除去して、図１２（Ｃ）に示すように、周辺部の第
３の犠牲膜１６ａを残し、かつエミッタ電極１７の先端
を露出させる。図１２（Ｄ）のように、サイドスペーサ
として減圧ＣＶＤ法又はプラズマ法により成膜されたＳ
ｉＮX 又はＳｉＯX ＮY を選択することにより、サイド
スペーサ１４ａを残すことも可能である。
【００７７】以上は、エミッタ電極とゲート電極を有す
る電界放射型素子（２電極素子）の製造工程を示した。
次に、電界放射型素子の他の例として、３電極素子の製
造工程を示す。３電極素子は、エミッタ電極とゲート電
極とアノード電極の３電極からなる。
る電界放射型素子（２電極素子）の製造工程を示した。
次に、電界放射型素子の他の例として、３電極素子の製
造工程を示す。３電極素子は、エミッタ電極とゲート電
極とアノード電極の３電極からなる。
【００７８】図１３（Ａ）〜（Ｃ）、図１４（Ｄ）〜
（Ｆ）、図１５（Ｇ）〜（Ｉ）、図１６（Ｊ）〜（Ｌ）
は、本発明の第７の実施例による電界放射型素子（３電
極素子）の製造工程を示す図である。
（Ｆ）、図１５（Ｇ）〜（Ｉ）、図１６（Ｊ）〜（Ｌ）
は、本発明の第７の実施例による電界放射型素子（３電
極素子）の製造工程を示す図である。
【００７９】図１３（Ａ）において、基板２０は、石
英、ガラス等の出発基板２０ａ上にＡｌＳｉＣｕからな
るアノード電極２０ｂを形成してなる。アノード電極２
０ｂはスパッタ法により０．３μｍ堆積する。アノード
電極（ＡｌＳｉX ＣｕY ）２０ｂのスパッタは、ＤＣス
パッタ装置を用いて、ターゲットとしてＡｌＳｉX Ｃｕ
Y を用い、Ａｒガスを導入しながら行う。
英、ガラス等の出発基板２０ａ上にＡｌＳｉＣｕからな
るアノード電極２０ｂを形成してなる。アノード電極２
０ｂはスパッタ法により０．３μｍ堆積する。アノード
電極（ＡｌＳｉX ＣｕY ）２０ｂのスパッタは、ＤＣス
パッタ装置を用いて、ターゲットとしてＡｌＳｉX Ｃｕ
Y を用い、Ａｒガスを導入しながら行う。
【００８０】次に、ＳｉＯ2 からなる第１の犠牲膜（絶
縁膜）２１をアノード電極２０ｂ上にＣＶＤ法により堆
積し、その上にＡｌＳｉX ＣｕY からなるゲート電極２
５を上記のスパッタ法と同様にして堆積する。
縁膜）２１をアノード電極２０ｂ上にＣＶＤ法により堆
積し、その上にＡｌＳｉX ＣｕY からなるゲート電極２
５を上記のスパッタ法と同様にして堆積する。
【００８１】次に、図１３（Ｂ）に示すように、ＳｉＮ
X からなる第２の犠牲膜（絶縁膜）２２をゲート電極２
５上に反応性スパッタ法により０．０４μｍ堆積する。
第２の犠牲膜（ＳｉＮX ）２２のスパッタは、ＤＣスパ
ッタ装置を用いて、ターゲットとしてＳｉを用い、Ｎ2
＋Ａｒガスを導入しながら行う。
X からなる第２の犠牲膜（絶縁膜）２２をゲート電極２
５上に反応性スパッタ法により０．０４μｍ堆積する。
第２の犠牲膜（ＳｉＮX ）２２のスパッタは、ＤＣスパ
ッタ装置を用いて、ターゲットとしてＳｉを用い、Ｎ2
＋Ａｒガスを導入しながら行う。
【００８２】次に、図１３（Ｃ）に示すように、フォト
リソグラフィにより孔２３を有する所定パターンのレジ
スト膜３１を第２の犠牲膜２２上に形成する。
リソグラフィにより孔２３を有する所定パターンのレジ
スト膜３１を第２の犠牲膜２２上に形成する。
【００８３】次に、レジスト膜３１をマスクとして、第
２の犠牲膜２２を異方性エッチングし、図１４（Ｄ）に
示すように、孔２３ａを有する所定パターンの第２の犠
牲膜２２ａを残す。孔２３ａは、平面（上面）形状が直
径０．５μｍの円形である。
２の犠牲膜２２を異方性エッチングし、図１４（Ｄ）に
示すように、孔２３ａを有する所定パターンの第２の犠
牲膜２２ａを残す。孔２３ａは、平面（上面）形状が直
径０．５μｍの円形である。
【００８４】次に、レジスト膜３１を除去し、図１４
（Ｅ）に示すように、第２の犠牲膜２２ａの上面を露出
する。
（Ｅ）に示すように、第２の犠牲膜２２ａの上面を露出
する。
【００８５】次に、第２の犠牲膜２２ａをマスクとし
て、ゲート電極２５を異方性エッチングし、図１４
（Ｆ）に示すように、孔２３ｂを有する所定パターンの
ゲート電極２５ａを残す。
て、ゲート電極２５を異方性エッチングし、図１４
（Ｆ）に示すように、孔２３ｂを有する所定パターンの
ゲート電極２５ａを残す。
【００８６】なお、ゲート電極２５のエッチングは、レ
ジスト膜３１を第２の犠牲膜２２ａ上に残したまま、レ
ジスト膜３１及び第２の犠牲膜２２ａをマスクとして、
行ってもよい。レジスト膜３１は、当該エッチングの後
に除去される。
ジスト膜３１を第２の犠牲膜２２ａ上に残したまま、レ
ジスト膜３１及び第２の犠牲膜２２ａをマスクとして、
行ってもよい。レジスト膜３１は、当該エッチングの後
に除去される。
【００８７】次に、図１５（Ｇ）に示すように、常圧Ｃ
ＶＤ法により、ＳｉＯ2 からなる第３の犠牲膜（絶縁
膜）２４を基板全面に０．１５μｍ堆積する。常圧ＣＶ
Ｄ法は、例えば、原料ガスとしてＯ3 とＴＥＯＳを用
い、基板温度を４００℃にして行う。
ＶＤ法により、ＳｉＯ2 からなる第３の犠牲膜（絶縁
膜）２４を基板全面に０．１５μｍ堆積する。常圧ＣＶ
Ｄ法は、例えば、原料ガスとしてＯ3 とＴＥＯＳを用
い、基板温度を４００℃にして行う。
【００８８】次に、第３の犠牲膜２４を異方的にドライ
エッチング（エッチバック）して、図１５（Ｈ）に示す
ように、ゲート電極２５ａ及び／又は第２の犠牲膜２２
ａの側壁上にのみ第３の犠牲膜２４ａをサイドスペーサ
として残す。当該エッチングにより、第２の犠牲膜２２
ａの側壁の上部が露出し、かつ第１の犠牲膜２１の表面
が露出する。
エッチング（エッチバック）して、図１５（Ｈ）に示す
ように、ゲート電極２５ａ及び／又は第２の犠牲膜２２
ａの側壁上にのみ第３の犠牲膜２４ａをサイドスペーサ
として残す。当該エッチングにより、第２の犠牲膜２２
ａの側壁の上部が露出し、かつ第１の犠牲膜２１の表面
が露出する。
【００８９】このエッバックは、異方性ドライエッチン
グを用いる。例えば、マグネトロンＲＩＥ装置を用い、
エッチングガスとしてＣＨＦ3 ＋ＣＯ2 ＋Ａｒを用い、
反応室内圧力を５０ｍＴｏｒｒにして、ＣＨＦ3 ／ＣＯ
2 ／Ａｒ＝６０／１０／３０（ｓｃｃｍ）の流量比、基
板冷却用Ｈｅは８Ｔｏｒｒ、磁場を３０Ｇ（ガウス）、
ＲＦパワーを７００Ｗにて行う。
グを用いる。例えば、マグネトロンＲＩＥ装置を用い、
エッチングガスとしてＣＨＦ3 ＋ＣＯ2 ＋Ａｒを用い、
反応室内圧力を５０ｍＴｏｒｒにして、ＣＨＦ3 ／ＣＯ
2 ／Ａｒ＝６０／１０／３０（ｓｃｃｍ）の流量比、基
板冷却用Ｈｅは８Ｔｏｒｒ、磁場を３０Ｇ（ガウス）、
ＲＦパワーを７００Ｗにて行う。
【００９０】次に、図１５（Ｉ）に示すように、常圧Ｃ
ＶＤ法により、ＳｉＯ2 からなる第４の犠牲膜（絶縁
膜）２６を基板全面に等方的に０．１５μｍ堆積する。
すなわち、第４の犠牲膜２６は、第１の犠牲膜２１、サ
イドスペーサ２４ａ及び第２の犠牲膜２２ａの表面に、
その表面形状を引き継ぎながら堆積される。その表面形
状は、２段曲線を有する。この表面形状を成形型とし
て、以下２段タイプのエミッタ電極を形成する。
ＶＤ法により、ＳｉＯ2 からなる第４の犠牲膜（絶縁
膜）２６を基板全面に等方的に０．１５μｍ堆積する。
すなわち、第４の犠牲膜２６は、第１の犠牲膜２１、サ
イドスペーサ２４ａ及び第２の犠牲膜２２ａの表面に、
その表面形状を引き継ぎながら堆積される。その表面形
状は、２段曲線を有する。この表面形状を成形型とし
て、以下２段タイプのエミッタ電極を形成する。
【００９１】次に、図１６（Ｊ）に示すように、第４の
犠牲膜２６の上に、例えばＴｉＮXからなるエミッタ電
極２７を約０．２μｍ反応性スパッタ法で堆積する。反
応性スパッタは、ＤＣスパッタ装置を用いて、ターゲッ
トとしてＴｉを用い、Ｎ2 ＋Ａｒガスを導入しながら行
う。
犠牲膜２６の上に、例えばＴｉＮXからなるエミッタ電
極２７を約０．２μｍ反応性スパッタ法で堆積する。反
応性スパッタは、ＤＣスパッタ装置を用いて、ターゲッ
トとしてＴｉを用い、Ｎ2 ＋Ａｒガスを導入しながら行
う。
【００９２】次に、エミッタ電極２７の上に所定パター
ンのレジスト膜（図示せず）をフォトリソグラフィによ
り形成し、当該レジスト膜をマスクとしＲＩＥを行い、
図１６（Ｋ）に示すように、エミッタ電極２７ａの両側
の陰極として用いられない部分にスリット開口３４を作
る。エミッタ電極２７ｂは、スリット開口３４の外側の
エミッタ電極である。ＲＩＥは、例えばマグネトロンＲ
ＩＥ装置を用いて、エッチングガスとしてＣｌ2 を用
い、反応室内圧力を１２５ｍＴｏｒｒにして行う。
ンのレジスト膜（図示せず）をフォトリソグラフィによ
り形成し、当該レジスト膜をマスクとしＲＩＥを行い、
図１６（Ｋ）に示すように、エミッタ電極２７ａの両側
の陰極として用いられない部分にスリット開口３４を作
る。エミッタ電極２７ｂは、スリット開口３４の外側の
エミッタ電極である。ＲＩＥは、例えばマグネトロンＲ
ＩＥ装置を用いて、エッチングガスとしてＣｌ2 を用
い、反応室内圧力を１２５ｍＴｏｒｒにして行う。
【００９３】次に、上方よりスリット開口３４を通し
て、第４の犠牲膜２６の一部と、サイドスペーサ２４ａ
の全部と、第１の犠牲膜２１の一部を等方的ウェットエ
ッチングにより除去し、図１６（Ｌ）に示すように、周
辺部の第４の犠牲膜２６ａと第１の犠牲膜２１ａを残
す。
て、第４の犠牲膜２６の一部と、サイドスペーサ２４ａ
の全部と、第１の犠牲膜２１の一部を等方的ウェットエ
ッチングにより除去し、図１６（Ｌ）に示すように、周
辺部の第４の犠牲膜２６ａと第１の犠牲膜２１ａを残
す。
【００９４】上記のエッチングにより、エミッタ電極２
７ａ、ゲート電極２５ａ及びアノード電極２０ｂを露出
させることができる。第２の犠牲膜２２ａは、ゲート電
極２５ａの反射防止膜として作用するので、ゲートホー
ルの寸法ばらつきを少なくすることができる。
７ａ、ゲート電極２５ａ及びアノード電極２０ｂを露出
させることができる。第２の犠牲膜２２ａは、ゲート電
極２５ａの反射防止膜として作用するので、ゲートホー
ルの寸法ばらつきを少なくすることができる。
【００９５】図１７は、図１６（Ｌ）に示す３電極素子
の斜視図である。エミッタ電極２７ａは、エミッタ電極
２７ｂに接続され支持される。ゲート電極２５ａは、エ
ミッタ電極２７ａの先端付近に円形の孔（ゲートホー
ル）を有する。エミッタ電極２７ａの先端は、ゲート電
極２５ａの孔付近で針状に尖っている。
の斜視図である。エミッタ電極２７ａは、エミッタ電極
２７ｂに接続され支持される。ゲート電極２５ａは、エ
ミッタ電極２７ａの先端付近に円形の孔（ゲートホー
ル）を有する。エミッタ電極２７ａの先端は、ゲート電
極２５ａの孔付近で針状に尖っている。
【００９６】３電極素子は、陰極であるエミッタ電極２
７ａと陽極であるアノード電極２０ｂを有し、ゲート電
極２５ａに正電位を印加することにより、エミッタ電極
２７ａからアノード電極２０ｂに向けて電子を放出させ
ることができる。
７ａと陽極であるアノード電極２０ｂを有し、ゲート電
極２５ａに正電位を印加することにより、エミッタ電極
２７ａからアノード電極２０ｂに向けて電子を放出させ
ることができる。
【００９７】次に、以上説明した実施例における製造工
程において、パーティクルが付着してもショートが発生
しにくいことを図１８と図１９とを参照して説明する。
程において、パーティクルが付着してもショートが発生
しにくいことを図１８と図１９とを参照して説明する。
【００９８】図１８は、図８（Ａ）に示した第２の実施
例の変形例の第３の方法における基板等のエッチング除
去工程を示す。すなわち、図６（Ｂ）に示す素子を製造
した後、エミッタ電極１７の凹部を、例えばＳＯＧ等か
らなる平坦化膜２９ａで埋める。その後、平坦化膜２９
ａをエッチバックし、エミッタ電極１７の表面を平坦化
する。続いて、エミッタ電極１７の上に、例えばＡｌか
らなる接着剤２９ｂを、さらにその上に支持基板２８を
形成する。その後、図６（Ｃ）の工程と同様に、基板１
０ａ等をウエットエッチングにより除去するために素子
をエッチング液３２に浸す。エッチング液３２中に存在
するパーティクル３３が孔１３からエミッタ電極１７と
ゲート電極１５ａとの間に侵入したとしても、パーティ
クル３３は第１の犠牲膜１２ａとエミッタ電極１７との
間で接触しても電気的なショートは発生しない。つま
り、絶縁性の第１の犠牲膜１２ａとエミッタ電極１７と
が対向するので、ゲート電極１５ａとエミッタ電極１７
との間の電気的ショートは生じにくい。
例の変形例の第３の方法における基板等のエッチング除
去工程を示す。すなわち、図６（Ｂ）に示す素子を製造
した後、エミッタ電極１７の凹部を、例えばＳＯＧ等か
らなる平坦化膜２９ａで埋める。その後、平坦化膜２９
ａをエッチバックし、エミッタ電極１７の表面を平坦化
する。続いて、エミッタ電極１７の上に、例えばＡｌか
らなる接着剤２９ｂを、さらにその上に支持基板２８を
形成する。その後、図６（Ｃ）の工程と同様に、基板１
０ａ等をウエットエッチングにより除去するために素子
をエッチング液３２に浸す。エッチング液３２中に存在
するパーティクル３３が孔１３からエミッタ電極１７と
ゲート電極１５ａとの間に侵入したとしても、パーティ
クル３３は第１の犠牲膜１２ａとエミッタ電極１７との
間で接触しても電気的なショートは発生しない。つま
り、絶縁性の第１の犠牲膜１２ａとエミッタ電極１７と
が対向するので、ゲート電極１５ａとエミッタ電極１７
との間の電気的ショートは生じにくい。
【００９９】図１９は、図８（Ｂ）に示した第２の実施
例の変形例の第４の方法におけるエッチング工程を示
す。つまり、エミッタ電極１７と支持基板２８を接着剤
２９ｂにより接着した後、図６（Ｃ）の工程と同様に、
基板１０ａ等をエッチングすると共に、第３の犠牲膜１
６をウエットエッチングし、図８（Ｂ）に示すように、
サイドスペーサ１４ａを残す。この場合、素子が浸され
たエッチング液３２中にパーティクル３３が存在して
も、残されたサイドスペース１４ａによりパーティクル
３３はエミッタ電極１７とゲート電極１５ａとの間に侵
入しにくく、電気的なショートが発生しにくい。
例の変形例の第４の方法におけるエッチング工程を示
す。つまり、エミッタ電極１７と支持基板２８を接着剤
２９ｂにより接着した後、図６（Ｃ）の工程と同様に、
基板１０ａ等をエッチングすると共に、第３の犠牲膜１
６をウエットエッチングし、図８（Ｂ）に示すように、
サイドスペーサ１４ａを残す。この場合、素子が浸され
たエッチング液３２中にパーティクル３３が存在して
も、残されたサイドスペース１４ａによりパーティクル
３３はエミッタ電極１７とゲート電極１５ａとの間に侵
入しにくく、電気的なショートが発生しにくい。
【０１００】以上図１８と図１９を参照して説明した効
果は、図８（Ａ）と図８（Ｂ）の実施例だけに限らず、
記載したすべての実施例において同様に得られるもので
ある。
果は、図８（Ａ）と図８（Ｂ）の実施例だけに限らず、
記載したすべての実施例において同様に得られるもので
ある。
【０１０１】以上説明した実施例において、第１の犠牲
膜（絶縁膜）と第２の犠牲膜（絶縁膜）は、ＳｉＮX あ
るいはＳｉＯX ＮY 、ＳｉＯ2 、ＳｉＯ、ＰＳＧ、ＢＰ
ＳＧ、ＴｉＯX 、ＴａＯX 、ＡｌＯX 、ＨｆＯX 、Ａｌ
Ｎx のいずれかでよい。また、第３の犠牲膜（絶縁膜）
は、ＳｉＮX 、ＳｉＯX ＮY 、ＳｉＯ2 、ＰＳＧ，ＢＰ
ＳＧのいずれかであってよい。
膜（絶縁膜）と第２の犠牲膜（絶縁膜）は、ＳｉＮX あ
るいはＳｉＯX ＮY 、ＳｉＯ2 、ＳｉＯ、ＰＳＧ、ＢＰ
ＳＧ、ＴｉＯX 、ＴａＯX 、ＡｌＯX 、ＨｆＯX 、Ａｌ
Ｎx のいずれかでよい。また、第３の犠牲膜（絶縁膜）
は、ＳｉＮX 、ＳｉＯX ＮY 、ＳｉＯ2 、ＰＳＧ，ＢＰ
ＳＧのいずれかであってよい。
【０１０２】ゲート電極上の絶縁膜（例えば絶縁膜１２
ａ）は１層に限定されず、２層以上の絶縁膜をゲート電
極上に形成してもよい。
ａ）は１層に限定されず、２層以上の絶縁膜をゲート電
極上に形成してもよい。
【０１０３】図２０は、上記の電界放射型素子を用いた
フラットパネルディスプレイの断面図である。
フラットパネルディスプレイの断面図である。
【０１０４】電界放射型素子は、上述の第６の実施例に
示した方法により製造された２電極素子である。絶縁体
からなる支持基板６１の上に、ＡｌまたはＣｕ等からな
る配線層６３と多結晶Ｓｉ等からなる抵抗層６４を形成
する。抵抗層６４の上には、頂角および曲率半径の小さ
い先端を持つエミッタ電極６６を多数配列し、電界放射
エミッタアレイ（ＦＥＡ）を形成する。ゲート電極６２
は、各エミッタ電極６６の先端付近に小さな開口（ゲー
トホール）を有し、図示しないが開口ごとに独立して電
圧を印加することができる。複数のエミッタ電極６６
も、それぞれ独立して電圧を印加することができる。
示した方法により製造された２電極素子である。絶縁体
からなる支持基板６１の上に、ＡｌまたはＣｕ等からな
る配線層６３と多結晶Ｓｉ等からなる抵抗層６４を形成
する。抵抗層６４の上には、頂角および曲率半径の小さ
い先端を持つエミッタ電極６６を多数配列し、電界放射
エミッタアレイ（ＦＥＡ）を形成する。ゲート電極６２
は、各エミッタ電極６６の先端付近に小さな開口（ゲー
トホール）を有し、図示しないが開口ごとに独立して電
圧を印加することができる。複数のエミッタ電極６６
も、それぞれ独立して電圧を印加することができる。
【０１０５】エミッタ電極６６およびゲート電極６２を
含む電子源に対向して、ガラスまたは石英等からなる透
明基板６８を含む対向基板を配置する。対向基板は、透
明基板６８の下にＩＴＯ等からなる透明電極（アノード
電極）６９を配置し、さらにその下に蛍光材７０を配置
する。
含む電子源に対向して、ガラスまたは石英等からなる透
明基板６８を含む対向基板を配置する。対向基板は、透
明基板６８の下にＩＴＯ等からなる透明電極（アノード
電極）６９を配置し、さらにその下に蛍光材７０を配置
する。
【０１０６】電子源と対向基板とは、透明電極６９とエ
ミッタ電極６６の間の距離が０．１〜５ｍｍ程度に保た
れるように、接着剤を塗布したガラス基板からなるスペ
ーサ５０を介して接合される。接着剤には、例えば低融
点ガラスを用いることができる。
ミッタ電極６６の間の距離が０．１〜５ｍｍ程度に保た
れるように、接着剤を塗布したガラス基板からなるスペ
ーサ５０を介して接合される。接着剤には、例えば低融
点ガラスを用いることができる。
【０１０７】なお、スペーサ５０としてガラス基板を用
いず、エポキシ樹脂等の接着剤中にガラスビーズ等を分
散させてスペーサ５０を構成することもできる。
いず、エポキシ樹脂等の接着剤中にガラスビーズ等を分
散させてスペーサ５０を構成することもできる。
【０１０８】ゲッター材５１は、例えばＴｉ、Ａｌ、Ｍ
ｇ等で形成され、放出ガスがエミッタ電極６６の表面に
再付着するのを防止する。
ｇ等で形成され、放出ガスがエミッタ電極６６の表面に
再付着するのを防止する。
【０１０９】対向基板には、予め排気管４９が形成され
ている。排気管４９を利用して、フラットパネルディス
プレイの内部を１０-5〜１０-9Ｔｏｒｒ程度まで真空排
気した後、バーナー等で排気管４９を封止する。その
後、アノード電極（透明電極）６９、エミッタ電極６
６、ゲート電極６２の配線を行い、フラットパネルディ
スプレイを完成させる。
ている。排気管４９を利用して、フラットパネルディス
プレイの内部を１０-5〜１０-9Ｔｏｒｒ程度まで真空排
気した後、バーナー等で排気管４９を封止する。その
後、アノード電極（透明電極）６９、エミッタ電極６
６、ゲート電極６２の配線を行い、フラットパネルディ
スプレイを完成させる。
【０１１０】アノード電極（透明電極）６９は、常に正
電位に保持されている。表示画素は、エミッタ配線とゲ
ート配線とにより２次元的に選択される。つまり、電圧
が印加されたエミッタ配線とゲート配線の交点に配置さ
れる電界放射型素子が選択される。
電位に保持されている。表示画素は、エミッタ配線とゲ
ート配線とにより２次元的に選択される。つまり、電圧
が印加されたエミッタ配線とゲート配線の交点に配置さ
れる電界放射型素子が選択される。
【０１１１】エミッタ電極およびゲート電極には、それ
ぞれ負電位および正電位が与えられ、エミッタ電極から
アノード電極に向けて電子が放出される。電子が蛍光材
７０に照射されると、その部分（画素）が発光する。
ぞれ負電位および正電位が与えられ、エミッタ電極から
アノード電極に向けて電子が放出される。電子が蛍光材
７０に照射されると、その部分（画素）が発光する。
【０１１２】なお、ゲート電極、第２の積層膜及びエミ
ッタ電極には、多結晶Ｓｉや非晶質Ｓｉ等の半導体、Ｗ
ＳｉX やＴｉＳｉX やＭｏＳｉX 等のシリサイド化合
物、ＡｌやＣｕやＷやＭｏやＮｉやＴｉＮX 等の金属を
用いることができる。
ッタ電極には、多結晶Ｓｉや非晶質Ｓｉ等の半導体、Ｗ
ＳｉX やＴｉＳｉX やＭｏＳｉX 等のシリサイド化合
物、ＡｌやＣｕやＷやＭｏやＮｉやＴｉＮX 等の金属を
用いることができる。
【０１１３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【０１１４】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極の下にゲート電極と同一形状の絶縁膜を配置
してエミッタ電極と対向させたために、ウエットエッチ
ングやリンスあるいは乾燥工程中にパーティクルが素子
に侵入しても、パーティクルによるゲート電極とエミッ
タ電極間のショートを避けることができ、素子製造の歩
留りが向上する。
ゲート電極の下にゲート電極と同一形状の絶縁膜を配置
してエミッタ電極と対向させたために、ウエットエッチ
ングやリンスあるいは乾燥工程中にパーティクルが素子
に侵入しても、パーティクルによるゲート電極とエミッ
タ電極間のショートを避けることができ、素子製造の歩
留りが向上する。
【０１１５】また、エミッタ電極の先端部が配置される
孔に面したゲート電極の側壁部に絶縁膜によりサイドス
ペーサを残したことによりウエットエッチングやリンス
あるいは乾燥工程中にゲート電極とエミッタ電極間にパ
ーティクルが侵入することを避けることができ、素子製
造の歩留りが向上する。
孔に面したゲート電極の側壁部に絶縁膜によりサイドス
ペーサを残したことによりウエットエッチングやリンス
あるいは乾燥工程中にゲート電極とエミッタ電極間にパ
ーティクルが侵入することを避けることができ、素子製
造の歩留りが向上する。
【図１】 図１（Ａ）〜（Ｃ）は、本発明の第１の実施
例による電界放射型素子（２電極素子）の製造工程を示
す図である。
例による電界放射型素子（２電極素子）の製造工程を示
す図である。
【図２】 図２（Ｄ）〜（Ｆ）は、図１（Ｃ）に続く電
界放射型素子の製造工程を示す図である。
界放射型素子の製造工程を示す図である。
【図３】 図３（Ｇ）〜（Ｉ）は、図２（Ｆ）に続く電
界放射型素子の製造工程を示す図である。
界放射型素子の製造工程を示す図である。
【図４】 図４（Ｊ）〜（Ｌ）は、図３（Ｉ）に続く電
界放射型素子の製造工程を示す図である。
界放射型素子の製造工程を示す図である。
【図５】 図５（Ｍ）〜（Ｏ）は、図４（Ｌ）に続く電
界放射型素子の製造工程を示す図である。
界放射型素子の製造工程を示す図である。
【図６】 図６（Ａ）〜（Ｃ）は、本発明の第２の実施
例による電界放射型素子の製造工程を示す図である。
例による電界放射型素子の製造工程を示す図である。
【図７】 図７（Ａ），（Ｂ）は、本発明の第２の実施
例の変形例として素子を支持基板で補強する方法を２種
類示す図である。
例の変形例として素子を支持基板で補強する方法を２種
類示す図である。
【図８】 図８（Ａ），（Ｂ）は、本発明の第２の実施
例のさらに別の変形例として素子を支持基板で補強する
方法を２種類示す図である。
例のさらに別の変形例として素子を支持基板で補強する
方法を２種類示す図である。
【図９】 図９（Ａ）〜（Ｄ）は、本発明の第３の実施
例による電界放射型素子（２電極素子）の製造工程を示
す図である。
例による電界放射型素子（２電極素子）の製造工程を示
す図である。
【図１０】 図１０（Ａ）〜（Ｄ）は、本発明の第４の
実施例による電界放射型素子（２電極素子）の製造工程
を示す図である。
実施例による電界放射型素子（２電極素子）の製造工程
を示す図である。
【図１１】 図１１（Ａ）〜（Ｄ）は、本発明の第５の
実施例による電界放射型素子（２電極素子）の製造工程
を示す図である。
実施例による電界放射型素子（２電極素子）の製造工程
を示す図である。
【図１２】 図１２（Ａ）〜（Ｄ）は、本発明の第６の
実施例による電界放射型素子（２電極素子）の他の製造
工程を示す図である。
実施例による電界放射型素子（２電極素子）の他の製造
工程を示す図である。
【図１３】 図１３（Ａ）〜（Ｃ）は、本発明の第７の
実施例による電界放射型素子（３電極素子）の製造工程
を示す図である。
実施例による電界放射型素子（３電極素子）の製造工程
を示す図である。
【図１４】 図１４（Ｄ）〜（Ｆ）は、図１３（Ｃ）に
続く電界放射型素子の製造工程を示す図である。
続く電界放射型素子の製造工程を示す図である。
【図１５】 図１５（Ｇ）〜（Ｉ）は、図１４（Ｆ）に
続く電界放射型素子の製造工程を示す図である。
続く電界放射型素子の製造工程を示す図である。
【図１６】 図１６（Ｊ）〜（Ｌ）は、図１５（Ｉ）に
続く電界放射型素子の製造工程を示す図である。
続く電界放射型素子の製造工程を示す図である。
【図１７】 図１６（Ｌ）に示す電界放射型素子の斜視
図である。
図である。
【図１８】 本発明の実施例による電界放射型素子の製
造方法の効果を説明するためのエッチング工程を示す図
である。
造方法の効果を説明するためのエッチング工程を示す図
である。
【図１９】 本発明の実施例による電界放射型素子の製
造方法の効果を説明するためのエッチング工程を示す図
である。
造方法の効果を説明するためのエッチング工程を示す図
である。
【図２０】 電界放射型素子を用いたフラットパネルデ
ィスプレイの断面図である。
ィスプレイの断面図である。
【図２１】 従来の技術による電界放射型素子の製造方
法のエッチング工程を示す図である。
法のエッチング工程を示す図である。
１０ 基板、 １０ａ 出発基板、 １０ｂ 第１
の積層膜、 １０ｃ，１０ｄ 第２の積層膜、 １
２，１２ａ 第１の犠牲膜（絶縁膜）、 １２ｃ レ
ジスト膜、 １３，１３ａ，１３ｂ 孔、 １４
第２の犠牲膜、１４ａ サイドスペーサ、 １５，１
５ａ ゲート電極、 １５ｂ，１５ｃ 第２のゲート
電極、 １６ 第３の犠牲膜、 １７ エミッタ電
極、２０ 基板、 ２０ａ 出発基板、 ２０ｂ
アノード電極、 ２０ｄ，２０ｅ 基板、 ２１
第１の犠牲膜（絶縁膜）、 ２２，２２ａ 第２の犠
牲膜（絶縁膜）、 ２３，２３ａ 孔、 ２４ 第
３の犠牲膜、２４ａ サイドスペーサ、 ２５，２５
ａ，２５ｃ 第１のゲート電極、２５ｂ，２５ｄ 第２
のゲート電極、 ２６ 第４の犠牲膜、 ２７，２
７ａ，２７ｂ エミッタ電極、 ２８ 支持基板、
２９ａ 平坦化膜、２９ｂ 接着剤、 ３０ 凹
部、 ３１ レジスト膜、 ３２ エッチング液、
３３ パーティクル、 ３４ スリット開口、
４１，４１ａゲート電極、 ４２ａ サイドスペ
ーサ、 ４３ 第２の犠牲膜（絶縁膜）、 ４４
エミッタ電極、 ４５ 平坦化膜、 ４６ 接着
剤、 ４７ 支持基板、 ４８ ゲートホール、
４９ 排気管、 ５０ スペーサ、 ５１ ゲッ
ター、 ６１ 支持基板、 ６２，６２ａ ゲート
電極、 ６３ 配線層、 ６４ 抵抗層、 ６
６ エミッタ電極、 ６７ゲートホール、 ６８
透明基板、 ６９ 透明電極、 ７０ 蛍光材
の積層膜、 １０ｃ，１０ｄ 第２の積層膜、 １
２，１２ａ 第１の犠牲膜（絶縁膜）、 １２ｃ レ
ジスト膜、 １３，１３ａ，１３ｂ 孔、 １４
第２の犠牲膜、１４ａ サイドスペーサ、 １５，１
５ａ ゲート電極、 １５ｂ，１５ｃ 第２のゲート
電極、 １６ 第３の犠牲膜、 １７ エミッタ電
極、２０ 基板、 ２０ａ 出発基板、 ２０ｂ
アノード電極、 ２０ｄ，２０ｅ 基板、 ２１
第１の犠牲膜（絶縁膜）、 ２２，２２ａ 第２の犠
牲膜（絶縁膜）、 ２３，２３ａ 孔、 ２４ 第
３の犠牲膜、２４ａ サイドスペーサ、 ２５，２５
ａ，２５ｃ 第１のゲート電極、２５ｂ，２５ｄ 第２
のゲート電極、 ２６ 第４の犠牲膜、 ２７，２
７ａ，２７ｂ エミッタ電極、 ２８ 支持基板、
２９ａ 平坦化膜、２９ｂ 接着剤、 ３０ 凹
部、 ３１ レジスト膜、 ３２ エッチング液、
３３ パーティクル、 ３４ スリット開口、
４１，４１ａゲート電極、 ４２ａ サイドスペ
ーサ、 ４３ 第２の犠牲膜（絶縁膜）、 ４４
エミッタ電極、 ４５ 平坦化膜、 ４６ 接着
剤、 ４７ 支持基板、 ４８ ゲートホール、
４９ 排気管、 ５０ スペーサ、 ５１ ゲッ
ター、 ６１ 支持基板、 ６２，６２ａ ゲート
電極、 ６３ 配線層、 ６４ 抵抗層、 ６
６ エミッタ電極、 ６７ゲートホール、 ６８
透明基板、 ６９ 透明電極、 ７０ 蛍光材
Claims (1)
- 【請求項１】 （ａ）基板の表面に少なくとも１層以上
からなる導電膜を形成する工程と、 （ｂ）前記導電膜上に第１の絶縁膜を形成する工程と、 （ｃ）前記第１の絶縁膜上にフォトリソグラフィにより
レジストパターンを形成する工程と、 （ｄ）前記レジストパターンをマスクとしてエッチング
を行い、前記第１の絶縁膜に前記導電膜に達し前記第１
の絶縁膜の膜面と実質的に垂直な側面をもつ孔を形成す
る工程と、 （ｅ）前記レジストパターン又は前記第１の絶縁膜のい
ずれかまたは両方をマスクとしてエッチングを行い、前
記導電膜に前記基板に達し前記導電膜の膜面と実質的に
垂直な側面をもつ孔を形成する工程と、 （ｆ）前記工程（ｅ）の前又は後に前記レジストパター
ンを除去する工程と、 （ｇ）前記孔が形成された前記第１の絶縁膜と前記基板
とに第２の絶縁膜を形成する工程と、 （ｈ）前記第２の絶縁膜をエッチバックすることにより
前記導電膜の孔及び／又は前記第１の絶縁膜の孔の側壁
に前記第２の絶縁膜の一部からなるサイドスペーサを残
す工程と、 （ｉ）前記第１の絶縁膜と、前記導電膜と、前記サイド
スペーサと、前記基板とを覆うように第３の絶縁膜を形
成する工程と、 （ｊ）前記第３の絶縁膜上に導電性のエミッタを形成す
る工程と、 （ｋ）前記基板と前記第３の絶縁膜の一部を除去して、
少なくとも前記エミッタの先端部と前記導電膜の孔を露
出させる工程とを含む電界放射型素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10508298A JPH11306957A (ja) | 1998-04-15 | 1998-04-15 | 電界放射型素子の製造方法 |
| US09/290,838 US6074264A (en) | 1998-04-15 | 1999-04-13 | Manufacture of field emission element with short circuit preventing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10508298A JPH11306957A (ja) | 1998-04-15 | 1998-04-15 | 電界放射型素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11306957A true JPH11306957A (ja) | 1999-11-05 |
Family
ID=14398013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10508298A Withdrawn JPH11306957A (ja) | 1998-04-15 | 1998-04-15 | 電界放射型素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6074264A (ja) |
| JP (1) | JPH11306957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100435265C (zh) * | 2005-03-16 | 2008-11-19 | 毕明光 | 利用核径迹技术制造场发射真空微电子器件及显示器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000011858A (ja) * | 1998-06-22 | 2000-01-14 | Yamaha Corp | 電界放射型素子の製造方法 |
| US6448100B1 (en) * | 2001-06-12 | 2002-09-10 | Hewlett-Packard Compnay | Method for fabricating self-aligned field emitter tips |
| US6648710B2 (en) * | 2001-06-12 | 2003-11-18 | Hewlett-Packard Development Company, L.P. | Method for low-temperature sharpening of silicon-based field emitter tips |
| US6963160B2 (en) | 2001-12-26 | 2005-11-08 | Trepton Research Group, Inc. | Gated electron emitter having supported gate |
| CN101093771A (zh) * | 2006-06-23 | 2007-12-26 | 清华大学 | 碳纳米管场发射体及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892323A (en) * | 1993-03-08 | 1999-04-06 | International Business Machines Corporation | Structure and method of making field emission displays |
| US5795208A (en) * | 1994-10-11 | 1998-08-18 | Yamaha Corporation | Manufacture of electron emitter by replica technique |
| US5599749A (en) * | 1994-10-21 | 1997-02-04 | Yamaha Corporation | Manufacture of micro electron emitter |
| JP3097561B2 (ja) * | 1995-07-26 | 2000-10-10 | ヤマハ株式会社 | 電界放出陰極及び電界放出型素子の製造方法 |
| JPH0963469A (ja) * | 1995-08-25 | 1997-03-07 | Yamaha Corp | 電界放出型素子の製造方法 |
| JPH0982217A (ja) * | 1995-09-08 | 1997-03-28 | Yamaha Corp | 電界放出型素子の製造方法 |
-
1998
- 1998-04-15 JP JP10508298A patent/JPH11306957A/ja not_active Withdrawn
-
1999
- 1999-04-13 US US09/290,838 patent/US6074264A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100435265C (zh) * | 2005-03-16 | 2008-11-19 | 毕明光 | 利用核径迹技术制造场发射真空微电子器件及显示器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6074264A (en) | 2000-06-13 |
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