JP2000113807A - 電界放射型素子の製造方法 - Google Patents
電界放射型素子の製造方法Info
- Publication number
- JP2000113807A JP2000113807A JP28566198A JP28566198A JP2000113807A JP 2000113807 A JP2000113807 A JP 2000113807A JP 28566198 A JP28566198 A JP 28566198A JP 28566198 A JP28566198 A JP 28566198A JP 2000113807 A JP2000113807 A JP 2000113807A
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- forming
- gate
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
- H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
- H01J1/02—Main electrodes
- H01J1/30—Cold cathodes, e.g. field-emissive cathode
- H01J1/304—Field-emissive cathodes
- H01J1/3042—Field-emissive cathodes microengineered, e.g. Spindt-type
- H01J1/3044—Point emitters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J31/00—Cathode ray tubes; Electron beam tubes
- H01J31/08—Cathode ray tubes; Electron beam tubes having a screen on or from which an image or pattern is formed, picked up, converted, or stored
- H01J31/10—Image or pattern display tubes, i.e. having electrical input and optical output; Flying-spot tubes for scanning purposes
- H01J31/12—Image or pattern display tubes, i.e. having electrical input and optical output; Flying-spot tubes for scanning purposes with luminescent screen
- H01J31/123—Flat display tubes
- H01J31/125—Flat display tubes provided with control means permitting the electron beam to reach selected parts of the screen, e.g. digital selection
- H01J31/127—Flat display tubes provided with control means permitting the electron beam to reach selected parts of the screen, e.g. digital selection using large area or array sources, i.e. essentially a source for each pixel group
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Cold Cathode And The Manufacture (AREA)
- Weting (AREA)
- Electrodes For Cathode-Ray Tubes (AREA)
- Vessels, Lead-In Wires, Accessory Apparatuses For Cathode-Ray Tubes (AREA)
- Common Detailed Techniques For Electron Tubes Or Discharge Tubes (AREA)
- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
Abstract
(57)【要約】
【課題】 エミッタ電極面とゲート電極面をできるだけ
近接できるような構造の電界放射型素子の製造方法を提
供することを課題とする。 【解決手段】 基板（１０ａ）上に導電材のゲート膜
（１１ａ）が形成され、ゲート膜上に所定形状の孔を有
するレジストが形成され、レジストをリフローして前記
孔の内側をテーパー形状にする。そして、前記テーパー
形状のレジストをマスクとしてゲート膜と基板とを異方
性エッチングして、ゲート膜にテーパー形状の孔を形成
し、かつ基板の途中までテーパー形状の孔を形成する。
次に、残った前記レジストを除去し、ゲート膜と基板と
に形成した孔の上に第１の犠牲膜を形成し、第１の犠牲
膜上に導電材のエミッタ膜（１５）を形成する。そし
て、不要部分を除去することによりエミッタ膜とゲート
膜とを露出させて電界放射型素子を得る。
近接できるような構造の電界放射型素子の製造方法を提
供することを課題とする。 【解決手段】 基板（１０ａ）上に導電材のゲート膜
（１１ａ）が形成され、ゲート膜上に所定形状の孔を有
するレジストが形成され、レジストをリフローして前記
孔の内側をテーパー形状にする。そして、前記テーパー
形状のレジストをマスクとしてゲート膜と基板とを異方
性エッチングして、ゲート膜にテーパー形状の孔を形成
し、かつ基板の途中までテーパー形状の孔を形成する。
次に、残った前記レジストを除去し、ゲート膜と基板と
に形成した孔の上に第１の犠牲膜を形成し、第１の犠牲
膜上に導電材のエミッタ膜（１５）を形成する。そし
て、不要部分を除去することによりエミッタ膜とゲート
膜とを露出させて電界放射型素子を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、電界放射型素子の
製造方法に関し、特に電界放出陰極の先端から電子を放
出させる電界放射型素子の製造技術に関する。
製造方法に関し、特に電界放出陰極の先端から電子を放
出させる電界放射型素子の製造技術に関する。
【０００２】
【従来の技術】電界放射型素子は、電界集中を利用し
て、先鋭なエミッタ（電界放出陰極）の先端から電子を
放出させる素子である。例えば、フラットパネルディス
プレイは、多数のエミッタを配列した電界放射エミッタ
アレイ（ＦＥＡ）を用いて構成される。それぞれのエミ
ッタは、ディスプレイの各画素の輝度等を制御する。
て、先鋭なエミッタ（電界放出陰極）の先端から電子を
放出させる素子である。例えば、フラットパネルディス
プレイは、多数のエミッタを配列した電界放射エミッタ
アレイ（ＦＥＡ）を用いて構成される。それぞれのエミ
ッタは、ディスプレイの各画素の輝度等を制御する。
【０００３】電界放射型素子は、エミッタからの電子の
放出の為にエミッタ先端に電界をかける。そのため、エ
ミッタに対して正電位にバイアスされたゲート電極をエ
ミッタ電極の近傍に配置している。
放出の為にエミッタ先端に電界をかける。そのため、エ
ミッタに対して正電位にバイアスされたゲート電極をエ
ミッタ電極の近傍に配置している。
【０００４】
【発明が解決しようとする課題】電界放射型素子に要求
される条件としては、放射電流の増加（ゲート・エミッ
タ間の閾電圧の低減）、高速駆動などがあり、この条件
を満たすために素子の構造や形状に特別な工夫をこらす
必要があり、同時にそのような素子を安定的に信頼性高
く製造するためには製造方法においても特別な工夫を必
要とする。
される条件としては、放射電流の増加（ゲート・エミッ
タ間の閾電圧の低減）、高速駆動などがあり、この条件
を満たすために素子の構造や形状に特別な工夫をこらす
必要があり、同時にそのような素子を安定的に信頼性高
く製造するためには製造方法においても特別な工夫を必
要とする。
【０００５】エミッタ電極面とゲート電極面との距離を
できるだけ近づけることにより、低閾電圧化が可能とな
る。ただし、従来は図２８に示すようにゲート電極１０
０は断面が四角形であるために、エミッタ電極１１０の
表面とゲート電極１００の角とが接近して短絡の危険が
あるために、あまり近接させることはできなかった。
できるだけ近づけることにより、低閾電圧化が可能とな
る。ただし、従来は図２８に示すようにゲート電極１０
０は断面が四角形であるために、エミッタ電極１１０の
表面とゲート電極１００の角とが接近して短絡の危険が
あるために、あまり近接させることはできなかった。
【０００６】また、ゲート電極１００の厚みｔを厚くす
ると、エミッタ電極１１０の先端の電界が強くなり、同
じ放射電流を得る場合にゲート・エミッタ間の閾電圧値
を下げることができる。逆に同じゲート・エミッタ間電
圧でより大きな放射電流を得ることができる。またゲー
ト電極１００の厚みｔが大きいと、ゲートの配線抵抗が
小さくなるので高速駆動が可能となる。しかし、従来の
四角形のゲート電極１００では、その厚みｔを増加する
と角での短絡の危険を避けるためエミッタ電極１１０の
面からゲート電極１００の面までの間隔が離れてしま
い、効果的に閾電圧の低減ができず、ゲート電極１００
の厚みｔを大きくとることができないという問題があっ
た。
ると、エミッタ電極１１０の先端の電界が強くなり、同
じ放射電流を得る場合にゲート・エミッタ間の閾電圧値
を下げることができる。逆に同じゲート・エミッタ間電
圧でより大きな放射電流を得ることができる。またゲー
ト電極１００の厚みｔが大きいと、ゲートの配線抵抗が
小さくなるので高速駆動が可能となる。しかし、従来の
四角形のゲート電極１００では、その厚みｔを増加する
と角での短絡の危険を避けるためエミッタ電極１１０の
面からゲート電極１００の面までの間隔が離れてしま
い、効果的に閾電圧の低減ができず、ゲート電極１００
の厚みｔを大きくとることができないという問題があっ
た。
【０００７】さらに、電界放射型素子において他に重要
な要件は、エミッタ電極１１０の先端部の先鋭化であ
る。すなわち、エミッタ電極１１０の先端部の頂角を小
さくすることにより先端の電界が強くなって、同じ放射
電流を得る場合にゲート・エミッタ間の閾電圧値を下げ
ることができ、同じゲート・エミッタ間電圧でより大き
な放射電流を得ることができる。従って、エミッタ電極
の形状を制御できて容易に任意の形状で先鋭化できる製
造方法を採用することが重要な課題である。
な要件は、エミッタ電極１１０の先端部の先鋭化であ
る。すなわち、エミッタ電極１１０の先端部の頂角を小
さくすることにより先端の電界が強くなって、同じ放射
電流を得る場合にゲート・エミッタ間の閾電圧値を下げ
ることができ、同じゲート・エミッタ間電圧でより大き
な放射電流を得ることができる。従って、エミッタ電極
の形状を制御できて容易に任意の形状で先鋭化できる製
造方法を採用することが重要な課題である。
【０００８】本発明の目的は、放射電流が増加でき（ゲ
ート・エミッタ間の閾電圧の低減化）、高速駆動が可能
な構造を持った電界放射型素子の製造方法を提供するこ
とである。
ート・エミッタ間の閾電圧の低減化）、高速駆動が可能
な構造を持った電界放射型素子の製造方法を提供するこ
とである。
【０００９】本発明の別の目的は、エミッタ電極面とゲ
ート電極面をできるだけ近接できるような構造の電界放
射型素子の製造方法を提供することである。
ート電極面をできるだけ近接できるような構造の電界放
射型素子の製造方法を提供することである。
【００１０】本発明のさらに別の目的は、エミッタ電極
の形状をより先鋭化できる電界放射型素子の製造方法を
提供することである。
の形状をより先鋭化できる電界放射型素子の製造方法を
提供することである。
【００１１】
【課題を解決するための手段】本発明の一観点によれ
ば、（ａ）基板上に導電材のゲート膜を含む表面層を形
成する工程と、（ｂ）フォトリソグラフィ処理により所
定形状の孔を有するレジストパターンを前記表面層の上
に形成する工程と、（ｃ）前記レジストパターンをリフ
ローして前記孔の内側を下に向かって徐々に内径が狭く
なり断面形状がなだらかなテーパー形状を有するレジス
トパターンを形成する工程と、（ｄ）前記テーパー形状
のレジストパターンをマスクとして前記ゲート膜と前記
基板とを異方性エッチングして、前記ゲート膜に前記基
板に向かって徐々に内径が狭くなり断面形状がなだらか
なテーパー形状の孔を形成し、かつ前記基板の途中まで
前記テーパー形状の孔に連続する孔を形成する工程と、
（ｅ）残った前記レジストパターンを除去する工程と、
（ｆ）前記ゲート膜と基板とに形成した孔の上に第１の
犠牲膜を形成する工程と、（ｇ）前記第１の犠牲膜の上
に導電材のエミッタ膜を形成する工程と、（ｈ）前記基
板と前記第１の犠牲膜の一部を含む不要部分を除去する
ことにより前記エミッタ膜と前記ゲート膜とを露出させ
る工程とを含む電界放射型素子の製造方法が提供され
る。
ば、（ａ）基板上に導電材のゲート膜を含む表面層を形
成する工程と、（ｂ）フォトリソグラフィ処理により所
定形状の孔を有するレジストパターンを前記表面層の上
に形成する工程と、（ｃ）前記レジストパターンをリフ
ローして前記孔の内側を下に向かって徐々に内径が狭く
なり断面形状がなだらかなテーパー形状を有するレジス
トパターンを形成する工程と、（ｄ）前記テーパー形状
のレジストパターンをマスクとして前記ゲート膜と前記
基板とを異方性エッチングして、前記ゲート膜に前記基
板に向かって徐々に内径が狭くなり断面形状がなだらか
なテーパー形状の孔を形成し、かつ前記基板の途中まで
前記テーパー形状の孔に連続する孔を形成する工程と、
（ｅ）残った前記レジストパターンを除去する工程と、
（ｆ）前記ゲート膜と基板とに形成した孔の上に第１の
犠牲膜を形成する工程と、（ｇ）前記第１の犠牲膜の上
に導電材のエミッタ膜を形成する工程と、（ｈ）前記基
板と前記第１の犠牲膜の一部を含む不要部分を除去する
ことにより前記エミッタ膜と前記ゲート膜とを露出させ
る工程とを含む電界放射型素子の製造方法が提供され
る。
【００１２】本発明の他の観点によれば、（ａ）基板上
に導電材のゲート膜を含む表面層を形成する工程と、
（ｂ）前記表面層の融点温度よりも低い融点温度を有
し、所定形状の孔を有する低融点膜を前記表面層の上に
形成する工程と、（ｃ）前記低融点膜をリフローして前
記孔の内側を下に向かって徐々に内径が狭くなり断面形
状がなだらかなテーパー形状にする工程と、（ｄ）前記
テーパー形状の低融点膜をマスクとして前記ゲート膜と
前記基板とを異方性エッチングして、前記ゲート膜に前
記基板に向かって徐々に内径が狭くなり断面形状がなだ
らかなテーパー形状の孔を形成し、かつ前記基板の途中
まで前記テーパー形状の孔に連続する孔を形成する工程
と、（ｅ）前記ゲート膜と基板とに形成した前記テーパ
ー形状の孔の上に第１の犠牲膜を形成する工程と、
（ｆ）前記第１の犠牲膜の上に導電材のエミッタ膜を形
成する工程と、（ｇ）前記基板と前記第１の犠牲膜の一
部を含む不要部分を除去することにより前記エミッタ膜
と前記ゲート膜とを露出させる工程とを含む電界放射型
素子の製造方法が提供される。
に導電材のゲート膜を含む表面層を形成する工程と、
（ｂ）前記表面層の融点温度よりも低い融点温度を有
し、所定形状の孔を有する低融点膜を前記表面層の上に
形成する工程と、（ｃ）前記低融点膜をリフローして前
記孔の内側を下に向かって徐々に内径が狭くなり断面形
状がなだらかなテーパー形状にする工程と、（ｄ）前記
テーパー形状の低融点膜をマスクとして前記ゲート膜と
前記基板とを異方性エッチングして、前記ゲート膜に前
記基板に向かって徐々に内径が狭くなり断面形状がなだ
らかなテーパー形状の孔を形成し、かつ前記基板の途中
まで前記テーパー形状の孔に連続する孔を形成する工程
と、（ｅ）前記ゲート膜と基板とに形成した前記テーパ
ー形状の孔の上に第１の犠牲膜を形成する工程と、
（ｆ）前記第１の犠牲膜の上に導電材のエミッタ膜を形
成する工程と、（ｇ）前記基板と前記第１の犠牲膜の一
部を含む不要部分を除去することにより前記エミッタ膜
と前記ゲート膜とを露出させる工程とを含む電界放射型
素子の製造方法が提供される。
【００１３】前記ゲート膜に前記基板に向かって徐々に
内径が狭くなり断面形状がなだらかなテーパー形状の孔
を形成し、かつ前記基板の途中まで前記テーパー形状の
孔に連続する孔を形成することによって、ゲート電極面
とエミッタ電極の面とが広い範囲にわたって近接する。
内径が狭くなり断面形状がなだらかなテーパー形状の孔
を形成し、かつ前記基板の途中まで前記テーパー形状の
孔に連続する孔を形成することによって、ゲート電極面
とエミッタ電極の面とが広い範囲にわたって近接する。
【００１４】しかもこのようななだらかなテーパー形状
の孔の形成をレジストパターンあるいは低融点膜のリフ
ロー処理によって行うので、曲面状のきわめてなだらか
な面が制御性よく形成される。
の孔の形成をレジストパターンあるいは低融点膜のリフ
ロー処理によって行うので、曲面状のきわめてなだらか
な面が制御性よく形成される。
【００１５】
【発明の実施の形態】以下、本発明の実施例を図面を参
照して説明する。図１（Ａ）〜（Ｃ）、図２（Ｄ）〜
（Ｆ）、図３（Ｇ）〜（Ｉ）及び図４（Ｊ）〜（Ｌ）
は、本発明の第１の実施例による電界放射型素子の製造
工程を示す図である。以下、エミッタ（電界放出陰極）
とゲートとを有する２電極素子の製造工程を示す。２電
極素子は、電子を放出するエミッタ電極と、電界を制御
するゲート電極の２電極を有する。
照して説明する。図１（Ａ）〜（Ｃ）、図２（Ｄ）〜
（Ｆ）、図３（Ｇ）〜（Ｉ）及び図４（Ｊ）〜（Ｌ）
は、本発明の第１の実施例による電界放射型素子の製造
工程を示す図である。以下、エミッタ（電界放出陰極）
とゲートとを有する２電極素子の製造工程を示す。２電
極素子は、電子を放出するエミッタ電極と、電界を制御
するゲート電極の２電極を有する。
【００１６】図１（Ａ）において、例えばガラス、石英
などの単層基板、あるいはＳｉ層上にシリコン酸化膜を
積層してなる基板１０上に第１の導電材によるゲート電
極膜１１を形成する。このゲート電極膜１１の第１の導
電材は、Ｐ（リン）またはＢ（ボロン）をドープしたＳ
ｉ材を約１μｍの厚みで成膜して形成する。
などの単層基板、あるいはＳｉ層上にシリコン酸化膜を
積層してなる基板１０上に第１の導電材によるゲート電
極膜１１を形成する。このゲート電極膜１１の第１の導
電材は、Ｐ（リン）またはＢ（ボロン）をドープしたＳ
ｉ材を約１μｍの厚みで成膜して形成する。
【００１７】上記のＳｉ材によるゲート電極膜１１の成
膜条件は、例えば、Ｈｅで希釈したＳｉＨ4 ガスを原料
ガスとし、基板温度を６２５℃とする。そして膜の抵抗
値を下げる目的で、ＰあるいはＢ等を拡散あるいはイオ
ン注入する。
膜条件は、例えば、Ｈｅで希釈したＳｉＨ4 ガスを原料
ガスとし、基板温度を６２５℃とする。そして膜の抵抗
値を下げる目的で、ＰあるいはＢ等を拡散あるいはイオ
ン注入する。
【００１８】さらに、図１（Ｂ）に示すように、ゲート
電極膜１１上にレジスト材料を塗布して、フォトリソグ
ラフィにより直径が約０．４５μｍの開口１３を有する
レジストパターン１２を以下のような工程で形成する。
電極膜１１上にレジスト材料を塗布して、フォトリソグ
ラフィにより直径が約０．４５μｍの開口１３を有する
レジストパターン１２を以下のような工程で形成する。
【００１９】レジストパターン１２となるレジスト材料
としては、ｉ線（３６５ｎｍ）レジストとして東京応化
工業（株）製のＴＨＭＲ−ｉＰ３１００を使用して約
１．０１μｍの厚みで塗布する。なお、パターンの寸法
精度をさらに高める場合には、レジスト材料の上に塗布
性反射防止膜として、クラリアントジャパン（株）製の
ＡＺ−ＡＱＵＡＴＡＲを使用して約０．０６４μｍの厚
みで塗布するのが好ましい。
としては、ｉ線（３６５ｎｍ）レジストとして東京応化
工業（株）製のＴＨＭＲ−ｉＰ３１００を使用して約
１．０１μｍの厚みで塗布する。なお、パターンの寸法
精度をさらに高める場合には、レジスト材料の上に塗布
性反射防止膜として、クラリアントジャパン（株）製の
ＡＺ−ＡＱＵＡＴＡＲを使用して約０．０６４μｍの厚
みで塗布するのが好ましい。
【００２０】そして、上記レジストを（株）ニコン製Ｎ
ＳＲ２００５ｉ１１Ｄのｉ線ステッパーにて、ＮＡ＝
０．５７、シグマ＝０．４の条件にて所定パターンのレ
チクルを用いて露光する。さらに、東京応化工業（株）
製のＮＭＤ−３（ＴＭＡＨテトラ・メチル・アンモニュ
ウム・ハイドロオキサイド２．３８％）で６０秒間レジ
ストを現像した後、純水でリンスする。
ＳＲ２００５ｉ１１Ｄのｉ線ステッパーにて、ＮＡ＝
０．５７、シグマ＝０．４の条件にて所定パターンのレ
チクルを用いて露光する。さらに、東京応化工業（株）
製のＮＭＤ−３（ＴＭＡＨテトラ・メチル・アンモニュ
ウム・ハイドロオキサイド２．３８％）で６０秒間レジ
ストを現像した後、純水でリンスする。
【００２１】次に、レジストパターン１２をたとえば、
ホットプレート（図示せず。）にて温度１５０℃で約９
０秒間ベーク（リフロー）して、図１（Ｃ）に示すよう
に、角がなめらかなレジストパターン１２ａを形成す
る。凹部１３ａは、上部の内径が広く、下に向かって徐
々に内径が狭くなり、断面形状がなだらかなテーパ形状
を有する。
ホットプレート（図示せず。）にて温度１５０℃で約９
０秒間ベーク（リフロー）して、図１（Ｃ）に示すよう
に、角がなめらかなレジストパターン１２ａを形成す
る。凹部１３ａは、上部の内径が広く、下に向かって徐
々に内径が狭くなり、断面形状がなだらかなテーパ形状
を有する。
【００２２】次に、リフローしたレジストパターン１２
ａをマスクとして、第１の導電材からなるゲート電極膜
１１をエッチングして、図２（Ｄ）に示すように、なだ
らかなテーパ状側壁を持つ凹部１３ｂ（ゲートホール）
を形成する。凹部１３ｂは、基板１０に向かって徐々に
内径が狭くなり、かつ断面形状がなだらかなテーパー形
状である。
ａをマスクとして、第１の導電材からなるゲート電極膜
１１をエッチングして、図２（Ｄ）に示すように、なだ
らかなテーパ状側壁を持つ凹部１３ｂ（ゲートホール）
を形成する。凹部１３ｂは、基板１０に向かって徐々に
内径が狭くなり、かつ断面形状がなだらかなテーパー形
状である。
【００２３】このエッチングの際にはオーバーエッチン
グを行い、基板１０を表面から約０．１μｍの深さだけ
彫り込み、凹部を有する基板１０ａを形成する。この深
さは後で形成するエミッタ電極の長さに係わる。ゲート
電極膜１１ａの凹部１３ｂの直径は、底部が約０．５μ
ｍ、上部が約１．５μｍ、深さが１μｍ程度とする。
グを行い、基板１０を表面から約０．１μｍの深さだけ
彫り込み、凹部を有する基板１０ａを形成する。この深
さは後で形成するエミッタ電極の長さに係わる。ゲート
電極膜１１ａの凹部１３ｂの直径は、底部が約０．５μ
ｍ、上部が約１．５μｍ、深さが１μｍ程度とする。
【００２４】このエッチングは、例えば、マグネトロン
ＲＩＥ（反応性イオンエッチング）装置を用い、エッチ
ングガスとしてＣＯ2 ＋ＣＨＦ3 ＋Ａｒを用い、反応室
内圧力を１２５ｍＴｏｒｒにして行う。
ＲＩＥ（反応性イオンエッチング）装置を用い、エッチ
ングガスとしてＣＯ2 ＋ＣＨＦ3 ＋Ａｒを用い、反応室
内圧力を１２５ｍＴｏｒｒにして行う。
【００２５】次に、図２（Ｅ）に示すように、残ったレ
ジスト１２ｂを除去する。この除去処理は例えば、１４
０℃に加熱したＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 を用いる。また、
酸素プラズマによるアッシング（灰化）やＮ−メチル−
２−ピロリドン等からなる剥離液を用いてもよい。
ジスト１２ｂを除去する。この除去処理は例えば、１４
０℃に加熱したＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 を用いる。また、
酸素プラズマによるアッシング（灰化）やＮ−メチル−
２−ピロリドン等からなる剥離液を用いてもよい。
【００２６】次に、図２（Ｆ）に示すように、常圧ＣＶ
Ｄ法により、Ｓｉ酸化膜からなる第１の犠牲膜（絶縁
膜）１４を基板全面に等方的に０．３μｍの厚みで堆積
する。成膜の条件は、例えば、Ｏ3 とＴＥＯＳを原料ガ
スとし、基板温度を４００℃にする。これにより、第１
の犠牲膜１４は、凹部１３ｂの側壁表面形状を引き継ぎ
ながら（コンフォーマルに）堆積される。
Ｄ法により、Ｓｉ酸化膜からなる第１の犠牲膜（絶縁
膜）１４を基板全面に等方的に０．３μｍの厚みで堆積
する。成膜の条件は、例えば、Ｏ3 とＴＥＯＳを原料ガ
スとし、基板温度を４００℃にする。これにより、第１
の犠牲膜１４は、凹部１３ｂの側壁表面形状を引き継ぎ
ながら（コンフォーマルに）堆積される。
【００２７】次に、図３（Ｇ）に示すように、第１の犠
牲膜１４の上に、第２の導電材例えばＴｉＮx からなる
第１のエミッタ電極膜１５を０．０５μｍの厚みで等方
的に反応性スパッタ法で堆積する。反応性スパッタは、
ＤＣスパッタ装置を用いて、ターゲットとしてＴｉを用
い、Ｎ2 ＋Ａｒガスを導入しながら行う。すなわち、第
１のエミッタ電極膜１５は、第１の犠牲膜１４の表面形
状を引き継ぎながら（コンフォーマルに）堆積される。
牲膜１４の上に、第２の導電材例えばＴｉＮx からなる
第１のエミッタ電極膜１５を０．０５μｍの厚みで等方
的に反応性スパッタ法で堆積する。反応性スパッタは、
ＤＣスパッタ装置を用いて、ターゲットとしてＴｉを用
い、Ｎ2 ＋Ａｒガスを導入しながら行う。すなわち、第
１のエミッタ電極膜１５は、第１の犠牲膜１４の表面形
状を引き継ぎながら（コンフォーマルに）堆積される。
【００２８】次に、図３（Ｈ）に示すように、第３の導
電材によるブランケット膜としての第２のエミッタ電極
膜１６を０．２μｍの厚みで堆積する。第３の導電材は
例えばＷ膜であり、ＷＦ6 ＋Ｈ2 ＋Ｎ2 ＋Ａｒガスを用
い、８０Ｔｏｒｒの圧力で４５０℃にてＣＶＤで堆積す
る。
電材によるブランケット膜としての第２のエミッタ電極
膜１６を０．２μｍの厚みで堆積する。第３の導電材は
例えばＷ膜であり、ＷＦ6 ＋Ｈ2 ＋Ｎ2 ＋Ａｒガスを用
い、８０Ｔｏｒｒの圧力で４５０℃にてＣＶＤで堆積す
る。
【００２９】次に、図３（Ｉ）で示すように、第２のエ
ミッタ電極膜１６を０．２μｍの厚み分エッチバックし
てブランケット膜１６ａのみを残す。エッチバックは、
ＲＩＥ装置を用い、エッチングガスとしてＳＦ6 ＋Ａｒ
＋Ｈｅを用い、反応室内圧力を２８０ｍＴｏｒｒにして
行う。
ミッタ電極膜１６を０．２μｍの厚み分エッチバックし
てブランケット膜１６ａのみを残す。エッチバックは、
ＲＩＥ装置を用い、エッチングガスとしてＳＦ6 ＋Ａｒ
＋Ｈｅを用い、反応室内圧力を２８０ｍＴｏｒｒにして
行う。
【００３０】電界放出陰極（エミッタ）からの放出電流
を充分安定化させるためには、エミッタと直列に抵抗層
を接続すると良いことが知られている。従って、図４
（Ｊ）で示すように、材料としてＳｉを用いた抵抗層１
７をスパッタ法により第１のエミッタ電極膜１５とブラ
ンケット膜１６ａとの上に厚さ約０．２μｍ堆積する。
を充分安定化させるためには、エミッタと直列に抵抗層
を接続すると良いことが知られている。従って、図４
（Ｊ）で示すように、材料としてＳｉを用いた抵抗層１
７をスパッタ法により第１のエミッタ電極膜１５とブラ
ンケット膜１６ａとの上に厚さ約０．２μｍ堆積する。
【００３１】このＳｉ膜のスパッタは、ＤＣスパッタ装
置を用いて、ターゲットとしてＳｉを用い、Ａｒガスを
導入しながら行う。なお、Ａｒガスの代わりにＮ2 ＋Ａ
ｒや、Ｏ2 ＋Ａｒあるいは、Ｎ2 ＋Ｏ2 ＋Ａｒガスを用
いた反応性スパッタを行うことにより、抵抗層１７を抵
抗値を上げたＳｉＮx 、ＳｉＯx 、ＳｉＯx Ｎy 等の層
とすることもできる。又、スパッタ以外に蒸着法やプラ
ズマＣＶＤを用いて抵抗層を形成することもできる。
置を用いて、ターゲットとしてＳｉを用い、Ａｒガスを
導入しながら行う。なお、Ａｒガスの代わりにＮ2 ＋Ａ
ｒや、Ｏ2 ＋Ａｒあるいは、Ｎ2 ＋Ｏ2 ＋Ａｒガスを用
いた反応性スパッタを行うことにより、抵抗層１７を抵
抗値を上げたＳｉＮx 、ＳｉＯx 、ＳｉＯx Ｎy 等の層
とすることもできる。又、スパッタ以外に蒸着法やプラ
ズマＣＶＤを用いて抵抗層を形成することもできる。
【００３２】次に、図４（Ｋ）で示すように、抵抗層１
７の上に、第４の導電材として例えばＡｌをスパッタ法
にて０．５μｍの厚みで堆積してエミッタ配線層１８を
形成する。このスパッタは例えばＤＣスパッタ装置を用
い、Ａｌをターゲットとし、Ａｒガスを導入して行う。
７の上に、第４の導電材として例えばＡｌをスパッタ法
にて０．５μｍの厚みで堆積してエミッタ配線層１８を
形成する。このスパッタは例えばＤＣスパッタ装置を用
い、Ａｌをターゲットとし、Ａｒガスを導入して行う。
【００３３】最後に、図４（Ｌ）で示すように、エッチ
ングにより基板１０ａを除去し、さらに、エッチングに
より第１の犠牲膜１４の一部を除去してゲート電極１１
ａと、第１のエミッタ電極膜１５とを露出させて２電極
素子を得る。Ｓｉ基板１０等のＳｉのエッチングには、
ＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨを用い、シリコン酸化
膜等のエッチングには、ＨＦ＋ＮＨ4 Ｆを用いる。
ングにより基板１０ａを除去し、さらに、エッチングに
より第１の犠牲膜１４の一部を除去してゲート電極１１
ａと、第１のエミッタ電極膜１５とを露出させて２電極
素子を得る。Ｓｉ基板１０等のＳｉのエッチングには、
ＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨを用い、シリコン酸化
膜等のエッチングには、ＨＦ＋ＮＨ4 Ｆを用いる。
【００３４】上記の第１の実施例によれば、エミッタ電
極１５ａと同様に、ゲート電極１１ａの側壁をテーパ状
に形成して、ゲート電極１１ａとエミッタ電極１５との
距離を接近させることができ、エミッタ電極先端の電界
強度を増大し、低しきい値電圧の電界放射型素子を得る
ことができる。
極１５ａと同様に、ゲート電極１１ａの側壁をテーパ状
に形成して、ゲート電極１１ａとエミッタ電極１５との
距離を接近させることができ、エミッタ電極先端の電界
強度を増大し、低しきい値電圧の電界放射型素子を得る
ことができる。
【００３５】また、本実施例によれば、エミッタ電極１
５ａの高さ位置は図２（Ｄ）に示したオーバエッチング
による基板１０のエッチング深さと図２（Ｆ）で示した
工程の第１の犠牲膜１４の膜厚により決まる。また、エ
ミッタ電極１５とゲート電極１１ａの間隔は第１の犠牲
膜１４の膜厚により決まる。さらにエミッタ電極１５の
形状とゲート電極１１ａのゲートホールのテーパ形状は
図１（Ｃ）で示したリフロー工程と図２（Ｄ）で示した
エッチング工程において決まる。これらのパラメータを
適宜調整すればエミッタ電極の高さ方向の位置や形状あ
るいはゲート−エミッタ間隔等が再現性よく制御でき
る。
５ａの高さ位置は図２（Ｄ）に示したオーバエッチング
による基板１０のエッチング深さと図２（Ｆ）で示した
工程の第１の犠牲膜１４の膜厚により決まる。また、エ
ミッタ電極１５とゲート電極１１ａの間隔は第１の犠牲
膜１４の膜厚により決まる。さらにエミッタ電極１５の
形状とゲート電極１１ａのゲートホールのテーパ形状は
図１（Ｃ）で示したリフロー工程と図２（Ｄ）で示した
エッチング工程において決まる。これらのパラメータを
適宜調整すればエミッタ電極の高さ方向の位置や形状あ
るいはゲート−エミッタ間隔等が再現性よく制御でき
る。
【００３６】次に、上記実施例における図１（Ｃ）のレ
ジストのリフロー工程におけるテーパ形状の凹部１３ａ
の傾斜角度（基板面に対する凹部の壁の角度であって９
０°以内の角度）は、発明者の実験によれば、レジスト
のリフロー温度が高い程小さくなることがわかった。こ
の傾向は凹部１３ａの径が大きい程強い。すなわち、径
が小さくなるほどレジストは軟化しにくくなる。また、
レジストの膜厚も傾斜角度に影響する。温度を１８０℃
までベークするとレジストは流れてしまう。また１００
〜１４０℃では傾斜角が変化しにくい。１５０〜１６０
℃程度でのベークが適当なリフロー温度であろう。但
し、この数値はレジスト材料によって変わるであろう。
ジストのリフロー工程におけるテーパ形状の凹部１３ａ
の傾斜角度（基板面に対する凹部の壁の角度であって９
０°以内の角度）は、発明者の実験によれば、レジスト
のリフロー温度が高い程小さくなることがわかった。こ
の傾向は凹部１３ａの径が大きい程強い。すなわち、径
が小さくなるほどレジストは軟化しにくくなる。また、
レジストの膜厚も傾斜角度に影響する。温度を１８０℃
までベークするとレジストは流れてしまう。また１００
〜１４０℃では傾斜角が変化しにくい。１５０〜１６０
℃程度でのベークが適当なリフロー温度であろう。但
し、この数値はレジスト材料によって変わるであろう。
【００３７】さらに、上記実施例における図２（Ｄ）の
エッチング工程についての実験結果を図面を参照して説
明する。凹部１３ｂのテーパ形状は、レジストの形状だ
けで決まるのではなく、図２（Ｄ）のエッチング工程に
おける選択比（エッチングの速度比）によっても制御で
きる。図２５は、発明者が行った、選択比を変えてエッ
チングを行ってテーパー形状を形成した結果を示す。Ｒ
ｒをレジスト１２ｂのエッチング速度とし、Ｒｇをゲー
ト電極膜１１ａのエッチング速度とする。
エッチング工程についての実験結果を図面を参照して説
明する。凹部１３ｂのテーパ形状は、レジストの形状だ
けで決まるのではなく、図２（Ｄ）のエッチング工程に
おける選択比（エッチングの速度比）によっても制御で
きる。図２５は、発明者が行った、選択比を変えてエッ
チングを行ってテーパー形状を形成した結果を示す。Ｒ
ｒをレジスト１２ｂのエッチング速度とし、Ｒｇをゲー
ト電極膜１１ａのエッチング速度とする。
【００３８】図２５（Ａ）は、Ｒｒ＜Ｒｇの条件でエッ
チングした場合である。この場合は、エッチング中のレ
ジストの後退（厚みの減少）が少ないために、ゲート電
極膜１１ａの断面の傾斜角θｇは大きい。
チングした場合である。この場合は、エッチング中のレ
ジストの後退（厚みの減少）が少ないために、ゲート電
極膜１１ａの断面の傾斜角θｇは大きい。
【００３９】図２５（Ｂ）は、Ｒｒ＝Ｒｇの条件でエッ
チングした場合である。この場合は、図２５（Ａ）の場
合に比べゲート電極膜１１ａの断面の傾斜角θｇは小さ
くなる。図２５（Ｃ）は、Ｒｒ＞Ｒｇの条件でエッチン
グした場合である。この場合は、さらにゲート電極膜１
１ａの断面の傾斜角θｇは小さくなり、残留レジスト膜
の膜厚は減少する。
チングした場合である。この場合は、図２５（Ａ）の場
合に比べゲート電極膜１１ａの断面の傾斜角θｇは小さ
くなる。図２５（Ｃ）は、Ｒｒ＞Ｒｇの条件でエッチン
グした場合である。この場合は、さらにゲート電極膜１
１ａの断面の傾斜角θｇは小さくなり、残留レジスト膜
の膜厚は減少する。
【００４０】被エッチング材料すなわちゲート電極膜１
１、基板１０の材料の融点は、レジストのリフロー温度
よりも高いことが望ましい。この条件を満たすゲート電
極材料としてポリシリコン等の半導体、Ｗ、Ａｌ等の金
属、ＷＳｉx 、ＴｉＳｉx 等のシリサイドをゲート電極
として用いることができる。また、シリコン酸化膜、シ
リコン窒化膜等の絶縁膜あるいは、ＴｉＮx 、ＴｉＯx
Ｎy 等の反射防止膜をゲート電極の上下に積層した状態
でゲート電極等をテーパー状にエッチングすることがで
きる。基板としては、ガラス、石英、シリコン酸化膜を
積層したシリコン、アルマイトを積層したアルミニウム
等を用いることができる。
１、基板１０の材料の融点は、レジストのリフロー温度
よりも高いことが望ましい。この条件を満たすゲート電
極材料としてポリシリコン等の半導体、Ｗ、Ａｌ等の金
属、ＷＳｉx 、ＴｉＳｉx 等のシリサイドをゲート電極
として用いることができる。また、シリコン酸化膜、シ
リコン窒化膜等の絶縁膜あるいは、ＴｉＮx 、ＴｉＯx
Ｎy 等の反射防止膜をゲート電極の上下に積層した状態
でゲート電極等をテーパー状にエッチングすることがで
きる。基板としては、ガラス、石英、シリコン酸化膜を
積層したシリコン、アルマイトを積層したアルミニウム
等を用いることができる。
【００４１】図５（Ａ）〜（Ｃ）、及び図６（Ｄ）〜
（Ｆ）は、本発明の第２の実施例による電界放射型素子
の製造工程を示す図である。本実施例もエミッタとゲー
トとを有する２電極素子である。
（Ｆ）は、本発明の第２の実施例による電界放射型素子
の製造工程を示す図である。本実施例もエミッタとゲー
トとを有する２電極素子である。
【００４２】図５（Ａ）において、例えばガラス、石英
などの単層基板、あるいはＳｉ層上にシリコン酸化膜を
積層してなる基板２０上に第１の導電材によるゲート電
極膜２１を形成する。このゲート電極膜２１の第１の導
電材は、Ｐ（リン）またはＢ（ボロン）をドープしたＳ
ｉ材を約０．５μｍの厚みで減圧ＣＶＤ法により成膜し
て形成する。
などの単層基板、あるいはＳｉ層上にシリコン酸化膜を
積層してなる基板２０上に第１の導電材によるゲート電
極膜２１を形成する。このゲート電極膜２１の第１の導
電材は、Ｐ（リン）またはＢ（ボロン）をドープしたＳ
ｉ材を約０．５μｍの厚みで減圧ＣＶＤ法により成膜し
て形成する。
【００４３】上記のＳｉ材によるゲート電極膜２１の成
膜条件は、例えば、Ｈｅで希釈したＳｉＨ4 ガスを原料
ガスとし、基板温度を６２５℃、反応室内圧力を３０Ｐ
ａとする。そして膜の抵抗値を下げる目的で、ゲート電
極膜にＰあるいはＢ等を拡散あるいはイオン注入する。
膜条件は、例えば、Ｈｅで希釈したＳｉＨ4 ガスを原料
ガスとし、基板温度を６２５℃、反応室内圧力を３０Ｐ
ａとする。そして膜の抵抗値を下げる目的で、ゲート電
極膜にＰあるいはＢ等を拡散あるいはイオン注入する。
【００４４】さらに、ゲート−エミッタ電極間の絶縁耐
圧向上と容量値低減の目的で、減圧ＣＶＤ法により、Ｓ
ｉ窒化膜からなる第１の犠牲膜（絶縁膜）２２を基板全
面に０．５μｍの厚みで堆積する。成膜の条件は、例え
ば、ＮＨ3 とＳｉＨ2 Ｃｌ2を用い、基板温度を７５０
℃で、圧力は６０Ｐａとする。また、シリコン窒化膜
は、プラズマＣＶＤ法や反応性スパッタ法でも成膜でき
る。
圧向上と容量値低減の目的で、減圧ＣＶＤ法により、Ｓ
ｉ窒化膜からなる第１の犠牲膜（絶縁膜）２２を基板全
面に０．５μｍの厚みで堆積する。成膜の条件は、例え
ば、ＮＨ3 とＳｉＨ2 Ｃｌ2を用い、基板温度を７５０
℃で、圧力は６０Ｐａとする。また、シリコン窒化膜
は、プラズマＣＶＤ法や反応性スパッタ法でも成膜でき
る。
【００４５】さらにまた、第１の犠牲膜２２は、後で形
成するゲートホールの寸法精度を向上する目的で、Ｓｉ
Ｎx 、ＳｉＯx Ｎy 、ＴｉＮx 等の反射防止膜を利用す
ることもできる。
成するゲートホールの寸法精度を向上する目的で、Ｓｉ
Ｎx 、ＳｉＯx Ｎy 、ＴｉＮx 等の反射防止膜を利用す
ることもできる。
【００４６】また、第１の犠牲膜２２は、電界放射エミ
ッタアレイとして構成したときのエミッタ素子内部の真
空度を向上し、エミッタ電極表面の分子の吸着を低減さ
せる目的で、窒化シリコンではなくＴｉ、Ｔａあるいは
ジルコニュウム等のゲッター材を採用することもでき
る。
ッタアレイとして構成したときのエミッタ素子内部の真
空度を向上し、エミッタ電極表面の分子の吸着を低減さ
せる目的で、窒化シリコンではなくＴｉ、Ｔａあるいは
ジルコニュウム等のゲッター材を採用することもでき
る。
【００４７】次に、図５（Ｂ）に示すように、第１の犠
牲膜２２上にレジスト材料を塗布して、フォトリソグラ
フィにより直径が約０．４５μｍの開口２３を有するレ
ジストパターン２４を図１（Ｂ）の工程と同様な処理で
形成する。
牲膜２２上にレジスト材料を塗布して、フォトリソグラ
フィにより直径が約０．４５μｍの開口２３を有するレ
ジストパターン２４を図１（Ｂ）の工程と同様な処理で
形成する。
【００４８】次に、レジストパターン２４をたとえば、
ホットプレート（図示せず。）にて温度１５０℃で約９
０秒間ベーク（リフロー）して図５（Ｃ）に示すよう
に、レジストパターン２４の角をなめらかにし、凹部２
３ａを有するレジストパターン２４ａを形成する。凹部
２３ａは、上部の内径が大きく、下に向かってなだらか
なテーパ形状にする。
ホットプレート（図示せず。）にて温度１５０℃で約９
０秒間ベーク（リフロー）して図５（Ｃ）に示すよう
に、レジストパターン２４の角をなめらかにし、凹部２
３ａを有するレジストパターン２４ａを形成する。凹部
２３ａは、上部の内径が大きく、下に向かってなだらか
なテーパ形状にする。
【００４９】次に、図６（Ｄ）に示すように、リフロー
したレジストパターン２４ａをマスクとして、第１の導
電材からなるゲート電極膜２１と第１の犠牲膜２２とを
エッチングして、なだらかなテーパ状側壁を持つ凹部２
３ｂ（ゲートホール）を形成する。このエッチングの際
にはオーバエッチングを行い、基板２０を表面から約
０．１μｍの深さだけ彫り込み、凹部を有する基板２０
ａを形成する。この深さは後で形成するエミッタ電極の
長さ及び高さに係わる。ゲート電極膜２１ａの凹部２３
ｂの直径は、底部が約０．５μｍ、上部が約０．７μ
ｍ、深さが０．５μｍ程度とする。
したレジストパターン２４ａをマスクとして、第１の導
電材からなるゲート電極膜２１と第１の犠牲膜２２とを
エッチングして、なだらかなテーパ状側壁を持つ凹部２
３ｂ（ゲートホール）を形成する。このエッチングの際
にはオーバエッチングを行い、基板２０を表面から約
０．１μｍの深さだけ彫り込み、凹部を有する基板２０
ａを形成する。この深さは後で形成するエミッタ電極の
長さ及び高さに係わる。ゲート電極膜２１ａの凹部２３
ｂの直径は、底部が約０．５μｍ、上部が約０．７μ
ｍ、深さが０．５μｍ程度とする。
【００５０】このエッチングは、例えば、マグネトロン
ＲＩＥ（反応性イオンエッチング）装置を用い、エッチ
ングガスとしてＣＯ2 ＋ＣＨＦ3 ＋Ａｒを用い、反応室
内圧力を１２５ｍＴｏｒｒにして行う。
ＲＩＥ（反応性イオンエッチング）装置を用い、エッチ
ングガスとしてＣＯ2 ＋ＣＨＦ3 ＋Ａｒを用い、反応室
内圧力を１２５ｍＴｏｒｒにして行う。
【００５１】次に、第１の実施例の図２（Ｅ）から図３
（Ｇ）と同様な工程により残ったレジスト２４ｂを除去
した後に、常圧ＣＶＤ法により、Ｓｉ酸化膜からなる第
２の犠牲膜（絶縁膜）２５を基板全面に０．１５μｍの
厚みで堆積し、さらに、第２の犠牲膜２５の上に、第２
の導電材例えばＴｉＮx からなる第１のエミッタ電極膜
２６を０．０５μｍの厚みで反応性スパッタ法で堆積し
て図６（Ｅ）に示すような構造を得る。
（Ｇ）と同様な工程により残ったレジスト２４ｂを除去
した後に、常圧ＣＶＤ法により、Ｓｉ酸化膜からなる第
２の犠牲膜（絶縁膜）２５を基板全面に０．１５μｍの
厚みで堆積し、さらに、第２の犠牲膜２５の上に、第２
の導電材例えばＴｉＮx からなる第１のエミッタ電極膜
２６を０．０５μｍの厚みで反応性スパッタ法で堆積し
て図６（Ｅ）に示すような構造を得る。
【００５２】次に、第１の実施例の図３（Ｈ）から図４
（Ｋ）に示す工程と同様な処理をして、ブランケット膜
２７ａと、抵抗層２８と、エミッタ配線層２９とを順次
積層し、最後に、図４（Ｌ）で示す工程と同様に、エッ
チングにより基板２０ａを除去し、さらに、エッチング
により第２の犠牲膜２５の一部を除去してゲート電極２
１ａと、エミッタ電極２６とを露出させて２電極素子を
得る。
（Ｋ）に示す工程と同様な処理をして、ブランケット膜
２７ａと、抵抗層２８と、エミッタ配線層２９とを順次
積層し、最後に、図４（Ｌ）で示す工程と同様に、エッ
チングにより基板２０ａを除去し、さらに、エッチング
により第２の犠牲膜２５の一部を除去してゲート電極２
１ａと、エミッタ電極２６とを露出させて２電極素子を
得る。
【００５３】上記の第２の実施例によれば、絶縁材から
なる第１の犠牲膜２２ａ及び第２の犠牲膜２５ａを配置
し、ゲート電極２１ａの厚みを第１の実施例の場合より
も薄くしたことによりゲート−エミッタ間の容量が少な
くなり、絶縁耐圧が向上する。
なる第１の犠牲膜２２ａ及び第２の犠牲膜２５ａを配置
し、ゲート電極２１ａの厚みを第１の実施例の場合より
も薄くしたことによりゲート−エミッタ間の容量が少な
くなり、絶縁耐圧が向上する。
【００５４】図７（Ａ）、（Ｂ）、（Ｃ）は、上記の第
１の実施例の変形であり、エミッタ電極を支持基板で補
強する方法を示す。
１の実施例の変形であり、エミッタ電極を支持基板で補
強する方法を示す。
【００５５】図７（Ａ）に示す方法においては、上記第
１の実施例の図１（Ａ）〜図３（Ｇ）までの工程を行っ
て得た素子のエミッタ電極１５ａの表面の凹部を、例え
ばＳＯＧ膜からなる平坦化層１９ａで埋める。その後、
平坦化膜１９ａをＣＭＰ法又は全面エッチングで表面を
平坦化する。続いて、平坦化膜１９ａの上に支持基板１
９ｂを静電接着あるいは接着材により接着する。
１の実施例の図１（Ａ）〜図３（Ｇ）までの工程を行っ
て得た素子のエミッタ電極１５ａの表面の凹部を、例え
ばＳＯＧ膜からなる平坦化層１９ａで埋める。その後、
平坦化膜１９ａをＣＭＰ法又は全面エッチングで表面を
平坦化する。続いて、平坦化膜１９ａの上に支持基板１
９ｂを静電接着あるいは接着材により接着する。
【００５６】そして、図４（Ｌ）のエッチング工程と同
様な方法により、基板１０等の不要部分をエッチングに
より除去し、図７（Ａ）に示すように、ゲート電極１１
ａおよびエミッタ電極１５ａを露出させて完成する。
様な方法により、基板１０等の不要部分をエッチングに
より除去し、図７（Ａ）に示すように、ゲート電極１１
ａおよびエミッタ電極１５ａを露出させて完成する。
【００５７】図７（Ｂ）の別の変形例においても、上記
第１の実施例の図１（Ａ）〜図３（Ｇ）までの工程を行
って得た素子の上に低融点ガラス等の接着材１９ｃを用
いて支持基板１９ｂを接着する。
第１の実施例の図１（Ａ）〜図３（Ｇ）までの工程を行
って得た素子の上に低融点ガラス等の接着材１９ｃを用
いて支持基板１９ｂを接着する。
【００５８】そして、図４（Ｌ）のエッチング工程と同
様な方法により、基板１０等の不要部分をエッチングに
より除去し、図７（Ｂ）に示すように、ゲート電極１１
ａおよびエミッタ電極１５ａを露出させて完成する。
様な方法により、基板１０等の不要部分をエッチングに
より除去し、図７（Ｂ）に示すように、ゲート電極１１
ａおよびエミッタ電極１５ａを露出させて完成する。
【００５９】図７（Ｃ）に示す方法においては、上記第
１の実施例の図１（Ａ）〜図３（Ｇ）までの工程を行っ
て得た素子のエミッタ電極１５ａの表面の凹部を、例え
ばＳＯＧ膜からなる平坦化層１９ａで埋める。その後、
平坦化膜１９ａをＣＭＰ法でエッチバックして表面を平
坦化する。続いて、平坦化膜１９ａの上に低融点ガラス
等の接着材１９ｃを用いて支持基板１９ｂを接着する。
１の実施例の図１（Ａ）〜図３（Ｇ）までの工程を行っ
て得た素子のエミッタ電極１５ａの表面の凹部を、例え
ばＳＯＧ膜からなる平坦化層１９ａで埋める。その後、
平坦化膜１９ａをＣＭＰ法でエッチバックして表面を平
坦化する。続いて、平坦化膜１９ａの上に低融点ガラス
等の接着材１９ｃを用いて支持基板１９ｂを接着する。
【００６０】そして、図４（Ｌ）のエッチング工程と同
様な方法により、基板１０等の不要部分をエッチングに
より除去し、図７（Ｃ）に示すように、ゲート電極１１
ａおよびエミッタ電極１５ａを露出させて完成する。
様な方法により、基板１０等の不要部分をエッチングに
より除去し、図７（Ｃ）に示すように、ゲート電極１１
ａおよびエミッタ電極１５ａを露出させて完成する。
【００６１】図８は、上記の第２の実施例の変形であ
り、エミッタ電極を支持基板で補強する方法を示す。図
８に示す方法においては、上記第２の実施例の図５
（Ａ）〜図６（Ｅ）までの工程を行って得た素子のエミ
ッタ電極２６の表面の凹部を、例えばＳＯＧ膜からなる
平坦化層２７ｆで埋める。その後、平坦化膜２７ｆをＣ
ＭＰ法又は全面エッチングで表面を平坦化する。続い
て、平坦化膜２７ｆの上に低融点ガラス等の接着材２７
ｇを用いて支持基板２７ｓを接着する。
り、エミッタ電極を支持基板で補強する方法を示す。図
８に示す方法においては、上記第２の実施例の図５
（Ａ）〜図６（Ｅ）までの工程を行って得た素子のエミ
ッタ電極２６の表面の凹部を、例えばＳＯＧ膜からなる
平坦化層２７ｆで埋める。その後、平坦化膜２７ｆをＣ
ＭＰ法又は全面エッチングで表面を平坦化する。続い
て、平坦化膜２７ｆの上に低融点ガラス等の接着材２７
ｇを用いて支持基板２７ｓを接着する。
【００６２】そして、図６（Ｆ）のエッチング工程と同
様な方法により、基板２０等の不要部分をエッチングに
より除去し、図８に示すように、ゲート電極２１ａおよ
びエミッタ電極２６ａを露出させて完成する。
様な方法により、基板２０等の不要部分をエッチングに
より除去し、図８に示すように、ゲート電極２１ａおよ
びエミッタ電極２６ａを露出させて完成する。
【００６３】次に、図９（Ａ）〜（Ｃ）、図１０（Ｄ）
〜（Ｆ）及び図１１（Ｇ）、（Ｈ）により、本発明の第
３の実施例による電界放射型素子（３電極素子）の製造
工程を示す。第３の実施例の３電極素子は、エミッタ電
極とゲート電極とアノード電極の３電極を有する。
〜（Ｆ）及び図１１（Ｇ）、（Ｈ）により、本発明の第
３の実施例による電界放射型素子（３電極素子）の製造
工程を示す。第３の実施例の３電極素子は、エミッタ電
極とゲート電極とアノード電極の３電極を有する。
【００６４】図９（Ａ）において、基板３０は、ガラ
ス、石英などの単層基板、あるいはＳｉ層上にシリコン
酸化膜を積層してなる出発基板３０ａ上に、第１の導電
材からなるアノード電極膜３０ｂを減圧ＣＶＤ法により
０．１μｍの厚みで堆積し、さらにその上にシリコン酸
化膜からなる第１の犠牲膜（絶縁膜）３０ｃを常圧ＣＶ
Ｄ法により０．１μｍの厚みで減圧ＣＶＤ法により成膜
して形成する。
ス、石英などの単層基板、あるいはＳｉ層上にシリコン
酸化膜を積層してなる出発基板３０ａ上に、第１の導電
材からなるアノード電極膜３０ｂを減圧ＣＶＤ法により
０．１μｍの厚みで堆積し、さらにその上にシリコン酸
化膜からなる第１の犠牲膜（絶縁膜）３０ｃを常圧ＣＶ
Ｄ法により０．１μｍの厚みで減圧ＣＶＤ法により成膜
して形成する。
【００６５】この場合、アノード電極３０ｂの第１の導
電材はＳｉであり、Ｈｅガスで希釈したＳｉＨ4 を原料
ガスとして用い、基板温度を６２５℃、反応室内圧力を
３０Ｐａとし、抵抗値を下げる目的でＰあるいはＢ等を
拡散あるいはイオン注入する。また、第１の犠牲膜３０
ｃの成膜条件は、原料ガスとしてＯ3 とＴＥＯＳを用
い、基板温度を４００℃とする。
電材はＳｉであり、Ｈｅガスで希釈したＳｉＨ4 を原料
ガスとして用い、基板温度を６２５℃、反応室内圧力を
３０Ｐａとし、抵抗値を下げる目的でＰあるいはＢ等を
拡散あるいはイオン注入する。また、第１の犠牲膜３０
ｃの成膜条件は、原料ガスとしてＯ3 とＴＥＯＳを用
い、基板温度を４００℃とする。
【００６６】こうして得た基板３０の第１の犠牲膜３０
ｃの上に第２の導電材によるゲート電極膜３１を形成す
る。このゲート電極膜３１の第２の導電材は、Ｐ（リ
ン）またはＢ（ボロン）をドープしたＳｉ材を約０．３
μｍの厚みで成膜して形成する。このＳｉ材によるゲー
ト電極膜３１の成膜条件は、例えば、減圧ＣＶＤ法を用
い、Ｈｅで希釈したＳｉＨ4 ガスを原料ガスとし、基板
温度を６２５℃、反応室内圧力を３０Ｐａとする。そし
て膜の抵抗値を下げる目的で、ゲート電極膜にＰあるい
はＢ等を拡散あるいはイオン注入する。
ｃの上に第２の導電材によるゲート電極膜３１を形成す
る。このゲート電極膜３１の第２の導電材は、Ｐ（リ
ン）またはＢ（ボロン）をドープしたＳｉ材を約０．３
μｍの厚みで成膜して形成する。このＳｉ材によるゲー
ト電極膜３１の成膜条件は、例えば、減圧ＣＶＤ法を用
い、Ｈｅで希釈したＳｉＨ4 ガスを原料ガスとし、基板
温度を６２５℃、反応室内圧力を３０Ｐａとする。そし
て膜の抵抗値を下げる目的で、ゲート電極膜にＰあるい
はＢ等を拡散あるいはイオン注入する。
【００６７】さらに、図９（Ａ）に示すように、ゲート
電極膜３１上にレジスト材料を塗布して、フォトリソグ
ラフィにより直径が約０．４５μｍの開口３３を有する
レジストパターン３２を以下のような工程で形成する。
電極膜３１上にレジスト材料を塗布して、フォトリソグ
ラフィにより直径が約０．４５μｍの開口３３を有する
レジストパターン３２を以下のような工程で形成する。
【００６８】レジストパターン３２となるレジスト材料
としては、ｉ線（３６５ｎｍ）レジストとして東京応化
工業（株）製のＴＨＭＲ−ｉＰ３１００を使用して約
０．５μｍの厚みで塗布する。なお、パターンの寸法精
度をさらに高める場合には、レジスト材料の上に塗布性
反射防止膜として、クラリアントジャパン（株）製のＡ
Ｚ−ＡＱＵＡＴＡＲを使用して約０．０６４μｍの厚み
で塗布するのが好ましい。
としては、ｉ線（３６５ｎｍ）レジストとして東京応化
工業（株）製のＴＨＭＲ−ｉＰ３１００を使用して約
０．５μｍの厚みで塗布する。なお、パターンの寸法精
度をさらに高める場合には、レジスト材料の上に塗布性
反射防止膜として、クラリアントジャパン（株）製のＡ
Ｚ−ＡＱＵＡＴＡＲを使用して約０．０６４μｍの厚み
で塗布するのが好ましい。
【００６９】そして、上記レジストを（株）ニコン製Ｎ
ＳＲ２００５ｉ１１Ｄのｉ線ステッパーにて、ＮＡ＝
０．５７、シグマ＝０．４の条件にて所定パターンのレ
チクルを用いて露光する。さらに、東京応化工業（株）
製のＮＭＤ−３（ＴＭＡＨテトラ・メチル・アンモニュ
ウム・ハイドロオキサイド２．３８％）で６０秒間レジ
ストを現像した後、純水でリンスする。
ＳＲ２００５ｉ１１Ｄのｉ線ステッパーにて、ＮＡ＝
０．５７、シグマ＝０．４の条件にて所定パターンのレ
チクルを用いて露光する。さらに、東京応化工業（株）
製のＮＭＤ−３（ＴＭＡＨテトラ・メチル・アンモニュ
ウム・ハイドロオキサイド２．３８％）で６０秒間レジ
ストを現像した後、純水でリンスする。
【００７０】次に、レジストパターン３２をたとえば、
ホットプレート（図示せず。）にて温度１５０℃で約９
０秒間ベーク（リフロー）して図９（Ｂ）に示すよう
に、レジストパターン３２の角をなめらかにし、凹部３
３ａを有するレジストパターン３２ａを形成する。凹部
３３ａは、上部の内径が広く、下に向かって内径が徐々
に狭くなるなだらかなテーパ形状を有する。
ホットプレート（図示せず。）にて温度１５０℃で約９
０秒間ベーク（リフロー）して図９（Ｂ）に示すよう
に、レジストパターン３２の角をなめらかにし、凹部３
３ａを有するレジストパターン３２ａを形成する。凹部
３３ａは、上部の内径が広く、下に向かって内径が徐々
に狭くなるなだらかなテーパ形状を有する。
【００７１】次に、リフローしたレジストパターン３２
ａをマスクとして、Ｓｉからなるゲート電極膜３１をエ
ッチングして、図９（Ｃ）に示すように、なだらかなテ
ーパ状側壁を持つ凹部３３ｂ（ゲートホール）を形成す
る。このエッチングの際にはオーバエッチングを行い、
基板３０を表面から約０．１μｍの深さだけ彫り込む
（第１の犠牲膜３０ｃの厚み分エッチングする。）のが
望ましい。この深さは後で形成するエミッタ電極の長さ
に係わる。
ａをマスクとして、Ｓｉからなるゲート電極膜３１をエ
ッチングして、図９（Ｃ）に示すように、なだらかなテ
ーパ状側壁を持つ凹部３３ｂ（ゲートホール）を形成す
る。このエッチングの際にはオーバエッチングを行い、
基板３０を表面から約０．１μｍの深さだけ彫り込む
（第１の犠牲膜３０ｃの厚み分エッチングする。）のが
望ましい。この深さは後で形成するエミッタ電極の長さ
に係わる。
【００７２】このエッチングは、例えば、マグネトロン
ＲＩＥ（反応性イオンエッチング）装置を用い、エッチ
ングガスとしてＣＯ2 ＋ＣＨＦ3 ＋Ａｒを用い、反応室
内圧力を１２５ｍＴｏｒｒにして行う。
ＲＩＥ（反応性イオンエッチング）装置を用い、エッチ
ングガスとしてＣＯ2 ＋ＣＨＦ3 ＋Ａｒを用い、反応室
内圧力を１２５ｍＴｏｒｒにして行う。
【００７３】次に、図１０（Ｄ）に示すように、残った
レジスト３２ｂを除去する。この除去処理は例えば、１
４０℃に加熱したＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 をもちいる。ま
た、酸素プラズマによるアッシング（灰化）やＮ−メチ
ル−２−ピロリドン等からなる剥離液を用いてもよい。
レジスト３２ｂを除去する。この除去処理は例えば、１
４０℃に加熱したＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 をもちいる。ま
た、酸素プラズマによるアッシング（灰化）やＮ−メチ
ル−２−ピロリドン等からなる剥離液を用いてもよい。
【００７４】次に、図１０（Ｅ）に示すように、常圧Ｃ
ＶＤ法により、Ｓｉ酸化膜からなる第２の犠牲膜（絶縁
膜）３４を基板全面に等方的に０．３μｍの厚みで堆積
する。成膜の条件は、例えば、Ｏ3 とＴＥＯＳを原料ガ
スとし、基板温度を４００℃にする。これにより、第１
の犠牲膜３４は、凹部３３ｂの側壁表面形状を引き継ぎ
ながら（コンフォーマルに）堆積される。
ＶＤ法により、Ｓｉ酸化膜からなる第２の犠牲膜（絶縁
膜）３４を基板全面に等方的に０．３μｍの厚みで堆積
する。成膜の条件は、例えば、Ｏ3 とＴＥＯＳを原料ガ
スとし、基板温度を４００℃にする。これにより、第１
の犠牲膜３４は、凹部３３ｂの側壁表面形状を引き継ぎ
ながら（コンフォーマルに）堆積される。
【００７５】次に、図１０（Ｆ）に示すように、第２の
犠牲膜３４の上に、第３の導電材例えばＴｉＮx からな
るエミッタ電極膜３５を等方的に０．０５μｍの厚みで
反応性スパッタ法で堆積する。反応性スパッタは、ＤＣ
スパッタ装置を用いて、ターゲットとしてＴｉを用い、
Ｎ2 ＋Ａｒガスを導入しながら行う。すなわち、エミッ
タ電極膜３５は、第２の犠牲膜３４の表面形状を引き継
ぎながら（コンフォーマルに）堆積される。
犠牲膜３４の上に、第３の導電材例えばＴｉＮx からな
るエミッタ電極膜３５を等方的に０．０５μｍの厚みで
反応性スパッタ法で堆積する。反応性スパッタは、ＤＣ
スパッタ装置を用いて、ターゲットとしてＴｉを用い、
Ｎ2 ＋Ａｒガスを導入しながら行う。すなわち、エミッ
タ電極膜３５は、第２の犠牲膜３４の表面形状を引き継
ぎながら（コンフォーマルに）堆積される。
【００７６】次に、エミッタ電極膜３５の全面に通常の
フォトリソグラフィ技術を用いて、所定の開口部を有す
るレジストマスク（図示せず。）を形成する。その開口
部を通じてエミッタ電極３５の陰極として用いられない
部分を除去して図１１（Ｇ）で示すようにスリット開口
３６を形成する。このエッチングは、例えばマグネトロ
ンＲＩＥ装置で、Ｃｌ2 ガスを用いて反応室内圧力を１
２５ｍＴｏｒｒで行う。
フォトリソグラフィ技術を用いて、所定の開口部を有す
るレジストマスク（図示せず。）を形成する。その開口
部を通じてエミッタ電極３５の陰極として用いられない
部分を除去して図１１（Ｇ）で示すようにスリット開口
３６を形成する。このエッチングは、例えばマグネトロ
ンＲＩＥ装置で、Ｃｌ2 ガスを用いて反応室内圧力を１
２５ｍＴｏｒｒで行う。
【００７７】次に、スリット開口３６を通じて、第２の
犠牲膜３４と、第１の犠牲膜３０ｃの一部を除去して、
図１１（Ｈ）に示すように、ゲート電極３１ａと、エミ
ッタ電極３５ａと、アノード電極３０ｂとを露出させて
３電極素子を得る。これら第１と第２の犠牲膜のシリコ
ン酸化膜のエッチングには、ＨＦ＋ＮＨ4 Ｆを用いる。
犠牲膜３４と、第１の犠牲膜３０ｃの一部を除去して、
図１１（Ｈ）に示すように、ゲート電極３１ａと、エミ
ッタ電極３５ａと、アノード電極３０ｂとを露出させて
３電極素子を得る。これら第１と第２の犠牲膜のシリコ
ン酸化膜のエッチングには、ＨＦ＋ＮＨ4 Ｆを用いる。
【００７８】３電極素子は、陰極であるエミッタ電極３
５ａと陽極であるアノード電極３０ｂを有し、ゲート電
極３１ａに所定値の正電位を印加することにより、エミ
ッタ電極３５ａからアノード電極３０ｂに向けて電子ビ
ームを収束させて放出させることができる。
５ａと陽極であるアノード電極３０ｂを有し、ゲート電
極３１ａに所定値の正電位を印加することにより、エミ
ッタ電極３５ａからアノード電極３０ｂに向けて電子ビ
ームを収束させて放出させることができる。
【００７９】図１２（Ａ）は、第２の実施例の２電極素
子を３電極素子構成にした変形例である。基板３０の製
造工程と構造は、上記第３の実施例の図９（Ａ）と同様
である。この基板３０の上に図５（Ａ）〜図６（Ｅ）で
示したのと同じ工程を経てＳｉのゲート電極膜２１ａ
と、ＳｉＮx の第２の犠牲膜２２ａと、ＳｉＯ2 の第３
の犠牲膜２５ａと、ＴｉＮx のエミッタ電極膜２６ａと
を形成する。
子を３電極素子構成にした変形例である。基板３０の製
造工程と構造は、上記第３の実施例の図９（Ａ）と同様
である。この基板３０の上に図５（Ａ）〜図６（Ｅ）で
示したのと同じ工程を経てＳｉのゲート電極膜２１ａ
と、ＳｉＮx の第２の犠牲膜２２ａと、ＳｉＯ2 の第３
の犠牲膜２５ａと、ＴｉＮx のエミッタ電極膜２６ａと
を形成する。
【００８０】次に、図１１（Ｇ）の工程と同様に、エミ
ッタ電極膜２６ａの上に通常のフォトリソグラフィ技術
を用いて、所定の開口部を有するレジストマスク（図示
せず。）を形成する。その開口部を通じてエミッタ電極
２６ａの陰極として用いられない部分を除去して図１２
（Ａ）で示すようにスリット開口２６ｃを形成し、さら
に図１１（Ｈ）の工程と同様にして、エッチングにより
スリット開口２６ｃを通じて、第３の犠牲膜２５ａと、
第１の犠牲膜３０ｃの一部を除去してゲート電極２１ａ
と、エミッタ電極２６ａと、アノード電極３０ｂとを露
出させて３電極素子を得る。
ッタ電極膜２６ａの上に通常のフォトリソグラフィ技術
を用いて、所定の開口部を有するレジストマスク（図示
せず。）を形成する。その開口部を通じてエミッタ電極
２６ａの陰極として用いられない部分を除去して図１２
（Ａ）で示すようにスリット開口２６ｃを形成し、さら
に図１１（Ｈ）の工程と同様にして、エッチングにより
スリット開口２６ｃを通じて、第３の犠牲膜２５ａと、
第１の犠牲膜３０ｃの一部を除去してゲート電極２１ａ
と、エミッタ電極２６ａと、アノード電極３０ｂとを露
出させて３電極素子を得る。
【００８１】図１２（Ｂ）は、第２の実施例の２電極素
子を３電極素子構成にした変形の他の例である。図１２
（Ａ）と異なる構成は、第２の犠牲膜２２ａが他の第１
と第３の犠牲膜３０ｃ，２５ａと同じＳｉＯ2 で形成さ
れている点である。
子を３電極素子構成にした変形の他の例である。図１２
（Ａ）と異なる構成は、第２の犠牲膜２２ａが他の第１
と第３の犠牲膜３０ｃ，２５ａと同じＳｉＯ2 で形成さ
れている点である。
【００８２】従って、図１１（Ｇ）の工程と同様に、エ
ミッタ電極膜２６ａの上に所定の開口部を有するレジス
トマスクを形成し、その開口部を通じてエミッタ電極２
６ａの陰極として用いられない部分を除去して図１２
（Ｂ）で示すようにスリット開口２６ｃを形成し、さら
に図１１（Ｈ）の工程と同様にして、エッチングにより
スリット開口２６ｃを通じて、第３の犠牲膜２５ａと、
第２の犠牲膜２２ａと、第１の犠牲膜３０ｃの一部を除
去する。この場合、第１、第２及び第３の犠牲膜３０
ｃ，２２ａ，２５ａが同じシリコン酸化膜であるのでエ
ッチング速度は同じとなり、図１２（Ｂ）に示すような
形状に不要部分が除去されてゲート電極２１ａと、エミ
ッタ電極２６ａと、アノード電極３０ｂとを露出させて
３電極素子を得る。
ミッタ電極膜２６ａの上に所定の開口部を有するレジス
トマスクを形成し、その開口部を通じてエミッタ電極２
６ａの陰極として用いられない部分を除去して図１２
（Ｂ）で示すようにスリット開口２６ｃを形成し、さら
に図１１（Ｈ）の工程と同様にして、エッチングにより
スリット開口２６ｃを通じて、第３の犠牲膜２５ａと、
第２の犠牲膜２２ａと、第１の犠牲膜３０ｃの一部を除
去する。この場合、第１、第２及び第３の犠牲膜３０
ｃ，２２ａ，２５ａが同じシリコン酸化膜であるのでエ
ッチング速度は同じとなり、図１２（Ｂ）に示すような
形状に不要部分が除去されてゲート電極２１ａと、エミ
ッタ電極２６ａと、アノード電極３０ｂとを露出させて
３電極素子を得る。
【００８３】図１３（Ａ）〜（Ｃ）、図１４（Ｄ）〜
（Ｆ）、図１５（Ｇ）〜（Ｉ）及び図１６（Ｊ）〜
（Ｌ）は、本発明の第４の実施例による電界放射型素子
の製造工程を示す図である。本実施例はエミッタ（電界
放出陰極）とゲートとを有する２電極素子の製造工程で
ある。
（Ｆ）、図１５（Ｇ）〜（Ｉ）及び図１６（Ｊ）〜
（Ｌ）は、本発明の第４の実施例による電界放射型素子
の製造工程を示す図である。本実施例はエミッタ（電界
放出陰極）とゲートとを有する２電極素子の製造工程で
ある。
【００８４】上記第１〜第３実施例においては、レジス
ト膜を用いてレジスト膜を加熱することによりテーパ形
状の凹部を形成し、そのテーパ形状を利用してエミッタ
電極を形成したが、以下に説明する第４の実施例におい
ては、レジスト膜の代わりに低融点材料（電極材料や上
下に積層する他の膜材料の融点温度よりも低い融点温度
を有する材料）のリフロー膜を用いてテーパ形状の凹部
を形成し、その凹部の形状を利用してエミッタ電極を形
成する。
ト膜を用いてレジスト膜を加熱することによりテーパ形
状の凹部を形成し、そのテーパ形状を利用してエミッタ
電極を形成したが、以下に説明する第４の実施例におい
ては、レジスト膜の代わりに低融点材料（電極材料や上
下に積層する他の膜材料の融点温度よりも低い融点温度
を有する材料）のリフロー膜を用いてテーパ形状の凹部
を形成し、その凹部の形状を利用してエミッタ電極を形
成する。
【００８５】図１３（Ａ）において、例えば石英などの
単層基板、あるいはＳｉ層上にシリコン酸化膜を積層し
てなる基板４０上に第１の導電材によるゲート電極膜４
１を形成する。このゲート電極膜４１の第１の導電材
は、Ｐ（リン）またはＢ（ボロン）をドープしたＳｉ材
を約０．３μｍの厚みで減圧ＣＶＤ法により成膜して形
成する。
単層基板、あるいはＳｉ層上にシリコン酸化膜を積層し
てなる基板４０上に第１の導電材によるゲート電極膜４
１を形成する。このゲート電極膜４１の第１の導電材
は、Ｐ（リン）またはＢ（ボロン）をドープしたＳｉ材
を約０．３μｍの厚みで減圧ＣＶＤ法により成膜して形
成する。
【００８６】上記のＳｉ材によるゲート電極膜４１の成
膜条件は、例えば、Ｈｅで希釈したＳｉＨ4 ガスを原料
ガスとし、基板温度を６２５℃、反応室内圧力を３０Ｐ
ａとする。そして膜の抵抗値を下げる目的で、ゲート電
極膜にＰあるいはＢ等を拡散あるいはイオン注入する。
膜条件は、例えば、Ｈｅで希釈したＳｉＨ4 ガスを原料
ガスとし、基板温度を６２５℃、反応室内圧力を３０Ｐ
ａとする。そして膜の抵抗値を下げる目的で、ゲート電
極膜にＰあるいはＢ等を拡散あるいはイオン注入する。
【００８７】さらに、ゲート電極膜４１上に低融点膜
（低温リフロー膜）４２を成膜する。この低融点膜４２
は例えばＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇ
ｌａｓｓ）を約０．５μｍの厚みで成膜する。なお、Ｐ
ＳＧの代わりにＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉ
ｌｉｃａｔｅ ｇｌａｓｓ），ＢＳＧ（Ｂｏｒｏｓｉｌ
ｉｃａｔｅ ｇｌａｓｓ），ＡｓＳＧ，ＡｓＰＳＧ，Ｐ
ＧＳＧ等の低融点ガラス、フリットガラス、コバール、
ハンダ、Ｓｉ−Ｇｅあるいは低融点金属等の材料から選
んだ単層かまたは多層構造である。多層構造の場合には
その最上層をなす材料が最も低融点であることが好まし
い。
（低温リフロー膜）４２を成膜する。この低融点膜４２
は例えばＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇ
ｌａｓｓ）を約０．５μｍの厚みで成膜する。なお、Ｐ
ＳＧの代わりにＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉ
ｌｉｃａｔｅ ｇｌａｓｓ），ＢＳＧ（Ｂｏｒｏｓｉｌ
ｉｃａｔｅ ｇｌａｓｓ），ＡｓＳＧ，ＡｓＰＳＧ，Ｐ
ＧＳＧ等の低融点ガラス、フリットガラス、コバール、
ハンダ、Ｓｉ−Ｇｅあるいは低融点金属等の材料から選
んだ単層かまたは多層構造である。多層構造の場合には
その最上層をなす材料が最も低融点であることが好まし
い。
【００８８】次に図１３（Ｂ）に示すように、低融点膜
４２の上にレジスト材料を塗布して、フォトリソグラフ
ィにより所定パターンのマスクで直径が約０．４５μｍ
の開口４３ａを有するレジストパターン４３を以下のよ
うな工程で形成する。
４２の上にレジスト材料を塗布して、フォトリソグラフ
ィにより所定パターンのマスクで直径が約０．４５μｍ
の開口４３ａを有するレジストパターン４３を以下のよ
うな工程で形成する。
【００８９】レジストパターン４３となるレジスト材料
としては、ｉ線（３６５ｎｍ）レジストとして東京応化
工業（株）製のＴＨＭＲ−ｉＰ３１００を使用して約
１．０１μｍの厚みで塗布する。なお、パターンの寸法
精度をさらに高める場合には、レジスト材料の上に塗布
性反射防止膜として、クラリアントジャパン（株）製の
ＡＺ−ＡＱＵＡＴＡＲを使用して約０．０６４μｍの厚
みで塗布するのが好ましい。
としては、ｉ線（３６５ｎｍ）レジストとして東京応化
工業（株）製のＴＨＭＲ−ｉＰ３１００を使用して約
１．０１μｍの厚みで塗布する。なお、パターンの寸法
精度をさらに高める場合には、レジスト材料の上に塗布
性反射防止膜として、クラリアントジャパン（株）製の
ＡＺ−ＡＱＵＡＴＡＲを使用して約０．０６４μｍの厚
みで塗布するのが好ましい。
【００９０】そして、上記レジストを（株）ニコン製Ｎ
ＳＲ２００５ｉ１１Ｄのｉ線ステッパーにて、ＮＡ＝
０．５７、シグマ＝０．４の条件にて所定パターンのレ
チクルを用いて露光する。さらに、東京応化工業（株）
製のＮＭＤ−３（ＴＭＡＨテトラ・メチル・アンモニュ
ウム・ハイドロオキサイド２．３８％）で６０秒間レジ
ストを現像した後、純水でリンスする。
ＳＲ２００５ｉ１１Ｄのｉ線ステッパーにて、ＮＡ＝
０．５７、シグマ＝０．４の条件にて所定パターンのレ
チクルを用いて露光する。さらに、東京応化工業（株）
製のＮＭＤ−３（ＴＭＡＨテトラ・メチル・アンモニュ
ウム・ハイドロオキサイド２．３８％）で６０秒間レジ
ストを現像した後、純水でリンスする。
【００９１】次に、レジストパターン４３をマスクとし
て低融点膜４２を異方性エッチングし、図１３（Ｃ）に
示すようにゲート電極膜４１に達する垂直あるいはほぼ
垂直な側壁を有する孔４２ｂを形成する。このエッチン
グは、例えば、マグネトロンＲＩＥ（反応性イオンエッ
チング）装置を用い、エッチングガスとしてＣＨＦ3＋
ＣＯ2 ＋Ａｒ＋Ｈｅを用い、反応室内圧力を５０ｍＴｏ
ｒｒにして行う。エッチング後、残ったレジストを除去
する。エッチング時のレジスト軟化を防止するために、
基板４０の裏面をＨｅで冷却するのが望ましい。
て低融点膜４２を異方性エッチングし、図１３（Ｃ）に
示すようにゲート電極膜４１に達する垂直あるいはほぼ
垂直な側壁を有する孔４２ｂを形成する。このエッチン
グは、例えば、マグネトロンＲＩＥ（反応性イオンエッ
チング）装置を用い、エッチングガスとしてＣＨＦ3＋
ＣＯ2 ＋Ａｒ＋Ｈｅを用い、反応室内圧力を５０ｍＴｏ
ｒｒにして行う。エッチング後、残ったレジストを除去
する。エッチング時のレジスト軟化を防止するために、
基板４０の裏面をＨｅで冷却するのが望ましい。
【００９２】次に、低融点膜４２ａを加熱してリフロー
させて、図１４（Ｄ）に示すような肩部がなだらかなテ
ーパ状の凹部４２ｃを有する低融点膜４２ｄを形成す
る。このリフロー処理は、例えば炉を用い、Ｎ2 雰囲気
中で１０００℃で約３０分間ベークして行う。その他
に、ランプ加熱法あるいはレーザ加熱を用いて行うこと
もできる。なお、リフロー処理についてのより具体的な
処理条件等についてはこの第４の実施例の工程説明の後
で、図面を参照してさらに詳しく説明する。
させて、図１４（Ｄ）に示すような肩部がなだらかなテ
ーパ状の凹部４２ｃを有する低融点膜４２ｄを形成す
る。このリフロー処理は、例えば炉を用い、Ｎ2 雰囲気
中で１０００℃で約３０分間ベークして行う。その他
に、ランプ加熱法あるいはレーザ加熱を用いて行うこと
もできる。なお、リフロー処理についてのより具体的な
処理条件等についてはこの第４の実施例の工程説明の後
で、図面を参照してさらに詳しく説明する。
【００９３】次に、リフローした低融点膜パターン４２
ｄをマスクとして、第１の導電材からなるゲート電極膜
４１と低融点膜４２ｄ（４２ｆとなる）とをエッチング
して、図１４（Ｅ）に示すように、なだらかなテーパ状
側壁を持つ凹部４２ｅ（ゲートホール）を形成する。こ
のエッチングの際にはオーバエッチングを行い、基板４
０を表面から約０．１μｍの深さだけ彫り込み、凹部を
有する基板４０ａを形成する。この深さは後で形成する
エミッタ電極の長さおよび高さに係わる。ゲート電極膜
４１ａの凹部４２ｅの直径は、底部が約０．５μｍ、上
部が約０．７μｍ、深さが０．３μｍ程度とする。
ｄをマスクとして、第１の導電材からなるゲート電極膜
４１と低融点膜４２ｄ（４２ｆとなる）とをエッチング
して、図１４（Ｅ）に示すように、なだらかなテーパ状
側壁を持つ凹部４２ｅ（ゲートホール）を形成する。こ
のエッチングの際にはオーバエッチングを行い、基板４
０を表面から約０．１μｍの深さだけ彫り込み、凹部を
有する基板４０ａを形成する。この深さは後で形成する
エミッタ電極の長さおよび高さに係わる。ゲート電極膜
４１ａの凹部４２ｅの直径は、底部が約０．５μｍ、上
部が約０．７μｍ、深さが０．３μｍ程度とする。
【００９４】このエッチングは、例えば、マグネトロン
ＲＩＥ（反応性イオンエッチング）装置を用い、エッチ
ングガスとしてＣＯ2 ＋ＣＨＦ3 ＋Ａｒを用い、反応室
内圧力を１２５ｍＴｏｒｒにして行う。
ＲＩＥ（反応性イオンエッチング）装置を用い、エッチ
ングガスとしてＣＯ2 ＋ＣＨＦ3 ＋Ａｒを用い、反応室
内圧力を１２５ｍＴｏｒｒにして行う。
【００９５】次に、図１４（Ｆ）に示すように、常圧Ｃ
ＶＤ法により、Ｓｉ酸化膜からなる第１の犠牲膜（絶縁
膜）４４を基板全面に等方的に０．３μｍの厚みで堆積
する。成膜の条件は、例えば、Ｏ3 とＴＥＯＳを原料ガ
スとし、基板温度を４００℃にする。これにより、第１
の犠牲膜４４は、凹部４２ｅの側壁表面形状を引き継ぎ
ながら（コンフォーマルに）堆積される。
ＶＤ法により、Ｓｉ酸化膜からなる第１の犠牲膜（絶縁
膜）４４を基板全面に等方的に０．３μｍの厚みで堆積
する。成膜の条件は、例えば、Ｏ3 とＴＥＯＳを原料ガ
スとし、基板温度を４００℃にする。これにより、第１
の犠牲膜４４は、凹部４２ｅの側壁表面形状を引き継ぎ
ながら（コンフォーマルに）堆積される。
【００９６】次に、図１５（Ｇ）に示すように、第１の
犠牲膜４４の上に、第２の導電材例えばＴｉＮx からな
る第１のエミッタ電極膜４５を等方的に０．０５μｍの
厚みで反応性スパッタ法で堆積する。反応性スパッタ
は、ＤＣスパッタ装置を用いて、ターゲットとしてＴｉ
を用い、Ｎ2 ＋Ａｒガスを導入しながら行う。すなわ
ち、第１のエミッタ電極膜４５は、第１の犠牲膜４４の
表面形状を引き継ぎながら（コンフォーマルに）堆積さ
れる。
犠牲膜４４の上に、第２の導電材例えばＴｉＮx からな
る第１のエミッタ電極膜４５を等方的に０．０５μｍの
厚みで反応性スパッタ法で堆積する。反応性スパッタ
は、ＤＣスパッタ装置を用いて、ターゲットとしてＴｉ
を用い、Ｎ2 ＋Ａｒガスを導入しながら行う。すなわ
ち、第１のエミッタ電極膜４５は、第１の犠牲膜４４の
表面形状を引き継ぎながら（コンフォーマルに）堆積さ
れる。
【００９７】次に、図１５（Ｈ）に示すように、第３の
導電材によるブランケット膜としての第２のエミッタ電
極膜４６を０．２μｍの厚みで堆積する。第３の導電材
は例えばＷ膜であり、ＷＦ6 ＋Ｈ2 ＋Ｎ2 ＋Ａｒガスを
用い、８０Ｔｏｒｒの圧力で４５０℃にてＣＶＤで堆積
する。
導電材によるブランケット膜としての第２のエミッタ電
極膜４６を０．２μｍの厚みで堆積する。第３の導電材
は例えばＷ膜であり、ＷＦ6 ＋Ｈ2 ＋Ｎ2 ＋Ａｒガスを
用い、８０Ｔｏｒｒの圧力で４５０℃にてＣＶＤで堆積
する。
【００９８】次に、図１５（Ｉ）で示すように、第２エ
ミッタ電極膜４６を０．２μｍの厚み分エッチバックし
てブランケット膜４６ａのみを残す。エッチバックは、
ＲＩＥ装置を用い、エッチングガスとしてＳＦ6 ＋Ａｒ
＋Ｈｅを用い、反応室内圧力を２８０ｍＴｏｒｒにして
行う。
ミッタ電極膜４６を０．２μｍの厚み分エッチバックし
てブランケット膜４６ａのみを残す。エッチバックは、
ＲＩＥ装置を用い、エッチングガスとしてＳＦ6 ＋Ａｒ
＋Ｈｅを用い、反応室内圧力を２８０ｍＴｏｒｒにして
行う。
【００９９】電界放出陰極（エミッタ）からの放出電流
を充分安定化させるためには、エミッタと直列に抵抗層
を接続すると良いことが知られている。従って、図１６
（Ｊ）で示すように、材料としてＳｉによる抵抗層４７
をスパッタ法により第１のエミッタ電極膜４５とブラン
ケット膜４６ａとの上に厚さ約０．２μｍ堆積する。
を充分安定化させるためには、エミッタと直列に抵抗層
を接続すると良いことが知られている。従って、図１６
（Ｊ）で示すように、材料としてＳｉによる抵抗層４７
をスパッタ法により第１のエミッタ電極膜４５とブラン
ケット膜４６ａとの上に厚さ約０．２μｍ堆積する。
【０１００】このＳｉ膜のスパッタは、ＤＣスパッタ装
置を用いて、ターゲットとしてＳｉを用い、Ａｒガスを
導入しながら行う。なお、Ａｒガスの代わりにＮ2 ＋Ａ
ｒや、Ｏ2 ＋Ａｒあるいは、Ｎ2 ＋Ｏ2 ＋Ａｒガスを用
いた反応性スパッタを行うことにより抵抗層４７を、抵
抗値を上げたＳｉＮx 、ＳｉＯx 、ＳｉＯx Ｎy 等の層
とすることができる。又、スパッタ以外に蒸着法やプラ
ズマＣＶＤを用いて抵抗層を形成することもできる。
置を用いて、ターゲットとしてＳｉを用い、Ａｒガスを
導入しながら行う。なお、Ａｒガスの代わりにＮ2 ＋Ａ
ｒや、Ｏ2 ＋Ａｒあるいは、Ｎ2 ＋Ｏ2 ＋Ａｒガスを用
いた反応性スパッタを行うことにより抵抗層４７を、抵
抗値を上げたＳｉＮx 、ＳｉＯx 、ＳｉＯx Ｎy 等の層
とすることができる。又、スパッタ以外に蒸着法やプラ
ズマＣＶＤを用いて抵抗層を形成することもできる。
【０１０１】次に、図１６（Ｋ）で示すように、抵抗層
４７の上に、第４の導電材として例えばＡｌをスパッタ
法にて０．５μｍの厚みで堆積してエミッタ配線層４８
を形成する。このスパッタは例えばＤＣスパッタ装置を
用い、Ａｌをターゲットとし、Ａｒガスを導入して行
う。
４７の上に、第４の導電材として例えばＡｌをスパッタ
法にて０．５μｍの厚みで堆積してエミッタ配線層４８
を形成する。このスパッタは例えばＤＣスパッタ装置を
用い、Ａｌをターゲットとし、Ａｒガスを導入して行
う。
【０１０２】最後に、エッチングにより基板４０ａを除
去し、さらに、エッチングにより第１の犠牲膜４４と低
融点膜４２ｆの一部を除去して、図１６（Ｌ）で示すよ
うに、ゲート電極４１ａと、エミッタ電極４５とを露出
させて２電極素子を得る。Ｓｉ基板４０等のＳｉのエッ
チングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨを用い、
シリコン酸化膜とＰＳＧ（低融点膜）等のエッチングに
は、ＨＦ＋ＮＨ4 Ｆを用いる。
去し、さらに、エッチングにより第１の犠牲膜４４と低
融点膜４２ｆの一部を除去して、図１６（Ｌ）で示すよ
うに、ゲート電極４１ａと、エミッタ電極４５とを露出
させて２電極素子を得る。Ｓｉ基板４０等のＳｉのエッ
チングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨを用い、
シリコン酸化膜とＰＳＧ（低融点膜）等のエッチングに
は、ＨＦ＋ＮＨ4 Ｆを用いる。
【０１０３】上記の第４の実施例による効果は前述の第
１〜第３の実施例と同様である。すなわち第４の実施例
によれば、エミッタ電極４５と同様にゲート電極４１ａ
をテーパ状に形成して、エミッタ電極４５との距離を接
近させることができ、エミッタ電極先端の電界強度を増
大し、低しきい値電圧の電界放射型素子を得ることがで
きる。また、本実施例によれば、エミッタ電極４５の高
さ位置は図１４（Ｅ）に示したオーバエッチングによる
基板４０のエッチング深さと図１４（Ｆ）で示した工程
の第１の犠牲膜４４の膜厚により決まる。また、エミッ
タ電極４５とゲート電極４１ａの間隔は第１の犠牲膜４
４の膜厚により決まる。さらにエミッタ電極４５の形状
とゲート電極４１ａのゲートホールのテーパ形状は図１
４（Ｄ）で示したリフロー工程と図１４（Ｅ）で示した
エッチング工程において決まる。これらのパラメータを
適宜調整すればエミッタ電極の高さ位置や形状あるいは
ゲート−エミッタ間隔等が再現性よく制御できる。
１〜第３の実施例と同様である。すなわち第４の実施例
によれば、エミッタ電極４５と同様にゲート電極４１ａ
をテーパ状に形成して、エミッタ電極４５との距離を接
近させることができ、エミッタ電極先端の電界強度を増
大し、低しきい値電圧の電界放射型素子を得ることがで
きる。また、本実施例によれば、エミッタ電極４５の高
さ位置は図１４（Ｅ）に示したオーバエッチングによる
基板４０のエッチング深さと図１４（Ｆ）で示した工程
の第１の犠牲膜４４の膜厚により決まる。また、エミッ
タ電極４５とゲート電極４１ａの間隔は第１の犠牲膜４
４の膜厚により決まる。さらにエミッタ電極４５の形状
とゲート電極４１ａのゲートホールのテーパ形状は図１
４（Ｄ）で示したリフロー工程と図１４（Ｅ）で示した
エッチング工程において決まる。これらのパラメータを
適宜調整すればエミッタ電極の高さ位置や形状あるいは
ゲート−エミッタ間隔等が再現性よく制御できる。
【０１０４】ここで、上記の第４の実施例における低融
点膜のリフローについてさらに具体的に説明する。使用
できる低融点膜としてＰＳＧ、ＢＰＳＧ、ＢＳＧ、Ａｓ
ＳＧ、ＡｓＰＳＧ、ＰＧＳＧ等の低融点ガラス、フリッ
トガラス、コバール、ハンダ、Ｓｉ−Ｇｅあるいは他の
低融点金属材料がある。これらの材料は炉を用いて７５
０〜９４０℃の範囲でベークすると、リフローできる。
リフロー温度は不純物濃度に依存することが知られてい
る。
点膜のリフローについてさらに具体的に説明する。使用
できる低融点膜としてＰＳＧ、ＢＰＳＧ、ＢＳＧ、Ａｓ
ＳＧ、ＡｓＰＳＧ、ＰＧＳＧ等の低融点ガラス、フリッ
トガラス、コバール、ハンダ、Ｓｉ−Ｇｅあるいは他の
低融点金属材料がある。これらの材料は炉を用いて７５
０〜９４０℃の範囲でベークすると、リフローできる。
リフロー温度は不純物濃度に依存することが知られてい
る。
【０１０５】低融点膜とともに積層されるゲート電極膜
や、その上下積層膜の融点はリフロー温度よりも高くな
くてはならない。多結晶シリコンやアモルファスシリコ
ンの融点は１４１２℃であり、ＷとＭｏのような高融点
金属の融点は、それぞれ３３７７℃、２６２２℃であ
る。また、高融点シリサイド膜のＷＳｉ2 、ＭｏＳ
ｉ2、ＴｉＳｉ2 、ＴａＳｉ2 の融点は、それぞれ１８
８７℃、１９８０℃、１５３８℃、２２００℃である。
また、配線金属材料のＣｕ、Ａｇ、Ａｕ、Ｒｈ、Ｉｒ、
Ｃｏ、Ｎｉの融点は、それぞれ１０８０℃、９６０℃、
１０６３℃、１９６６℃、２４５０℃、１４９５℃、１
４５３℃である。これらはいずれも低融点膜材料のＰＳ
Ｇ、ＢＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＡｓＰＳＧ、ＰＧＳ
Ｇ、Ｓｉ−Ｇｅ等のリフロー温度よりも高く、本発明の
実施例において問題なく使用できる。
や、その上下積層膜の融点はリフロー温度よりも高くな
くてはならない。多結晶シリコンやアモルファスシリコ
ンの融点は１４１２℃であり、ＷとＭｏのような高融点
金属の融点は、それぞれ３３７７℃、２６２２℃であ
る。また、高融点シリサイド膜のＷＳｉ2 、ＭｏＳ
ｉ2、ＴｉＳｉ2 、ＴａＳｉ2 の融点は、それぞれ１８
８７℃、１９８０℃、１５３８℃、２２００℃である。
また、配線金属材料のＣｕ、Ａｇ、Ａｕ、Ｒｈ、Ｉｒ、
Ｃｏ、Ｎｉの融点は、それぞれ１０８０℃、９６０℃、
１０６３℃、１９６６℃、２４５０℃、１４９５℃、１
４５３℃である。これらはいずれも低融点膜材料のＰＳ
Ｇ、ＢＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＡｓＰＳＧ、ＰＧＳ
Ｇ、Ｓｉ−Ｇｅ等のリフロー温度よりも高く、本発明の
実施例において問題なく使用できる。
【０１０６】ところで、ＡｌやＡｌ合金をゲート電極膜
材料として使用する場合には、Ａｌの融点は６６０℃で
あり、低融点膜材料のＰＳＧ、ＢＰＳＧ、ＢＳＧ、Ａｓ
ＳＧ、ＡｓＰＳＧ、ＰＧＳＧ、Ｓｉ−Ｇｅ等のリフロー
温度よりも低い。このような場合には、リフロー性ＳＯ
Ｇ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を用いることができ
る。例えば、ダウコーニング社製のＦＯｘ（Ｆｌｏｗａ
ｂｌｅ Ｏｘｉｄｅ）は、２００℃以上で軟化するた
め、Ａｌ等の低融点メタルのテーパーエッチングに用い
ることができる。従って、本発明の実施例による低融点
膜材料としてより低温度でリフロー処理をするために利
用することが可能である。
材料として使用する場合には、Ａｌの融点は６６０℃で
あり、低融点膜材料のＰＳＧ、ＢＰＳＧ、ＢＳＧ、Ａｓ
ＳＧ、ＡｓＰＳＧ、ＰＧＳＧ、Ｓｉ−Ｇｅ等のリフロー
温度よりも低い。このような場合には、リフロー性ＳＯ
Ｇ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を用いることができ
る。例えば、ダウコーニング社製のＦＯｘ（Ｆｌｏｗａ
ｂｌｅ Ｏｘｉｄｅ）は、２００℃以上で軟化するた
め、Ａｌ等の低融点メタルのテーパーエッチングに用い
ることができる。従って、本発明の実施例による低融点
膜材料としてより低温度でリフロー処理をするために利
用することが可能である。
【０１０７】図１７（Ａ）〜（Ｃ）及び図１８（Ｄ）〜
（Ｆ）は、本発明の第５の実施例による電界放射型素子
の製造工程を示す図である。本実施例はエミッタ（電界
放出陰極）とゲートとを有する２電極素子の製造工程で
ある。本実施例においても低融点膜によるリフローを利
用してテーパー形状を形成する。
（Ｆ）は、本発明の第５の実施例による電界放射型素子
の製造工程を示す図である。本実施例はエミッタ（電界
放出陰極）とゲートとを有する２電極素子の製造工程で
ある。本実施例においても低融点膜によるリフローを利
用してテーパー形状を形成する。
【０１０８】図１７（Ａ）において、例えば石英などの
単層基板、あるいはＳｉ層上にシリコン酸化膜を積層し
てなる基板５０上に第１の導電材によるゲート電極膜５
１を形成する。このゲート電極膜５１の第１の導電材
は、Ｐ（リン）またはＢ（ボロン）をドープしたＳｉ材
を約０．３μｍの厚みで減圧ＣＶＤ法により成膜して形
成する。
単層基板、あるいはＳｉ層上にシリコン酸化膜を積層し
てなる基板５０上に第１の導電材によるゲート電極膜５
１を形成する。このゲート電極膜５１の第１の導電材
は、Ｐ（リン）またはＢ（ボロン）をドープしたＳｉ材
を約０．３μｍの厚みで減圧ＣＶＤ法により成膜して形
成する。
【０１０９】上記のＳｉ材によるゲート電極膜５１の成
膜条件は、例えば、Ｈｅで希釈したＳｉＨ4 ガスを原料
ガスとし、基板温度を６２５℃、反応室内圧力を３０Ｐ
ａとする。そして膜の抵抗値を下げる目的で、ゲート電
極膜にＰあるいはＢ等を拡散あるいはイオン注入する。
膜条件は、例えば、Ｈｅで希釈したＳｉＨ4 ガスを原料
ガスとし、基板温度を６２５℃、反応室内圧力を３０Ｐ
ａとする。そして膜の抵抗値を下げる目的で、ゲート電
極膜にＰあるいはＢ等を拡散あるいはイオン注入する。
【０１１０】さらに、ゲート電極膜５１上に低融点膜
（低温リフロー膜）５２を成膜する。この低融点膜５２
は例えばＰＳＧを約０．５μｍの厚みで成膜する。な
お、ＰＳＧの代わりにＢＰＳＧ，ＢＳＧ，ＡｓＳＧ，Ａ
ｓＰＳＧ，ＰＧＳＧ，Ｓｉ−Ｇｅ等を用いることができ
る。
（低温リフロー膜）５２を成膜する。この低融点膜５２
は例えばＰＳＧを約０．５μｍの厚みで成膜する。な
お、ＰＳＧの代わりにＢＰＳＧ，ＢＳＧ，ＡｓＳＧ，Ａ
ｓＰＳＧ，ＰＧＳＧ，Ｓｉ−Ｇｅ等を用いることができ
る。
【０１１１】次に、低融点膜５２の上にレジスト材料を
塗布して、フォトリソグラフィにより開口５３ａを有す
るレジストパターン５３を形成する。そして開口５３ａ
を介して等方性エッチングを行って低融点膜５２を途中
までエッチング処理する。このときサイドエッチングに
よって低融点膜５２の開口５３ｂは横方向にも広がる。
続いて異方性エッチングにより低融点膜５２を縦方向に
エッチングして図１７（Ａ）で示すようにゲート電極膜
５１の表面を露出させる。
塗布して、フォトリソグラフィにより開口５３ａを有す
るレジストパターン５３を形成する。そして開口５３ａ
を介して等方性エッチングを行って低融点膜５２を途中
までエッチング処理する。このときサイドエッチングに
よって低融点膜５２の開口５３ｂは横方向にも広がる。
続いて異方性エッチングにより低融点膜５２を縦方向に
エッチングして図１７（Ａ）で示すようにゲート電極膜
５１の表面を露出させる。
【０１１２】次に、図１７（Ｂ）のように、レジストマ
スク５３を除去する。さらに、今度は第４の実施例の図
１４（Ｄ）の工程と同様にして、低融点膜５２を加熱し
てリフローして図１７（Ｃ）のようになだらかなテーパ
ー形状とする。低融点膜５２は、開口５３ｂを有するの
で、テーパー形状を有する低融点膜５２ａを容易に形成
することができる。
スク５３を除去する。さらに、今度は第４の実施例の図
１４（Ｄ）の工程と同様にして、低融点膜５２を加熱し
てリフローして図１７（Ｃ）のようになだらかなテーパ
ー形状とする。低融点膜５２は、開口５３ｂを有するの
で、テーパー形状を有する低融点膜５２ａを容易に形成
することができる。
【０１１３】次に、リフローした低融点膜パターン５２
ａをマスクとして、第１の導電材からなるゲート電極膜
５１と低融点膜５２ａ（５２ｂとなる）とをエッチング
して、図１８（Ｄ）に示すように、なだらかなテーパ状
側壁を持つ凹部５２ｃ（ゲートホール）を形成する。こ
のエッチングの際にはオーバエッチングを行い、基板５
０を表面から約０．１μｍの深さだけ彫り込むのが望ま
しい。この深さは後で形成するエミッタ電極の長さ及び
高さに係わる。ゲート電極膜５１ａの凹部５２ｃの直径
は、底部が約０．５μｍ、上部が約０．７μｍ、深さが
０．３μｍ程度とする。
ａをマスクとして、第１の導電材からなるゲート電極膜
５１と低融点膜５２ａ（５２ｂとなる）とをエッチング
して、図１８（Ｄ）に示すように、なだらかなテーパ状
側壁を持つ凹部５２ｃ（ゲートホール）を形成する。こ
のエッチングの際にはオーバエッチングを行い、基板５
０を表面から約０．１μｍの深さだけ彫り込むのが望ま
しい。この深さは後で形成するエミッタ電極の長さ及び
高さに係わる。ゲート電極膜５１ａの凹部５２ｃの直径
は、底部が約０．５μｍ、上部が約０．７μｍ、深さが
０．３μｍ程度とする。
【０１１４】このエッチングは、例えば、マグネトロン
ＲＩＥ（反応性イオンエッチング）装置を用い、エッチ
ングガスとしてＣＯ2 ＋ＣＨＦ3 ＋Ａｒを用い、反応室
内圧力を１２５ｍＴｏｒｒにして行う。
ＲＩＥ（反応性イオンエッチング）装置を用い、エッチ
ングガスとしてＣＯ2 ＋ＣＨＦ3 ＋Ａｒを用い、反応室
内圧力を１２５ｍＴｏｒｒにして行う。
【０１１５】次に、図１８（Ｅ）に示すように、常圧Ｃ
ＶＤ法により、Ｓｉ酸化膜からなる第１の犠牲膜（絶縁
膜）５４を基板全面に等方的に０．３μｍの厚みで堆積
する。成膜の条件は、例えば、Ｏ3 とＴＥＯＳを原料ガ
スとし、基板温度を４００℃にする。これにより、第１
の犠牲膜５４は、凹部５２ｃの側壁表面形状を引き継ぎ
ながら（コンフォーマルに）堆積される。
ＶＤ法により、Ｓｉ酸化膜からなる第１の犠牲膜（絶縁
膜）５４を基板全面に等方的に０．３μｍの厚みで堆積
する。成膜の条件は、例えば、Ｏ3 とＴＥＯＳを原料ガ
スとし、基板温度を４００℃にする。これにより、第１
の犠牲膜５４は、凹部５２ｃの側壁表面形状を引き継ぎ
ながら（コンフォーマルに）堆積される。
【０１１６】さらに第１の犠牲膜５４の上に、第２の導
電材例えばＴｉＮx からなる第１のエミッタ電極膜５５
を等方的に０．０５μｍの厚みで反応性スパッタ法で堆
積する。反応性スパッタは、ＤＣスパッタ装置を用い
て、ターゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガスを導
入しながら行う。すなわち、第１のエミッタ電極膜５５
は、第１の犠牲膜５４の表面形状を引き継ぎながら（コ
ンフォーマルに）堆積される。
電材例えばＴｉＮx からなる第１のエミッタ電極膜５５
を等方的に０．０５μｍの厚みで反応性スパッタ法で堆
積する。反応性スパッタは、ＤＣスパッタ装置を用い
て、ターゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガスを導
入しながら行う。すなわち、第１のエミッタ電極膜５５
は、第１の犠牲膜５４の表面形状を引き継ぎながら（コ
ンフォーマルに）堆積される。
【０１１７】次に、第４の実施例の図１５（Ｈ）〜図１
６（Ｋ）の工程と同様な処理を行い、第３の導電材によ
るブランケット膜としての第２のエミッタ電極膜５６を
成膜し、エッチバックしてブランケット膜５６ａのみを
残す。さらに、Ｓｉによる抵抗層５７をスパッタ法によ
り第１のエミッタ電極膜５５とブランケット膜５６ａと
の上に厚さ約０．２μｍ堆積する。さらに、抵抗層５７
の上に、第４の導電材として例えばＡｌをスパッタ法に
て０．５μｍの厚みで堆積してエミッタ配線層５８を形
成する。
６（Ｋ）の工程と同様な処理を行い、第３の導電材によ
るブランケット膜としての第２のエミッタ電極膜５６を
成膜し、エッチバックしてブランケット膜５６ａのみを
残す。さらに、Ｓｉによる抵抗層５７をスパッタ法によ
り第１のエミッタ電極膜５５とブランケット膜５６ａと
の上に厚さ約０．２μｍ堆積する。さらに、抵抗層５７
の上に、第４の導電材として例えばＡｌをスパッタ法に
て０．５μｍの厚みで堆積してエミッタ配線層５８を形
成する。
【０１１８】最後に、第４の実施例の図１６（Ｌ）の工
程と同様な処理を行い、エッチングにより基板５０ａを
除去し、さらに、エッチングにより第１の犠牲膜５４と
低融点膜５２ｂの一部を除去して、図１８（Ｆ）で示す
ように、ゲート電極５１ａと、第１のエミッタ電極膜５
５とを露出させて２電極素子を得る。
程と同様な処理を行い、エッチングにより基板５０ａを
除去し、さらに、エッチングにより第１の犠牲膜５４と
低融点膜５２ｂの一部を除去して、図１８（Ｆ）で示す
ように、ゲート電極５１ａと、第１のエミッタ電極膜５
５とを露出させて２電極素子を得る。
【０１１９】図１９（Ａ）、（Ｂ）、（Ｃ）は、上記の
第４の実施例の変形であり、エミッタ電極を支持基板で
補強する方法を示す。
第４の実施例の変形であり、エミッタ電極を支持基板で
補強する方法を示す。
【０１２０】図１９（Ａ）に示す方法においては、上記
第４の実施例の図１３（Ａ）〜図１５（Ｇ）までの工程
を行って得た素子のエミッタ電極４５ａの表面の凹部
を、例えばＳＯＧ膜からなる平坦化層４９ａで埋める。
その後、平坦化膜４９ａを化学機械研磨（ＣＭＰ）法で
研磨して表面を平坦化する。続いて、平坦化膜４９ａの
上に支持基板４９ｂを静電接着あるいは接着材により接
着する。
第４の実施例の図１３（Ａ）〜図１５（Ｇ）までの工程
を行って得た素子のエミッタ電極４５ａの表面の凹部
を、例えばＳＯＧ膜からなる平坦化層４９ａで埋める。
その後、平坦化膜４９ａを化学機械研磨（ＣＭＰ）法で
研磨して表面を平坦化する。続いて、平坦化膜４９ａの
上に支持基板４９ｂを静電接着あるいは接着材により接
着する。
【０１２１】そして、図１６（Ｌ）のエッチング工程と
同様な方法により、基板４０ａ等の不要部分をエッチン
グにより除去し、図１９（Ａ）に示すように、ゲート電
極４１ａおよびエミッタ電極４５ａを露出させて完成す
る。
同様な方法により、基板４０ａ等の不要部分をエッチン
グにより除去し、図１９（Ａ）に示すように、ゲート電
極４１ａおよびエミッタ電極４５ａを露出させて完成す
る。
【０１２２】図１９（Ｂ）の別の変形例においても、上
記第４の実施例の図１３（Ａ）〜図１５（Ｇ）までの工
程を行って得た素子の上に低融点ガラス等の接着材４９
ｃを用いて支持基板４９ｂを接着する。そして、図１６
（Ｌ）のエッチング工程と同様な方法により、基板４０
ａ等の不要部分をエッチングにより除去し、図１９
（Ｂ）に示すように、ゲート電極４１ａおよびエミッタ
電極４５ａを露出させて２電極素子を完成する。
記第４の実施例の図１３（Ａ）〜図１５（Ｇ）までの工
程を行って得た素子の上に低融点ガラス等の接着材４９
ｃを用いて支持基板４９ｂを接着する。そして、図１６
（Ｌ）のエッチング工程と同様な方法により、基板４０
ａ等の不要部分をエッチングにより除去し、図１９
（Ｂ）に示すように、ゲート電極４１ａおよびエミッタ
電極４５ａを露出させて２電極素子を完成する。
【０１２３】図１９（Ｃ）に示す方法においては、上記
第４の実施例の図１３（Ａ）〜図１５（Ｇ）までの工程
を行って得た素子のエミッタ電極４５ａの表面の凹部
を、例えばＳＯＧ膜からなる平坦化層４９ａで埋める。
その後、平坦化層４９ａをＣＭＰ法で研磨して表面を平
坦化する。続いて、平坦化膜４９ａの上に低融点ガラス
等の接着材４９ｃを用いて支持基板４９ｂを接着する。
第４の実施例の図１３（Ａ）〜図１５（Ｇ）までの工程
を行って得た素子のエミッタ電極４５ａの表面の凹部
を、例えばＳＯＧ膜からなる平坦化層４９ａで埋める。
その後、平坦化層４９ａをＣＭＰ法で研磨して表面を平
坦化する。続いて、平坦化膜４９ａの上に低融点ガラス
等の接着材４９ｃを用いて支持基板４９ｂを接着する。
【０１２４】そして、図１６（Ｌ）のエッチング工程と
同様な方法により、基板４０ａ等の不要部分をエッチン
グにより除去し、図１９（Ｃ）に示すように、ゲート電
極４１ａおよびエミッタ電極４５を露出させて２電極素
子を完成する。
同様な方法により、基板４０ａ等の不要部分をエッチン
グにより除去し、図１９（Ｃ）に示すように、ゲート電
極４１ａおよびエミッタ電極４５を露出させて２電極素
子を完成する。
【０１２５】図２０は、上記の第４の実施例のさらに別
の変形であり、低融点膜４２ｈの材料としてＢＰＳＧを
用いた以外は図１９（Ｃ）と同様である。この場合にＢ
ＰＳＧのエッチングレートはＯ3 とＴＥＯＳを原料に成
膜したＳｉＯ2 に比べて約１／４である。ＢＰＳＧから
なる低融点膜４２ｈは、エッチングレートが遅いので、
低融点膜４２ｈが消失してゲート電極４１ａとエミッタ
電極４５とがショートすることを防止できる。
の変形であり、低融点膜４２ｈの材料としてＢＰＳＧを
用いた以外は図１９（Ｃ）と同様である。この場合にＢ
ＰＳＧのエッチングレートはＯ3 とＴＥＯＳを原料に成
膜したＳｉＯ2 に比べて約１／４である。ＢＰＳＧから
なる低融点膜４２ｈは、エッチングレートが遅いので、
低融点膜４２ｈが消失してゲート電極４１ａとエミッタ
電極４５とがショートすることを防止できる。
【０１２６】次に、図２１（Ａ）〜（Ｃ）、図２２
（Ｄ）〜（Ｆ）及び図２３（Ｇ）、（Ｈ）を参照して、
本発明の第６の実施例による電界放射型素子（３電極素
子）の製造工程を説明する。本実施例においても低融点
膜のリフローを利用してテーパー形状を形成する。
（Ｄ）〜（Ｆ）及び図２３（Ｇ）、（Ｈ）を参照して、
本発明の第６の実施例による電界放射型素子（３電極素
子）の製造工程を説明する。本実施例においても低融点
膜のリフローを利用してテーパー形状を形成する。
【０１２７】図２１（Ａ）において、基板６０は、石英
などの単層基板、あるいはＳｉ層上にシリコン酸化膜を
積層してなる出発基板６０ａ上に、第１の導電材からな
るアノード電極膜６０ｂを減圧ＣＶＤ法により０．１μ
ｍの厚みで堆積し、さらにその上にシリコン酸化膜から
なる第１の犠牲膜（絶縁膜）６０ｃを常圧ＣＶＤ法によ
り０．１μｍの厚みで成膜して形成する。
などの単層基板、あるいはＳｉ層上にシリコン酸化膜を
積層してなる出発基板６０ａ上に、第１の導電材からな
るアノード電極膜６０ｂを減圧ＣＶＤ法により０．１μ
ｍの厚みで堆積し、さらにその上にシリコン酸化膜から
なる第１の犠牲膜（絶縁膜）６０ｃを常圧ＣＶＤ法によ
り０．１μｍの厚みで成膜して形成する。
【０１２８】この場合、アノード電極６０ｂの第１の導
電材はＳｉであり、Ｈｅガスで希釈したＳｉＨ4 を原料
ガスとして用い、基板温度を６２５℃、反応室内圧力を
３０Ｐａとし、抵抗値を下げる目的でＰあるいはＢ等を
拡散あるいはイオン注入する。また、第１の犠牲膜６０
ｃの成膜条件は、原料ガスとしてＯ3 とＴＥＯＳを用
い、基板温度を４００℃とする。
電材はＳｉであり、Ｈｅガスで希釈したＳｉＨ4 を原料
ガスとして用い、基板温度を６２５℃、反応室内圧力を
３０Ｐａとし、抵抗値を下げる目的でＰあるいはＢ等を
拡散あるいはイオン注入する。また、第１の犠牲膜６０
ｃの成膜条件は、原料ガスとしてＯ3 とＴＥＯＳを用
い、基板温度を４００℃とする。
【０１２９】こうして得た基板６０の第１の犠牲膜６０
ｃの上に第２の導電材によるゲート電極膜６１を形成す
る。このゲート電極膜６１の第２の導電材は、Ｐ（リ
ン）またはＢ（ボロン）をドープしたＳｉ材を約０．３
μｍの厚みで減圧ＣＶＤ法により成膜して形成する。こ
のＳｉ材によるゲート電極膜６１の成膜条件は、例え
ば、Ｈｅで希釈したＳｉＨ4 ガスを原料ガスとし、基板
温度を６２５℃、反応室内圧力を３０Ｐａとする。そし
て膜の抵抗値を下げる目的で、ゲート電極膜にＰあるい
はＢ等を拡散あるいはイオン注入する。
ｃの上に第２の導電材によるゲート電極膜６１を形成す
る。このゲート電極膜６１の第２の導電材は、Ｐ（リ
ン）またはＢ（ボロン）をドープしたＳｉ材を約０．３
μｍの厚みで減圧ＣＶＤ法により成膜して形成する。こ
のＳｉ材によるゲート電極膜６１の成膜条件は、例え
ば、Ｈｅで希釈したＳｉＨ4 ガスを原料ガスとし、基板
温度を６２５℃、反応室内圧力を３０Ｐａとする。そし
て膜の抵抗値を下げる目的で、ゲート電極膜にＰあるい
はＢ等を拡散あるいはイオン注入する。
【０１３０】さらに、図２１（Ａ）に示すように、ゲー
ト電極膜６１上に低融点膜（低温リフロー膜）６２を成
膜する。この低融点膜６２は例えばＰＳＧを約０．５μ
ｍの厚みで成膜する。なお、ＰＳＧの代わりにＢＰＳ
Ｇ，ＢＳＧ，ＡｓＳＧ，ＡｓＰＳＧ，ＰＧＳＧ，Ｓｉ−
Ｇｅを用いることができる。
ト電極膜６１上に低融点膜（低温リフロー膜）６２を成
膜する。この低融点膜６２は例えばＰＳＧを約０．５μ
ｍの厚みで成膜する。なお、ＰＳＧの代わりにＢＰＳ
Ｇ，ＢＳＧ，ＡｓＳＧ，ＡｓＰＳＧ，ＰＧＳＧ，Ｓｉ−
Ｇｅを用いることができる。
【０１３１】次に前述の第４の実施例の図１３（Ｂ）に
示した工程と同様にして、低融点膜６２の上にレジスト
材料を塗布して、フォトリソグラフィにより直径が約
０．４５μｍの開口６３ａを有するレジストパターン６
３を形成する。
示した工程と同様にして、低融点膜６２の上にレジスト
材料を塗布して、フォトリソグラフィにより直径が約
０．４５μｍの開口６３ａを有するレジストパターン６
３を形成する。
【０１３２】さらに、レジストパターン６３をマスクと
して低融点膜６２を異方性エッチングし、図２１（Ｂ）
に示すように、ゲート電極膜６１に達する垂直あるいは
ほぼ垂直な側壁を有する孔６２ｂを形成する。このエッ
チングは、例えば、マグネトロンＲＩＥ装置を用い、エ
ッチングガスとしてＣＨＦ3 ＋ＣＯ2 ＋Ａｒを用い、反
応室内圧力を５０ｍＴｏｒｒにして行う。エッチング時
のレジスト軟化を防止するために、基板４０の裏面をＨ
ｅで冷却するのが望ましい。エッチング後、残ったレジ
ストを除去する。
して低融点膜６２を異方性エッチングし、図２１（Ｂ）
に示すように、ゲート電極膜６１に達する垂直あるいは
ほぼ垂直な側壁を有する孔６２ｂを形成する。このエッ
チングは、例えば、マグネトロンＲＩＥ装置を用い、エ
ッチングガスとしてＣＨＦ3 ＋ＣＯ2 ＋Ａｒを用い、反
応室内圧力を５０ｍＴｏｒｒにして行う。エッチング時
のレジスト軟化を防止するために、基板４０の裏面をＨ
ｅで冷却するのが望ましい。エッチング後、残ったレジ
ストを除去する。
【０１３３】次に、前記第４の実施例の図１４（Ｄ）に
示す工程と同様にして、低融点膜６２ａを加熱してリフ
ローさせて、図２１（Ｃ）に示すような肩部がなだらか
なテーパ状の凹部６２ｃを有する低融点膜６２ｄを形成
する。
示す工程と同様にして、低融点膜６２ａを加熱してリフ
ローさせて、図２１（Ｃ）に示すような肩部がなだらか
なテーパ状の凹部６２ｃを有する低融点膜６２ｄを形成
する。
【０１３４】次に、前記第４の実施例の図１４（Ｅ）に
示す工程と同様にして、リフローした低融点膜パターン
６２ｄをマスクとして、第１の導電材からなるゲート電
極膜６１と低融点膜６２ｄとをエッチングして、図２２
（Ｄ）に示すようななだらかなテーパ状側壁を持つ凹部
６２ｅ（ゲートホール）を形成する。このエッチングの
際にはオーバエッチングを行い、基板６０のアノード電
極膜６０ｂを露出させる。
示す工程と同様にして、リフローした低融点膜パターン
６２ｄをマスクとして、第１の導電材からなるゲート電
極膜６１と低融点膜６２ｄとをエッチングして、図２２
（Ｄ）に示すようななだらかなテーパ状側壁を持つ凹部
６２ｅ（ゲートホール）を形成する。このエッチングの
際にはオーバエッチングを行い、基板６０のアノード電
極膜６０ｂを露出させる。
【０１３５】次に、前記第４の実施例の図１４（Ｆ）に
示す工程と同様にして、図２２（Ｅ）に示すように常圧
ＣＶＤ法により、Ｓｉ酸化膜からなる第２の犠牲膜（絶
縁膜）６４を基板全面に等方的に０．３μｍの厚みで堆
積する。
示す工程と同様にして、図２２（Ｅ）に示すように常圧
ＣＶＤ法により、Ｓｉ酸化膜からなる第２の犠牲膜（絶
縁膜）６４を基板全面に等方的に０．３μｍの厚みで堆
積する。
【０１３６】次に、前記第４の実施例の図１４（Ｆ）に
示す工程と同様にして、図２２（Ｆ）に示すように、第
２の犠牲膜６４の上に、第３の導電材例えばＴｉＮx か
らなるエミッタ電極膜６５を０．０５μｍの厚みで等方
的に反応性スパッタ法で堆積する。
示す工程と同様にして、図２２（Ｆ）に示すように、第
２の犠牲膜６４の上に、第３の導電材例えばＴｉＮx か
らなるエミッタ電極膜６５を０．０５μｍの厚みで等方
的に反応性スパッタ法で堆積する。
【０１３７】次に、エミッタ電極膜６５の上に通常のフ
ォトリソグラフィ技術を用いて、所定の開口部を有する
レジストマスク（図示せず。）を形成する。その開口部
を通じてエミッタ電極膜６５の陰極として用いられない
部分を除去して図２３（Ｇ）で示すようにスリット開口
６６を形成する。このエッチングは、例えばマグネトロ
ンＲＩＥ装置で、Ｃｌ2 ガスを用いて反応室内圧力を１
２５ｍＴｏｒｒで行う。
ォトリソグラフィ技術を用いて、所定の開口部を有する
レジストマスク（図示せず。）を形成する。その開口部
を通じてエミッタ電極膜６５の陰極として用いられない
部分を除去して図２３（Ｇ）で示すようにスリット開口
６６を形成する。このエッチングは、例えばマグネトロ
ンＲＩＥ装置で、Ｃｌ2 ガスを用いて反応室内圧力を１
２５ｍＴｏｒｒで行う。
【０１３８】次に、スリット開口６６を通じて、第２の
犠牲膜６４と、第１の犠牲膜６０ｃの一部を除去して、
図２３（Ｈ）に示すように、ゲート電極６１ａと、エミ
ッタ電極６５ａと、アノード電極６０ｂとを露出させて
３電極素子を得る。これら第１と第２の犠牲膜のシリコ
ン酸化膜と低融点膜のＰＳＧのエッチングには、ＨＦ＋
ＮＨ4 Ｆを用いる。
犠牲膜６４と、第１の犠牲膜６０ｃの一部を除去して、
図２３（Ｈ）に示すように、ゲート電極６１ａと、エミ
ッタ電極６５ａと、アノード電極６０ｂとを露出させて
３電極素子を得る。これら第１と第２の犠牲膜のシリコ
ン酸化膜と低融点膜のＰＳＧのエッチングには、ＨＦ＋
ＮＨ4 Ｆを用いる。
【０１３９】図２４（Ａ）は、上記第６の実施例の３電
極素子の変形例であり、低融点膜６２ｆがＰＳＧでなく
ＢＰＳＧを用いている。従って、最後の図２３（Ｇ）の
エッチングによる不要部分の除去工程では、低融点膜６
２ｆはほとんど除去されずに残る。
極素子の変形例であり、低融点膜６２ｆがＰＳＧでなく
ＢＰＳＧを用いている。従って、最後の図２３（Ｇ）の
エッチングによる不要部分の除去工程では、低融点膜６
２ｆはほとんど除去されずに残る。
【０１４０】図２４（Ｂ）は、第６の実施例の３電極素
子のさらに別の変形例である。図２４（Ａ）と異なる構
成は、ゲート電極膜６１ａに相当する層が、ゲート電極
膜６１ｂとＳｉＮx あるいはＳｉＯx Ｎy 等の反射防止
膜６１ｃとの積層構造であり、第１の犠牲膜６０ｃと第
２の犠牲膜６４ａとのエッチング速度がほぼ等しくなる
ようにされている。
子のさらに別の変形例である。図２４（Ａ）と異なる構
成は、ゲート電極膜６１ａに相当する層が、ゲート電極
膜６１ｂとＳｉＮx あるいはＳｉＯx Ｎy 等の反射防止
膜６１ｃとの積層構造であり、第１の犠牲膜６０ｃと第
２の犠牲膜６４ａとのエッチング速度がほぼ等しくなる
ようにされている。
【０１４１】従って、図２３（Ｇ）の工程と同様に、エ
ミッタ電極膜６６の上に所定の開口部を有するレジスト
マスクを形成し、その開口部を通じてエミッタ電極６６
の陰極として用いられない部分を除去して図２３（Ｇ）
で示すようにスリット開口６６を形成し、さらに図２３
（Ｈ）の工程と同様にして、エッチングによりスリット
開口６６を通じて、第２の犠牲膜６４ａと、低融点膜６
２ｆと、第１の犠牲膜６０ｃの一部を除去する。この場
合、第１及び第２の犠牲膜６０ｃ，６４ａが同じシリコ
ン酸化膜であるのでエッチング速度は同じとなり、図２
４（Ｂ）のように、不要部分が除去されて、ゲート電極
６１ａと、エミッタ電極６５ａと、アノード電極６０ｂ
とを露出させて３電極素子を得る。
ミッタ電極膜６６の上に所定の開口部を有するレジスト
マスクを形成し、その開口部を通じてエミッタ電極６６
の陰極として用いられない部分を除去して図２３（Ｇ）
で示すようにスリット開口６６を形成し、さらに図２３
（Ｈ）の工程と同様にして、エッチングによりスリット
開口６６を通じて、第２の犠牲膜６４ａと、低融点膜６
２ｆと、第１の犠牲膜６０ｃの一部を除去する。この場
合、第１及び第２の犠牲膜６０ｃ，６４ａが同じシリコ
ン酸化膜であるのでエッチング速度は同じとなり、図２
４（Ｂ）のように、不要部分が除去されて、ゲート電極
６１ａと、エミッタ電極６５ａと、アノード電極６０ｂ
とを露出させて３電極素子を得る。
【０１４２】図２６は、図１１（Ｈ）に示す第３の実施
例の３電極素子の斜視図である。エミッタ電極３５ａの
先端部は、ゲート電極３１ａのゲートホールの内側に配
置し、その先端は針の先端状に先鋭に形成される。３電
極素子は、陰極であるエミッタ電極３５ａと陽極である
アノード電極３０ｂを有し、ゲート電極３１ａに所定値
の正電位を印加することにより、エミッタ電極３５ａか
らアノード電極３０ｂに向けて電子ビームを収束させて
放出させることができる。
例の３電極素子の斜視図である。エミッタ電極３５ａの
先端部は、ゲート電極３１ａのゲートホールの内側に配
置し、その先端は針の先端状に先鋭に形成される。３電
極素子は、陰極であるエミッタ電極３５ａと陽極である
アノード電極３０ｂを有し、ゲート電極３１ａに所定値
の正電位を印加することにより、エミッタ電極３５ａか
らアノード電極３０ｂに向けて電子ビームを収束させて
放出させることができる。
【０１４３】図２７は、上記の説明の実施例の電界放射
型素子を用いたフラットパネルディスプレイの断面図で
ある。電界放射型素子は、上述の第１の実施例に示した
方法により製造された２電極素子である。
型素子を用いたフラットパネルディスプレイの断面図で
ある。電界放射型素子は、上述の第１の実施例に示した
方法により製造された２電極素子である。
【０１４４】絶縁体からなる支持基板７１の上に、Ａｌ
またはＣｕ等からなる配線層７２と多結晶Ｓｉ等からな
る抵抗層７３を形成する。配線層７２と抵抗層７３は、
所定パターンにパターニングされている。抵抗層７３の
上には、ゲートホール（開口）を形成したゲート電極７
５と、ゲートホール内にその先端を配置したエミッタ電
極７４を多数配列し、電界放射エミッタアレイ（ＦＥ
Ａ）を形成する。ゲート電極７５は、図示しないが開口
ごとに独立して電圧を印加することができる。複数のエ
ミッタ電極７４も、それぞれ独立して電圧を印加するこ
とができる。
またはＣｕ等からなる配線層７２と多結晶Ｓｉ等からな
る抵抗層７３を形成する。配線層７２と抵抗層７３は、
所定パターンにパターニングされている。抵抗層７３の
上には、ゲートホール（開口）を形成したゲート電極７
５と、ゲートホール内にその先端を配置したエミッタ電
極７４を多数配列し、電界放射エミッタアレイ（ＦＥ
Ａ）を形成する。ゲート電極７５は、図示しないが開口
ごとに独立して電圧を印加することができる。複数のエ
ミッタ電極７４も、それぞれ独立して電圧を印加するこ
とができる。
【０１４５】エミッタ電極７４およびゲート電極７５を
含む電子源に対向して、ガラスまたは石英等からなる透
明基板７６を含む対向基板を配置する。対向基板は、透
明基板７６の下にＩＴＯ等からなる透明電極（アノード
電極）７７を配置し、さらにその下に蛍光材７８を配置
する。
含む電子源に対向して、ガラスまたは石英等からなる透
明基板７６を含む対向基板を配置する。対向基板は、透
明基板７６の下にＩＴＯ等からなる透明電極（アノード
電極）７７を配置し、さらにその下に蛍光材７８を配置
する。
【０１４６】電子源と対向基板とは、透明電極７７とエ
ミッタ電極７４の間の距離が０．１〜５ｍｍ程度に保た
れるように、接着剤を塗布したガラス基板からなるスペ
ーサ８０を介して接合される。接着剤には、例えば低融
点ガラスを用いることができる。
ミッタ電極７４の間の距離が０．１〜５ｍｍ程度に保た
れるように、接着剤を塗布したガラス基板からなるスペ
ーサ８０を介して接合される。接着剤には、例えば低融
点ガラスを用いることができる。
【０１４７】なお、スペーサ８０としてガラス基板を用
いず、エポキシ樹脂等の接着剤中にガラスビーズ等を分
散させてスペーサ８０を構成することもできる。
いず、エポキシ樹脂等の接着剤中にガラスビーズ等を分
散させてスペーサ８０を構成することもできる。
【０１４８】ゲッター材８１は、例えばＴｉ、Ａｌ、Ｍ
ｇ等で形成され、放出ガスがエミッタ電極７４の表面に
再付着するのを防止する。
ｇ等で形成され、放出ガスがエミッタ電極７４の表面に
再付着するのを防止する。
【０１４９】対向基板には、予め排気管７９が形成され
ている。排気管７９を利用して、フラットパネルディス
プレイの内部を１０-5〜１０-9Ｔｏｒｒ程度まで真空排
気した後、バーナー８２等で排気管７９を封止する。そ
の後、アノード電極（透明電極）７７、エミッタ電極７
４、ゲート電極７５の配線を行い、フラットパネルディ
スプレイを完成させる。
ている。排気管７９を利用して、フラットパネルディス
プレイの内部を１０-5〜１０-9Ｔｏｒｒ程度まで真空排
気した後、バーナー８２等で排気管７９を封止する。そ
の後、アノード電極（透明電極）７７、エミッタ電極７
４、ゲート電極７５の配線を行い、フラットパネルディ
スプレイを完成させる。
【０１５０】アノード電極（透明電極）７７は、常に正
電位に保持されている。表示画素は、エミッタ配線とゲ
ート配線とにより２次元的に選択される。つまり、電圧
が印加されたエミッタ配線とゲート配線の交点に配置さ
れる電界放射型素子が選択される。
電位に保持されている。表示画素は、エミッタ配線とゲ
ート配線とにより２次元的に選択される。つまり、電圧
が印加されたエミッタ配線とゲート配線の交点に配置さ
れる電界放射型素子が選択される。
【０１５１】エミッタ電極およびゲート電極には、それ
ぞれ負電位（又は接地）と正電位が与えられ、エミッタ
電極からアノード電極に向けて電子が放出される。電子
が蛍光材７８に照射されると、その部分（画素）が発光
する。
ぞれ負電位（又は接地）と正電位が与えられ、エミッタ
電極からアノード電極に向けて電子が放出される。電子
が蛍光材７８に照射されると、その部分（画素）が発光
する。
【０１５２】本発明の他の実施例として、上記第１〜第
６の実施例における第１の犠牲膜をシリコン酸化膜Ｓｉ
Ｏx 、シリコン窒化膜ＳｉＮx 、シリコン窒化酸化膜Ｓ
ｉＯ x Ｎy 等の絶縁膜で構成することができる。さら
に、第１の犠牲膜をＴｉ、Ｔａあるいはジルコニュウム
等のゲッター材で構成できる。
６の実施例における第１の犠牲膜をシリコン酸化膜Ｓｉ
Ｏx 、シリコン窒化膜ＳｉＮx 、シリコン窒化酸化膜Ｓ
ｉＯ x Ｎy 等の絶縁膜で構成することができる。さら
に、第１の犠牲膜をＴｉ、Ｔａあるいはジルコニュウム
等のゲッター材で構成できる。
【０１５３】なお、ゲート電極やエミッタ電極には、多
結晶Ｓｉや非晶質Ｓｉ等の半導体、あるいはＷＳｉx や
ＴｉＳｉx やＭｏＳｉx 等のシリサイド化合物、Ａｌや
ＣｕやＷやＭｏやＮｉや、Ｃｒ，Ｈｆ，ＴｉＮx 等の金
属を用いることができる。
結晶Ｓｉや非晶質Ｓｉ等の半導体、あるいはＷＳｉx や
ＴｉＳｉx やＭｏＳｉx 等のシリサイド化合物、Ａｌや
ＣｕやＷやＭｏやＮｉや、Ｃｒ，Ｈｆ，ＴｉＮx 等の金
属を用いることができる。
【０１５４】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【０１５５】
【発明の効果】以上説明したように、本発明によれば、
前記ゲート膜に出発基板に向かって徐々に内径が狭くな
り断面形状がなだらかなテーパー形状の孔を形成し、か
つ前記基板の途中まで前記テーパー形状の孔に連続する
孔を形成することによって、ゲート電極面とエミッタ電
極の面とが広い範囲にわたって近接する。
前記ゲート膜に出発基板に向かって徐々に内径が狭くな
り断面形状がなだらかなテーパー形状の孔を形成し、か
つ前記基板の途中まで前記テーパー形状の孔に連続する
孔を形成することによって、ゲート電極面とエミッタ電
極の面とが広い範囲にわたって近接する。
【０１５６】しかもこのようななだらかなテーパー形状
の孔の形成をレジストパターンあるいは低融点膜のリフ
ロー処理によって行うので、曲面状のなだらかな面が制
御性よく所望の形に形成できる。
の孔の形成をレジストパターンあるいは低融点膜のリフ
ロー処理によって行うので、曲面状のなだらかな面が制
御性よく所望の形に形成できる。
【０１５７】すなわち、エミッタ電極面とゲート電極面
との距離を短絡の危険なしにできるだけ近づけることに
より、低閾電圧化が可能となる。さらに、ゲート電極の
厚みを厚くしてエミッタ電極の先端の電界を強めて、同
じ放射電流を得る場合にゲート・エミッタ間の閾電圧値
を下げることができる。逆に同じゲート・エミッタ間電
圧でより大きな放射電流を得ることができる。またゲー
ト電極の厚みを大きくできてゲートの配線抵抗が小さく
なるので高速駆動が可能となる。
との距離を短絡の危険なしにできるだけ近づけることに
より、低閾電圧化が可能となる。さらに、ゲート電極の
厚みを厚くしてエミッタ電極の先端の電界を強めて、同
じ放射電流を得る場合にゲート・エミッタ間の閾電圧値
を下げることができる。逆に同じゲート・エミッタ間電
圧でより大きな放射電流を得ることができる。またゲー
ト電極の厚みを大きくできてゲートの配線抵抗が小さく
なるので高速駆動が可能となる。
【０１５８】さらに、エッチング工程の処理条件を選択
してエミッタ電極の先端部の形状を制御でき、先端部を
適切に先鋭化できる。すなわち、エミッタ電極の先端部
の頂角を小さくすることにより先端の電界が強くなっ
て、同じ放射電流を得る場合にゲート・エミッタ間の閾
電圧値を下げることができ、同じゲート・エミッタ間電
圧でより大きな放射電流を得ることができる。
してエミッタ電極の先端部の形状を制御でき、先端部を
適切に先鋭化できる。すなわち、エミッタ電極の先端部
の頂角を小さくすることにより先端の電界が強くなっ
て、同じ放射電流を得る場合にゲート・エミッタ間の閾
電圧値を下げることができ、同じゲート・エミッタ間電
圧でより大きな放射電流を得ることができる。
【０１５９】また、エミッタ形状を先端は鋭く、裾野は
なだらかに任意の形状にできるので、エミッタ材の充填
工程が容易となる。
なだらかに任意の形状にできるので、エミッタ材の充填
工程が容易となる。
【図１】 図１（Ａ）〜（Ｃ）は、本発明の第１の実施
例による２電極素子の電界放射型素子の製造工程を示す
図である。
例による２電極素子の電界放射型素子の製造工程を示す
図である。
【図２】 図２（Ｄ）〜（Ｆ）は、図１（Ｃ）に続く電
界放射型素子の製造工程を示す図である。
界放射型素子の製造工程を示す図である。
【図３】 図３（Ｇ）〜（Ｉ）は、図２（Ｆ）に続く電
界放射型素子の製造工程を示す図である。
界放射型素子の製造工程を示す図である。
【図４】 図４（Ｊ）〜（Ｌ）は、図３（Ｉ）に続く電
界放射型素子の製造工程を示す図である。
界放射型素子の製造工程を示す図である。
【図５】 図５（Ａ）〜（Ｃ）は、本発明の第２の実施
例による電界放射型素子（２電極素子）の製造工程を示
す図である。
例による電界放射型素子（２電極素子）の製造工程を示
す図である。
【図６】 図６（Ｄ）〜（Ｆ）は、図５（Ｃ）に続く電
界放射型素子の製造工程を示す図である。
界放射型素子の製造工程を示す図である。
【図７】 図７（Ａ），（Ｂ），（Ｃ）は、第１の実施
例による電界放射型素子の変形例を示す図である。
例による電界放射型素子の変形例を示す図である。
【図８】 図８は、第２の実施例による電界放射型素子
の変形例を示す図である。
の変形例を示す図である。
【図９】 図９（Ａ）〜（Ｃ）は、本発明の第３の実施
例による電界放射型素子の製造工程を示す図である。
例による電界放射型素子の製造工程を示す図である。
【図１０】 図１０（Ｄ）〜（Ｆ）は、図９（Ｃ）に続
く電界放射型素子の製造工程を示す図である。
く電界放射型素子の製造工程を示す図である。
【図１１】 図１１（Ｇ），（Ｈ）は、図１０（Ｆ）に
続く電界放射型素子の製造工程を示す図である。
続く電界放射型素子の製造工程を示す図である。
【図１２】 図１２（Ａ），（Ｂ）は、第３の実施例に
よる電界放射型素子の変形例を示す図である。
よる電界放射型素子の変形例を示す図である。
【図１３】 図１３（Ａ）〜（Ｃ）は、本発明の第４の
実施例による電界放射型素子の製造工程を示す図であ
る。
実施例による電界放射型素子の製造工程を示す図であ
る。
【図１４】 図１４（Ｄ）〜（Ｆ）は、図１３（Ｃ）に
続く電界放射型素子の製造工程を示す図である。
続く電界放射型素子の製造工程を示す図である。
【図１５】 図１５（Ｇ）〜（Ｉ）は、図１４（Ｆ）に
続く電界放射型素子の製造工程を示す図である。
続く電界放射型素子の製造工程を示す図である。
【図１６】 図１６（Ｊ）〜（Ｌ）は、図１５（Ｉ）に
続く電界放射型素子の製造工程を示す図である。
続く電界放射型素子の製造工程を示す図である。
【図１７】 図１７（Ａ）〜（Ｃ）は、本発明の第５の
実施例による電界放射型素子の製造工程を示す図であ
る。
実施例による電界放射型素子の製造工程を示す図であ
る。
【図１８】 図１８（Ｄ）〜（Ｆ）は、図１７（Ｃ）に
続く電界放射型素子の製造工程を示す図である。
続く電界放射型素子の製造工程を示す図である。
【図１９】 図１９（Ａ），（Ｂ），（Ｃ）は、第４の
実施例による電界放射型素子の変形例を示す図である。
実施例による電界放射型素子の変形例を示す図である。
【図２０】 図２０は、第４の実施例による電界放射型
素子の変形例を示す図である。
素子の変形例を示す図である。
【図２１】 図２１（Ａ）〜（Ｃ）は、本発明の第６の
実施例による電界放射型素子の製造工程を示す図であ
る。
実施例による電界放射型素子の製造工程を示す図であ
る。
【図２２】 図２２（Ｄ）〜（Ｆ）は、図２１（Ｃ）に
続く電界放射型素子の製造工程を示す図である。
続く電界放射型素子の製造工程を示す図である。
【図２３】 図２３（Ｇ），（Ｈ）は、図２２（Ｆ）に
続く電界放射型素子の製造工程を示す図である。
続く電界放射型素子の製造工程を示す図である。
【図２４】 図２４（Ａ），（Ｂ）は、第６の実施例に
よる電界放射型素子の変形例を示す図である。
よる電界放射型素子の変形例を示す図である。
【図２５】 図２５は、レジストとゲート電極膜とのエ
ッチングレートの違いによるテーパー形状の違いを説明
する素子の断面図である。
ッチングレートの違いによるテーパー形状の違いを説明
する素子の断面図である。
【図２６】 図２６は、本発明の実施例による電界放射
型素子の斜視図である。
型素子の斜視図である。
【図２７】 図２７は、電界放射型素子を用いたフラッ
トパネルディスプレイの断面図である。
トパネルディスプレイの断面図である。
【図２８】 図２８は、従来の技術による電界放射型素
子の断面図である。
子の断面図である。
【符号の説明】 １０ 基板、 １１ ゲート電極膜、 １２，１２
ａ，１２ｂ レジスト１３，１３ａ，１３ｂ 凹部、
１４，１４ａ 第１の犠牲膜、 １５第１のエミッ
タ電極膜、 １５ａ エミッタ電極、 １６，１６
ａ 第２のエミッタ電極膜、 １７ 抵抗層、 １
８ エミッタ配線層、 １９ａ平坦化膜、 １９ｂ
支持基板、 １９ｃ 接着材、 ２０ 基板、２
１，２１ａ ゲート電極膜、 ２２，２２ａ 第１の
犠牲膜、 ２３，２３ａ 凹部、 ２４，２４ａ，
２４ｂ レジスト、 ２５，２５ａ 第２の犠牲膜、
２６ 第１のエミッタ電極膜、 ２６ａ，２６ｂ
エミッタ電極、 ２６ｃ スリット開口、 ２
７，２７ａ 第２のエミッタ電極、 ２７ｆ 平坦化
膜、 ２７ｇ 接着材、 ２７ｓ 支持基板、
２８ 抵抗層、 ２９ エミッタ配線層、 ３０ａ
基板、 ３０ｂ アノード電極膜、 ３０ｃ 第
１の犠牲膜、 ３１，３１ａ ゲート電極膜、 ３
２，３２ａ，３２ｂ レジスト、 ３３，３３ａ，３
３ｂ 凹部、 ３４，３４ａ 第２の犠牲膜、 ３
５ エミッタ電極膜、 ３５ａ，３５ｂ エミッタ電
極、 ３６ 開口スリット、 ４０ 基板、 ４
１，４１ａ ゲート電極膜、 ４２，４２ａ，４２
ｄ，４２ｆ，４２ｇ 低融点膜、 ４２ｂ，４２ｃ
凹部、 ４３ レジスト、 ４３ａ， 凹部、
４４，４４ａ 第１の犠牲膜、 ４５ 第１のエミッ
タ電極膜、 ４５ａ エミッタ電極、４６，４６ａ
第２のエミッタ電極、 ４７ 抵抗層、 ４８ 配
線層、５０ 基板、 ５１，５１ａ ゲート電極膜、
５２，５２ａ，５２ｂ低融点膜、 ５２ｃ 凹
部、 ５３ レジスト、 ５３ａ，５３ｂ 凹部、
５４，５４ａ 第１の犠牲膜、 ５５ 第１のエ
ミッタ電極膜、５５ａ エミッタ電極、 ５６ａ 第
２のエミッタ電極、 ５７ 抵抗層、５８ エミッタ
配線層、 ６０ａ 基板、 ６０ｂ アノード電
極膜、 ６０ｃ 第１の犠牲膜、 ６１，６１ａ
ゲート電極膜、 ６２，６２ａ，６２ｄ，６２ｆ 低
融点膜、 ６２ｂ，６２ｅ 凹部、 ６３， レジ
スト、 ６３ａ 凹部、 ６４，６４ａ 第２の犠
牲膜、 ６５，６５ｂ エミッタ電極膜、 ６５ａ
エミッタ電極、 ６６ スリット開口、７１ 支持
基板、 ７２ 配線層、 ７３ 抵抗層、 ７４
エミッタ電極、 ７５ ゲート電極、 ７６ 透
明基板、 ７７ 透明電極、７８ 蛍光材、 ７９
排気管、 ８０ スペーサ、 ８１ ゲッター
材、 ８２ バーナ、 １００ ゲート電極、
１１０ エミッタ電極
ａ，１２ｂ レジスト１３，１３ａ，１３ｂ 凹部、
１４，１４ａ 第１の犠牲膜、 １５第１のエミッ
タ電極膜、 １５ａ エミッタ電極、 １６，１６
ａ 第２のエミッタ電極膜、 １７ 抵抗層、 １
８ エミッタ配線層、 １９ａ平坦化膜、 １９ｂ
支持基板、 １９ｃ 接着材、 ２０ 基板、２
１，２１ａ ゲート電極膜、 ２２，２２ａ 第１の
犠牲膜、 ２３，２３ａ 凹部、 ２４，２４ａ，
２４ｂ レジスト、 ２５，２５ａ 第２の犠牲膜、
２６ 第１のエミッタ電極膜、 ２６ａ，２６ｂ
エミッタ電極、 ２６ｃ スリット開口、 ２
７，２７ａ 第２のエミッタ電極、 ２７ｆ 平坦化
膜、 ２７ｇ 接着材、 ２７ｓ 支持基板、
２８ 抵抗層、 ２９ エミッタ配線層、 ３０ａ
基板、 ３０ｂ アノード電極膜、 ３０ｃ 第
１の犠牲膜、 ３１，３１ａ ゲート電極膜、 ３
２，３２ａ，３２ｂ レジスト、 ３３，３３ａ，３
３ｂ 凹部、 ３４，３４ａ 第２の犠牲膜、 ３
５ エミッタ電極膜、 ３５ａ，３５ｂ エミッタ電
極、 ３６ 開口スリット、 ４０ 基板、 ４
１，４１ａ ゲート電極膜、 ４２，４２ａ，４２
ｄ，４２ｆ，４２ｇ 低融点膜、 ４２ｂ，４２ｃ
凹部、 ４３ レジスト、 ４３ａ， 凹部、
４４，４４ａ 第１の犠牲膜、 ４５ 第１のエミッ
タ電極膜、 ４５ａ エミッタ電極、４６，４６ａ
第２のエミッタ電極、 ４７ 抵抗層、 ４８ 配
線層、５０ 基板、 ５１，５１ａ ゲート電極膜、
５２，５２ａ，５２ｂ低融点膜、 ５２ｃ 凹
部、 ５３ レジスト、 ５３ａ，５３ｂ 凹部、
５４，５４ａ 第１の犠牲膜、 ５５ 第１のエ
ミッタ電極膜、５５ａ エミッタ電極、 ５６ａ 第
２のエミッタ電極、 ５７ 抵抗層、５８ エミッタ
配線層、 ６０ａ 基板、 ６０ｂ アノード電
極膜、 ６０ｃ 第１の犠牲膜、 ６１，６１ａ
ゲート電極膜、 ６２，６２ａ，６２ｄ，６２ｆ 低
融点膜、 ６２ｂ，６２ｅ 凹部、 ６３， レジ
スト、 ６３ａ 凹部、 ６４，６４ａ 第２の犠
牲膜、 ６５，６５ｂ エミッタ電極膜、 ６５ａ
エミッタ電極、 ６６ スリット開口、７１ 支持
基板、 ７２ 配線層、 ７３ 抵抗層、 ７４
エミッタ電極、 ７５ ゲート電極、 ７６ 透
明基板、 ７７ 透明電極、７８ 蛍光材、 ７９
排気管、 ８０ スペーサ、 ８１ ゲッター
材、 ８２ バーナ、 １００ ゲート電極、
１１０ エミッタ電極
Claims (8)
- 【請求項１】 （ａ）基板上に導電材のゲート膜を含む
表面層を形成する工程と、 （ｂ）フォトリソグラフィ処理により所定形状の孔を有
するレジストパターンを前記表面層の上に形成する工程
と、 （ｃ）前記レジストパターンをリフローして前記孔の内
側を下に向かって徐々に内径が狭くなり断面形状がなだ
らかなテーパー形状を有するレジストパターンを形成す
る工程と、 （ｄ）前記テーパー形状のレジストパターンをマスクと
して前記ゲート膜と前記基板とを異方性エッチングし
て、前記ゲート膜に前記基板に向かって徐々に内径が狭
くなり断面形状がなだらかなテーパー形状の孔を形成
し、かつ前記基板の途中まで前記テーパー形状の孔に連
続する孔を形成する工程と、 （ｅ）残った前記レジストパターンを除去する工程と、 （ｆ）前記ゲート膜と基板とに形成した孔の上に第１の
犠牲膜を形成する工程と、 （ｇ）前記第１の犠牲膜の上に導電材のエミッタ膜を形
成する工程と、 （ｈ）前記基板と前記第１の犠牲膜の一部を含む不要部
分を除去することにより前記エミッタ膜と前記ゲート膜
とを露出させる工程とを含む電界放射型素子の製造方
法。 - 【請求項２】 （ａ）基板上に導電材のゲート膜を含む
表面層を形成する工程と、 （ｂ）前記表面層の融点温度よりも低い融点温度を有
し、所定形状の孔を有する低融点膜を前記表面層の上に
形成する工程と、 （ｃ）前記低融点膜をリフローして前記孔の内側を下に
向かって徐々に内径が狭くなり断面形状がなだらかなテ
ーパー形状にする工程と、 （ｄ）前記テーパー形状の低融点膜をマスクとして前記
ゲート膜と前記基板とを異方性エッチングして、前記ゲ
ート膜に前記基板に向かって徐々に内径が狭くなり断面
形状がなだらかなテーパー形状の孔を形成し、かつ前記
基板の途中まで前記テーパー形状の孔に連続する孔を形
成する工程と、 （ｅ）前記ゲート膜と基板とに形成した前記テーパー形
状の孔の上に第１の犠牲膜を形成する工程と、 （ｆ）前記第１の犠牲膜の上に導電材のエミッタ膜を形
成する工程と、 （ｇ）前記基板と前記第１の犠牲膜の一部を含む不要部
分を除去することにより前記エミッタ膜と前記ゲート膜
とを露出させる工程とを含む電界放射型素子の製造方
法。 - 【請求項３】 前記工程（ｂ）は、 （ｂ−１）フォトリソグラフィ処理により所定形状の孔
を有するレジストパターンを前記表面層の上に形成する
工程と、 （ｂ−２）前記レジストパターンをマスクとして前記低
融点膜を等方性エッチングし、途中から異方性エッチン
グする工程とを含む請求項２に記載の電界放射型素子の
製造方法。 - 【請求項４】 前記工程（ａ）において、さらに前記ゲ
ート膜の上に第２の犠牲膜を形成する工程を含み、前記
工程（ｄ）の異方性エッチングにおいて、前記ゲート膜
と前記第２の犠牲膜とに前記基板に向かって徐々に内径
が狭くなり断面形状がなだらかなテーパー形状の孔を形
成し、かつ前記基板の途中まで前記テーパー形状の孔に
連続する孔を形成するようにした請求項１あるいは２に
記載の電界放射型素子の製造方法。 - 【請求項５】 前記第２の犠牲膜が反射防止膜である請
求項４に記載の電界放射型素子の製造方法。 - 【請求項６】 前記第２の犠牲膜がゲッター材である請
求項４に記載の電界放射型素子の製造方法。 - 【請求項７】 （ａ）出発基板上に導電材のアノード膜
を形成する工程と、 （ｂ）前記アノード膜上に絶縁膜を形成する工程と、 （ｃ）前記絶縁膜上に導電材のゲート膜を形成する工程
と、 （ｄ）フォトリソグラフィ処理により所定形状の孔を有
するレジストパターンを前記ゲート膜の上に形成する工
程と、 （ｅ）前記レジストパターンをリフローして前記孔の内
側を下に向かって徐々に内径が狭くなり断面形状がなだ
らかなテーパー形状にする工程と、 （ｆ）前記テーパー形状のレジストパターンをマスクと
して前記ゲート膜と前記絶縁膜とを異方性エッチングし
て、前記ゲート膜と絶縁膜に内側が前記出発基板に向か
って徐々に内径が狭くなり断面形状がなだらかなテーパ
ー形状の孔を形成し、かつ前記アノード膜の表面まで前
記テーパー形状の孔に連続する孔を形成する工程と、 （ｇ）残った前記レジストパターンを除去する工程と、 （ｈ）前記ゲート膜と絶縁膜とに形成した孔の上に第１
の犠牲膜を形成する工程と、 （ｉ）前記第１の犠牲膜の上に導電材のエミッタ膜を形
成する工程と、 （ｊ）前記絶縁膜と前記第１の犠牲膜の一部を含む不要
部分を除去することにより前記エミッタ膜と前記ゲート
膜と前記アノード膜とを露出させる工程とを含む電界放
射型素子の製造方法。 - 【請求項８】 （ａ）出発基板上に導電材のアノード膜
を形成する工程と、 （ｂ）前記アノード膜上に絶縁膜を形成する工程と、 （ｃ）前記絶縁膜上に導電材のゲート膜を形成する工程
と、 （ｄ）前記ゲート膜の導電材の融点温度よりも低い融点
温度を有し、所定形状の孔を有する低融点膜を前記ゲー
ト膜の上に形成する工程と、 （ｅ）前記低融点膜をリフローして前記孔の内側を下に
向かって徐々に内径が狭くなり断面形状がなだらかなテ
ーパー形状にする工程と、 （ｆ）前記テーパー形状の低融点膜をマスクとして前記
ゲート膜と前記絶縁膜とを異方性エッチングして、前記
ゲート膜と絶縁膜に前記出発基板に向かって徐々に内径
が狭くなり断面形状がなだらかなテーパー形状の孔を形
成し、かつ前記アノード膜の表面まで前記テーパー形状
の孔に連続する孔を前記絶縁膜に形成する工程と、 （ｇ）前記ゲート膜と絶縁膜とに形成した前記テーパー
形状の孔とそれに連続する孔の上に第１の犠牲膜を形成
する工程と、 （ｈ）前記第１の犠牲膜の上に導電材のエミッタ膜を形
成する工程と、 （ｉ）前記絶縁膜と前記第１の犠牲膜の一部を含む不要
部分を除去することにより前記エミッタ膜と前記ゲート
膜と前記アノード膜とを露出させる工程とを含む電界放
射型素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28566198A JP2000113807A (ja) | 1998-10-07 | 1998-10-07 | 電界放射型素子の製造方法 |
| US09/412,925 US6297067B1 (en) | 1998-10-07 | 1999-10-05 | Manufacture of field emission elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28566198A JP2000113807A (ja) | 1998-10-07 | 1998-10-07 | 電界放射型素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000113807A true JP2000113807A (ja) | 2000-04-21 |
Family
ID=17694432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28566198A Withdrawn JP2000113807A (ja) | 1998-10-07 | 1998-10-07 | 電界放射型素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6297067B1 (ja) |
| JP (1) | JP2000113807A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003007081A1 (en) * | 2001-07-12 | 2003-01-23 | Applied Materials, Inc. | Methods using topcoat for photoresist |
| CN113066719A (zh) * | 2021-03-18 | 2021-07-02 | 吉林华微电子股份有限公司 | 一种硅片制作方法及硅片 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223791A (ja) * | 1999-02-04 | 2000-08-11 | Sharp Corp | 半導体レーザ装置およびその製造方法 |
| US6727047B2 (en) | 1999-04-16 | 2004-04-27 | Applied Materials, Inc. | Method of extending the stability of a photoresist during direct writing of an image upon the photoresist |
| US6534826B2 (en) | 1999-04-30 | 2003-03-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| EP1139404A1 (en) * | 2000-03-31 | 2001-10-04 | Applied Materials, Inc. | Low thermal budget solution for PMD application using SACVD layer |
| US6448100B1 (en) * | 2001-06-12 | 2002-09-10 | Hewlett-Packard Compnay | Method for fabricating self-aligned field emitter tips |
| US6828082B2 (en) * | 2002-02-08 | 2004-12-07 | Chartered Semiconductor Manufacturing Ltd. | Method to pattern small features by using a re-flowable hard mask |
| WO2007044542A2 (en) * | 2005-10-07 | 2007-04-19 | Lee, Michael, J. | Method of reducing edge height at the overlap of a layer deposited on a stepped substrate |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5599749A (en) * | 1994-10-21 | 1997-02-04 | Yamaha Corporation | Manufacture of micro electron emitter |
-
1998
- 1998-10-07 JP JP28566198A patent/JP2000113807A/ja not_active Withdrawn
-
1999
- 1999-10-05 US US09/412,925 patent/US6297067B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003007081A1 (en) * | 2001-07-12 | 2003-01-23 | Applied Materials, Inc. | Methods using topcoat for photoresist |
| JP2004534969A (ja) * | 2001-07-12 | 2004-11-18 | アプライド マテリアルズ インコーポレイテッド | ホトレジストのための上部薄膜を使用する方法 |
| CN113066719A (zh) * | 2021-03-18 | 2021-07-02 | 吉林华微电子股份有限公司 | 一种硅片制作方法及硅片 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6297067B1 (en) | 2001-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5394006A (en) | Narrow gate opening manufacturing of gated fluid emitters | |
| US7132304B2 (en) | Field emission device, display adopting the same and method of manufacturing the same | |
| US20060232186A1 (en) | Spacers for field emission displays | |
| US6306740B1 (en) | Manufacture of field emission element | |
| JP2000113807A (ja) | 電界放射型素子の製造方法 | |
| JPH10223133A (ja) | 電界放出素子の製造方法 | |
| US6096570A (en) | Field emitter having sharp tip | |
| US6329214B1 (en) | Manufacture of field emission device | |
| US6036565A (en) | Method of fabricating a field emmision cold cathode | |
| US6313043B1 (en) | Manufacture of field emission element | |
| JP2969081B2 (ja) | 水平電界効果を有する電子放出素子及びその製造方法 | |
| US6074264A (en) | Manufacture of field emission element with short circuit preventing function | |
| JP3097561B2 (ja) | 電界放出陰極及び電界放出型素子の製造方法 | |
| US6252340B1 (en) | Field emission element with antireflection film | |
| US5928048A (en) | Manufacture of field emission element with sharp emitter tip | |
| US5885124A (en) | Fabrication of field emission element with small apex angle of emitter | |
| JPH06111713A (ja) | 電子放出素子 | |
| KR100301616B1 (ko) | 전계방사형(電界放射型)소자의제조방법 | |
| JP2000138025A (ja) | 電界放射型素子の製造方法 | |
| JPH10188786A (ja) | 電界放射型素子の製造方法 | |
| JP3097526B2 (ja) | 電界放射型素子の製造方法 | |
| JP2000123717A (ja) | 電界放射型素子の製造方法 | |
| JP2000182512A (ja) | 電界放射型素子及びその製造方法 | |
| JP3097522B2 (ja) | 電界放射型素子の製造方法 | |
| JPH11102641A (ja) | 電界放射型素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |