KR100301616B1

KR100301616B1 - 전계방사형(電界放射型)소자의제조방법

Info

Publication number: KR100301616B1
Application number: KR1019980031082A
Authority: KR
Inventors: 아츠오 하토리
Original assignee: 우에시마 세이스케; 야마하 가부시키가이샤
Priority date: 1997-07-31
Filing date: 1998-07-31
Publication date: 2001-09-06
Also published as: US5993277A; TW392197B; KR19990014320A

Abstract

본 발명은, 기판의 위에 제1희생막을 형성하는 공정과, 제1희생막에 대략 수직인 측벽을 가지고 기판까지 연장하는 오목부를 형성하는 공정과, 제1의 희생막 및 오목부 위에 제2희생막을 형성하는 공정과, 제2희생막을 에칭 백(etching back)하고, 오목부의 측벽에 사이드 스페이서(side spacer)를 남기는 공정과, 제1희생막, 사이드 스페이서 및 기판의 노출부분에 게이트 전극으로 된 제1 도전막을 형성하는 공정과, 제1도전막을 에칭 백하여 오목부의 바닥에 기판을 노출하는 공정과, 제1도전막 위에 제1절연막을 형성하는 공정과, 제1절연막 위에 에미터 전극으로 된 제2도전막을 형성하는 공정과, 제1절연막 위에 에미터 전극으로 된 제2의 도전막을 형성하는 공정과, 제2도전막의 첨단부를 노출시키는 공정을 포함하는 전계 방사형 소자의 제조 방법을 제공한다.

Description

전계 방사형(電界放射型) 소자의 제조방법{Method for manufacturing field emission device}

본 발명은 전계 방사형 소자(field emission device)의 제조 방법에 관한 것이며, 특히 게이트의 전위를 제어하는 것에 의해서 전자의 방출을 실행하는 전계 방사형 소자의 제조방법에 관한 것이다.

전계 방사형 소자는 집중된 전계를 이용하여서, 뾰족한 첨단으로부터 전자를 방출시키는 에미터(전계 방사용 음극: field emission cathode)를 구비하는 소자이다. 예를 들면, 플랫 패널 디스플레이(flat panel display)는 다수의 에미터를 배열한 전계 방사 에미터 어레이(FEA : field emitter array)를 이용하여 구성시킨다. 각각의 에미터는 디스플레이의 대응하는 화소(pixel)의 휘도등을 제어한다.

도7a 내지 도7e는 종래 기술에 의한 전계 방사형 소자의 제조방법을 도시한것이다. 우선, 열산화법에 의해 실리콘 기판의 표면에 SiO_2`층을 형성하고, 그 후에 도7a에 도시한 바와 같이 포토리소그래피(photolithography)에 의해 소정 패턴의 SiO_2`층(52)을 실리콘 기판(51) 위에 형성한다.

다음으로, SiO_2`층(52)을 마스크로 하여서 실리콘 기판(51)을 등방성 에칭(isotropic etching)을 실행하고, 도7b에 도시한 바와 같이 SiO_2`층(52)의 아래에 볼록부를 갖는 실리콘 기판(51a)을 형성한다. 이때, SiO_2`층(52)이 제거되기 전에 에칭을 종료시킨다.

다음으로, 열산화법에 의해 실리콘 기판(51a)의 표면을 산화시키고, 도7c에 도시한 바와 같이, 실리콘 기판(51c)표면 위에 SiO_2`층(54)을 형성한다. 실리콘 기판(51c)은 에미터로서 사용된다. 에미터(51c)의 첨단은 뾰족해진다.

다음으로, 도7d에 도시한 바와 같이, 니오븀(Nb)이 경사지게 증착되고, SiO_2`층(54)을 에칭에 의해 제거하며, SiO_2`막(54a)에서 바닥부분이 덮여진 실리콘기판(에미터)(51c)의 첨단을 도 7e에 도시한 바와 같이 노출시킨다.

전술한 방법에 의해 제조된 전계 방사형 소자는, 이하의 3개의 이유에 따라 누설 전류(leak current)와 쇼트 전류(short current)가 발생되기 쉽다.

제 1의 이유는 게이트 전극층(53a 및 53b)을 도7d에 도시한 바와 같이 경사지게 증착할 때, SiO_2`층(52)의 옆면 및 아래면에도 게이트 전극층(53a)이 증착되기 쉽다는 것이다.

도8a에 도시한 바와 같이, Nb(50)을 기판에 대하여 수직으로 입사하면,SiO_2`층(52)의 아래면(이면)에 Nb층(53)이 증착되기 어렵다. 그러나, 이 경우 게이트 직경(R1)이 지나치게 커지게 되어 바람직하지 않다. 게이트 직경(R1)은 SiO_2`층(54) 위에 증착된 Nb층(게이트 전극층)(53b)의 원형 구멍(게이트 홀)의 직경이다. 게이트 직경(R1)이 크다면, 에미터(51c)로부터 전자를 방출할 때에 게이트(53b)에 높은 전압을 인가하지 않으면 안된다. 이 전압을 낮추기 위해서 도 8b 에 도시한 바와 같이 Nb(50)을 기판에 수직인 법선 방향에 대하여 각도 theta`로 입사한다. 이 경우, 게이트 직경(R1)은 적게 되지만, SiO_2`층(54) 위에 Nb층(게이트 전극층)(53b)이 증착되고, 또한 SiO_2`층(52)의 옆면 및 아래면(이면)에 두터운 Nb층(53a)이 증착한다. 또한 얇은 Nb층(53c)이 SiO_2`층(52, 54)의 경계 근처에 증착되어 상기 Nb층(53a, 53b)이 상호 연결된다.

이 다음에, SiO_2`층(54)의 상부를 에칭에 의해 제거하면, 도9a에 도시한 바와 같이 두터운 Nb층(53a)이 게이트(53b) 및 에미터(51c)의 상부에 부착하는 것이다. 이 Nb층(53c)이 도9a의 둥근 점원으로 표시된 영역(62)에서 게이트(53b) 및 에미터(51c)에 접촉하고 쇼트를 일으킨다. 또한, 상기의 에칭에 의해서, 도9b에 도시한 바와 같이, 얇은 Nb층(53c)이 에미터(51c) 또는 게이트(53b)의 상부에 또는 그 부근에 부착하게 되는 것이다. Nb층(53c)은 에미터(51c)와 게이트(53b)를 쇼트시키지는 않지만, 누설 전류를 흐르게 하는 원인이 된다.

제 2의 이유는, SiO_2` 막(54a)의 두께가 도 7e에 도시된 바와 같이 균일하게 되는 것이다. 즉, 에미터(51c)와 게이트(53b)의 간격이 첨단부와 바닥부에서 균일하게 된다. 에미터와 게이트와의 간격을 짧게 하고, 에미터의 첨단부만 아니라바닥부에도 강한 전계가 인가되면, 이러한 조건하에서 절연파괴(breakdown)가 일어나기 쉽다.

제 3의 이유는, SiO_2`막(54a)이 균일한 두께의 얇은 층이기 때문이며, 에미터(51c)와 게이트(53b) 사이의 용량이 크게 되는 것이다.

본원 발명의 목적은 게이트 직경이 작은 전계 방사형 소자의 제조방법을 제공하는 것이며, 본 발명의 다른 목적은 절연파괴가 발생하기 어려운 전계 방사형 소자의 제조방법을 제공하는 것이다.

도 1a 내지 도 1k는, 본 발명의 제 1 실시예에 다른 전계 방사형 소자(2극 소자)를 제조하는 공정을 도시한 단면도,

도 2a 내지 도2b는, 지지기판을 가진 전계 방사형 소자를 강화하기 위한 두 가지 방법을 도시한 단면도,

도 3a 내지 도 3h는, 본 발명의 제 2 실시예에 다른 전계 방사형 소자(3극 소자)를 제조하는 공정을 도시한 단면도,

도 4는, 도 3h에서 설명된 전계 방사형 소자의 사시도,

도 5a 내지 도5b는, 본 발명의 또다른 실시예에 다른 전계 방사형 소자의 단면도,

도 6은, 전계 방사형 소자를 사용하는 플랫 패널 디스플레이의 단면도,

도 7a 내지 도 7e는, 종래의 전계 방사형 소자를 제조하는 방법을 도시하는 단면도,

도 8a는 니오븀(Nb)을 수직으로 입사하여 게이트 전극층을 형성하는 공정을 도시한 단면도이며, 도 8b는 니오븀을 경사지게 입사하여 게이트 전극층을 형성하는 공정을 도시한 단면도,

도 9a는 쇼트 회로가 발생된 전계 방사형 소자의 단면도이며, 도 9b는 누설전류가 흐르는 전계 방사형 소자의 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

20: 기판 21 : 오목부

22 : 제1희생막 23 : 저항막(레지스트막)

24 : 제2희생막 25 : 게이트 전극

26 : 제3희생막 27 : 에미터 전극

28 : 지지기판

본 발명에 따르면, (a)기판 위에 제1희생막을 형성하는 공정과, (b) 상기 제1희생막에 오목부를 형성하는 공정과, (c)상기 제1희생막 및 상기 오목부 위에 제2희생막을 형성하는 공정과, (d)상기 제2희생막을 이방적으로(anisotropically) 에칭 백(etching back)하는 것에 의해서 상기 오목부의 측벽 위에 상기 제2희생막으로 된 사이드 스페이서(side spacer)를 남기고, 상기 제1희생막 및 상기 기판의 일부를 노출하는 공정과, (e) 상기 제1희생막, 상기 사이드 스페이서 및 상기 기판의 노출부분에 게이트 전극으로 된 제1도전막을 형성하되, 상기 제1도전막의 두께가 상기 기판상에서 보다 상기 제1희생막상에서 더 두껍께 형성되도록 제1도전막을 형성하는 공정과; (f)상기 제1도전막을 에칭 백하는 것에 의해서, 상기 오목부의 바닥에 상기 기판을 노출시키고, 상기 제1희생막 위에 상기 제1도전막을 남기는 공정과, (g)상기 제1도전막 위에 제1의 절연막을 형성하는 것에 의해 커스프(cusp)를 형성하는 공정과, (h)상기 제1절연막 위에 에미터 전극으로서 제2도전막을 형성하는 공정과, (i)상기 제1도전막과 상기 제2도전막의 첨단부를 노출시키는 공정을 포함하는 전계 방사형 소자의 제조방법을 제공한다.

이상과 같이 오목부를 갖는 제1의 희생막을 형성하고, 그 후에 오목부의 측벽에 사이드 스페이서를 형성하고, 그 후에 게이트 전극으로 된 제 1 도전막을 형성하는 것에 의해서, 게이트 직경이 적은 전계 방사형 소자를 얻는 것이 가능하다. 게이트 직경을 적게 하는 것에 의해서 게이트 전극에 인가하는 전위가 낮아질 때에도 에미터 전극으로부터 전자를 방출시키는 것이 가능하다.

도 1a 내지 도 1j는 본 발명의 제 1 실시예에 따른 전계 방사형 소자의 제조 공정을 도시한 것이다. 에미터(전계 방사용 음극)와 게이트를 포함하는 2극 전계 방사형 소자를 제조하는 과정을 설명하도록 한다.

도 1a에서 기판(20)은 예를 들면 Si로 만들어진다. 예를 들면 Si`N_x`로 만들어지는 제1희생막(22)은 감압 화학증착법(CVD : chemical vapor deposition)에 의해서 기판(20) 위에 형성된다. 제 1 희생막(22)의 두께는 약 0.2㎛이다. 제1희생막(22)은 NH_3`와 Si`H_2` Cl_2이 원료 가스로 사용되며, 기판의 온도가 760℃로 설정되는 조건하에서 형성된다. Si` 대신에 Al`이 기판 형성에 사용될 수 있다. 기판이 Al`을 사용하여 형성되면, 제1희생막(22)은 Al_2 `O_3를 사용하여 형성된다. 제 1희생막(22)은 절연막에 제한되지 않으며, 도전막일 수도 있다. 이 희생막(22)은 SiO_x` N_y~, 폴리 실리콘(poly-Si`),또는 Ti`N_x`로 만들어 질 수도 있다.

다음으로, 포토리소그래피 법에 의해 저항막(레지스터막)(23)(도 1b)이 제1희생막 위에 사전 설정된 패턴으로 형성되고, 제1희생막(22)은 저항막(23)을 마스크로 사용하여 선택적이고 이방적으로(anisotropically) 에칭되어, 거의 수직 측벽을 가지는 오목부(21)를 가지는 제 1 희생막(22a)이 도 1b에 도시된 것처럼 형성된다 이 오목부는 평면도로 볼 때는 원형이며, 약 0.5㎛의 직경과 약 0.2㎛의 깊이를 가진다. 남은 제 1희생막(22a)은 단면에서 볼 때 좌측부분과 우측부분이 있다.

이후에, 예를 들면 Si`O_2~로 된 제2희생막(24a)이 제1희생막(22a)과 노출된 기판(20)의 표면 위에 도 1c에 도시한 바와 같이 형성된다. 제 2희생막(24a)은 스텝 커버리지(step coverage)가 양호한 퇴적(deposition)방법으로 퇴적시킨다. 예를 들면, O_3` 및 TEOS를 원료로 하여 기판 온도를 400℃로 하여 대기압 화학증착(CVD)을 실행한다. 제2희생막(24a)의 막 두께는 약 0.15㎛이다. 제2희생막(24a)의 표면에는 하지표면의 오목부(21) 때문에 축소된 오목부(81)가 형성된다. 제2희생막(24a)은 후술될 게이트 전극에 대해 에칭 선택성을 갖는 재료로 되면 좋다. Si`O_2`외에 반도체는 도전체로 되어도 좋다.

다음으로 SiO_2`로 된 제2희생막(24a)을 이방적으로 에칭 백하여서, 도1d에 도시한 바와 같이 제1희생막(22a)의 측벽 위에 제2희생막(24a)을 사이드 스페이서로서 남긴다. 이때 에칭 백은, 이방성 드라이 에칭에 의해 실행한다. 예를 들면, 마그네트론 반응성 이온 에칭(RIE : reactive ion etching)장치를 사용하여 에칭가스로서 C`H`F_3 ~+~ CO_2 ~+~ Ar~의 혼합가스를 사용하고, 반응실의 내부 압력을 50mTorr로 설정하여 에칭을 실행한다. 레지스트의 연질화에 의한 변형을 방지하기 위하여, He 등의 불활성 가스로 기판의 하부면을 냉각하는 것이 바람직하다.

다음으로 도 1e에 도시한 것처럼, 예를 들면 TiN으로 된 게이트 전극(25a)을 반응성 스퍼터링(sputtering) 방법에 의해 기판전면에 0.1㎛로(넓은 평탄면 상에 어느 정도의 두께로) 퇴적시킨다. 이때 스퍼터링은 DC스퍼터링 장치를 사용하며, 타겟으로 Ti를 사용하고 작업 가스(work gas)로는 N_2` + Ar 가스를 도입하여 실행한다. 게이트 전극(25a)은 위쪽의 평탄면 위에서는 두텁고, 오목부 내의 아래쪽 평탄면 위에서는 얇게 퇴적한다. 오목부는 깊이에 대해서 직경이 작으므로, 오목부 내에는 게이트 전극(25a)이 퇴적되기 어렵다. 오목부의 측벽 상에서 게이트 전극(25a)의 두께는 서서히 변화한다. TiN 타겟을 사용하고, 작업 가스로 Ar을 도입한 통상의 스퍼터링법, 증착법을 사용하여서 TiN로 된 게이트 전극(25a)을 퇴적하는 것도 가능하다.

전술한 공정을 실행한 후에, 게이트 전극(25a)의 전면은 두께 약 0.05㎛로 이방적으로 에칭 백하여 기판(20)이 도 1f에 도시한 것처럼 오목부(게이트 홀)의 바닥에 노출되도록 한다. 이 에칭은 이방성 드라이 에칭에 의해 실행한다. 예를 들면 마그네트론 반응성 이온 에칭(RIE) 장치를 사용하여서, 에칭 가스로서 Cl_2`를 사용하고 반응실 압력을 125mTorr로 하여서 에칭을 실행한다.

실제의 공정에서는, 오목부(게이트 홀)의 바닥의 직경(d')은 0.06㎛로 줄일 수 있다.

도1b에서, 오목부(21)의 직경(d)을 해상도 한계까지 줄이고, 사이드 스페이서(24b)를 형성한 후에(도 1d), 게이트 전극(25b)을 형성하는 것에 의해서, 게이트 홀의 직경(d')을 해상한계까지 넘어설 만큼 상당히 줄일 수 있다.

다음으로 도1g에 도시한 것처럼, 제3희생막(26)은 예를 들면 SiO_2`로 되었는 데, 대기압 CVD 에 의해 기판 전면에 형성되어 제 3 희생막(26)이 두께 0.15㎛를 갖도록 한다. 그러므로 형성된 이 제3희생막(26)은 뾰족한 첨단부를 가지는 오목부인 커스프(cusp)를 갖는다. 제3희생막(26)은 에미터에 대해서 몰드로서 사용된다. 제3희생막(26)은 원료 가스로 O_3~및 TEOS를 사용하고 기판의 온도는 400℃인 조건하에서 형성된다.

그후에, 도1h에 도시한 것처럼, 예를 들면 TiN으로 된 에미터 전극(27)이 반응성 스퍼터링 방법에 의해 기판 전면에 퇴적되어 에미터 전극(27)이 약 0.2㎛의 두께를 갖도록 한다. 스퍼터링은, 예를 들면 DC스퍼터링 장치를 사용하며, 타겟으로서 Ti를 사용하고, 작업 가스로 N_2 + Ar`가스를 도입하여 수행된다. 에미터 전극(27)은 제 3희생막에 커스프에 대응하는 것인데, 첨단이라고 부를 수도 있다.

그 후, 전체 기판(20) 및 사이드 스페이서(24b)의 전부와 제 3희생막(26)의 일부를 에칭에 의해 제거하고, 도 1i에 도시한 바와 같이 주변의 제 3희생막을 남긴다. Si로 된 기판(20)의 에칭에서는 F + HNO_3 + CH_3` COOH`를 사용하고, SiO_2`로 된 사이드 스페이서의 에칭과 제3희생막(26)의 에칭에는 HF + NH_4 F`를 사용한다.

제1희생막(22a)은 SiO_2`로 이루어진다. 이 경우에, 제1희생막(22a)과 사이드 스페이서(24b)는 도1k에 도시된바와 같은 에칭에 의해서 제거된다.

전술한 방법으로 전계 방사형 소자가 완성된다. 이 전계 방사형 소자는 에미터 전극(27)과 게이트 전극(25b)을 갖는다. 에미터 전극(27)에는 음전위가 인가되고 도시하지 않은 애노드 전극에는 양전위가 인가된다. 게이트 전극(25b)에 양전위를 인가하는 것에 의해, 에미터 전극(27)으로부터 애노드 전극을 향하여 전자가 방출될 수 있다.

본 발명의 실시예에 의하면, 게이트 홀의 직경(d')을 작게 한다면, 게이트 전극(25b)에 인가한 전위가 낮아지더라도 에미터 전극(27)주위에 강전계가 발생되고, 에미터 전극(27)으로부터 전자를 방출하기 쉽게 하는 것이 가능하다.

다음으로, 누설전류 및 쇼트 전류의 발생을 방지하기 위한 전계 방사형 소자의 제조방법을 설명한다.

도 1g에서는, 재3희생막(26)의 두께가 대략 균일하도록 스텝 커버리지(step coverage)가 우수한 퇴적 방법으로 제3희생막(26)을 퇴적한다. 이 대신에, 도1j에 도시한 바와 같이, CVD법에 의한 막 퇴적의 스텝 커버리지를 제어하여, 제3희생막(26)의 두께를 부분적으로 변화시킨다. 특히, 스텝 커버리지가 좋지 않은 퇴적법에 의해 제3희생막(26)을 이방적으로 퇴적하고, 제3희생막(26)을 평탄부에서 두꺼운 오목부에서 얇게 한다. 막 형성의 조건은 예를 들면 원료 가스가 Si H_4`및 O_2`이며, 기판온도가 500℃이다. 대기압 CVD 로(furnace) 또는 감압 CVD 로가 채택된다. 대기압 CVD 로가 감압 CVD로 보다도 스텝 커버리지 면에서 나쁘다.

그 후에, 도 1h 및 도 1i 와 동일한 형태의 공정을 행하는 것에 의해서, 도 1i에 도시한 공정에서 에미터 전극(27)과 게이트 전극(25b)의 간격을 소망하는 값으로 설정하는 것이 가능하다. 즉, 에미터 전극(27)의 첨단에는, 에미터 전극(27)과 게이트 전극(25b)의 간격을 좁게 하는 한편, 에미터 전극(27)의 바닥 부분에는에미터 전극(27)과 게이트 전극(25b)의 간격을 넓게 할 수 있다.

게이트 전극(25b)에 양전위를 인가한 때, 에미터 전극(27)의 첨단부에 인가된 전계를 높이고, 에미터 전극(27)의 바닥부분에 인가된 전계를 낮추도록 하는 것이 가능하다. 이것에 의해서, 에미터 전극(27)과 게이트 전극(25b)의 사이에서 절연 파괴를 방지하는 것이 가능하다.

또한, 에미터 전극(27)의 첨단부와 게이트 전극(25b)의 간격을 좁게 하는 것에 의해서, 에미터 전극(27)과 게이트 전극(25b)의 사이의 용량을 줄이는 것이 가능하다.

도 2a 및 도 2b는, 지지 기판(28)으로 에미터 전극(27)을 보강하는 두 가지 방법을 도시한 것이다. 에미터 전극(27)이 약 0.2㎛만큼 얇기 때문에 에미터 전극(27)이 지지기판(28)으로 보강되는 것이 바람직하다.

도 2a는 제 1 보강방법을 도시한다. 도 1h에 도시된 정도로 제조된 전계 방사형 소자에서, 에미터 전극(27) 내의 오목부는 예를 들면 SOG 막으로 구성된 평탄화막(29a)으로 채워지고, 그후 이 평탄화막(29a)은 이방성 드라이 에칭법 또는 화학적 기계 연마법(CMP :chemical mechanical polishing)으로 에칭 백되고, 에미터 전극(27)과 평탄화막(29a)의 표면을 평탄화한다. 평탄화막(29a)은 SOG막의 외에 PSG(phosphosilicate glass) 또는 BPSG(boron-doped phospho-silicate glass)를 리플로(reflow)하여 형성해도 좋다.

그 다음에, 지지기판(28)은 정전접착 또는 접착제에 의해서 에미터 전극(27)위에 접착된다. 지지기판(28)은 유리, 수정, 또는 Al_2 O_3`로 형성된다. 그후에,전체 기판(20), 전체 사이드 스페이서(24b) 및 제3희생막(26)의 일부는 도 1i에서 도시한 것과 동일한 단계로 제거된다.

도 2B는 제 2 보강방법을 설명한 것이다. 도 1h에서 도시된 상태에서, 예를 들면 저융점의 유리 또는 에폭시 수지로 형성되는 접착제(29b)가 에미터 전극(27)위에 부어지고 그래서 전극(27) 및 지지기판(28)은 하나로 접착된다. 접착제(29b)는 또한 에미터 전극(27)의 표면을 평탄화 하도록 기능한다. 그리고, 전체 기판(20), 전체 사이드 스페이서(24b) 및 제 3희생막(26)의 일부는 도 1i에서 설명된 방법과 동일한 방법으로 제거된다.

접착제(29b)는, Al을 사용해도 좋다. Al은 상대적으로 낮은 온도에서 리플로 가능하다. 기판온도가 400℃ 내지 500℃에서 유지되고, 지지기판(28)과 접착제(29b)(또는 에미터 전극 27)의 사이에 1kV의 높은 전압을 걸어 발생되는, 정전기력에 의해 에미터 전극(27)과 지지기판(28)을 양극접합(anodically bonded)하여도 좋다. 접착제(29b)로서 Al을 채택하는 것은 접착제(29b)를 에미터 배선으로 사용할 수 있게 한다.

에미터 전극 과 게이트 전극을 가지는 2극 전계 방사형 소자의 제조방법을 지금까지 설명하였다. 다음으로는 전계 방사형 소자의 다른 예로 3극 전계 방사형 소자를 설명하도록 한다. 3극 전계 방사형 소자는 3개의 전극 즉, 에미터 전극, 게이트 전극 및 애노드 전극을 가진다.

도 3a 및 도 3h는 본 발명의 제 2 실시예에 따른 전계 방사형 소자(3극 소자)의 제조단계를 설명하기 위한 도면이다.

도 3a에서, 출발 기판(20)은 예를 들면 SiO_2`로 된 절연막(20a) 위에, 애노드 전극(20b), 제1희생막(20c) 및 오목부(21)를 갖는 제2희생막(21a)을 순차적으로 적층하게 된다. 막(21a)은 게이트 전극의 형태를 제어하는 목적으로 사용되기 때문에 "희생막"이라고 부른다. 그러나, 사실 막(21a)은 게이트 전극의 일부로 이용된다.

애노드 전극(20b)은 예를 들면 P또는 B가 도핑된 다결정 실리콘으로 형성되어 약 0.15㎛의 두께를 갖는다. 제1희생막(20c)은 예를 들면 SiO_2`로 형성되고 약 0.3㎛의 두께를 갖는다. 제2희생막(21a)은 P 또는 B 도핑된 다결정 실리콘으로 만들어지며, 약 0.3㎛의 두께를 갖는다.

포토 리소그라피와 에칭 기술을 이용하여, 오목부(21)를 갖는 제2희생막이 균일한 두께를 갖게 형성된다. 오목부(21)는 평면도에서 보면 원형이며, 그 직경은 약 0.5㎛이고 깊이는 약0.3㎛이다. 이 에칭은, 이방성 드라이 에칭에 의해 행한다. 예를 들면, 마그네트론RIE장치를 이용하고, 에칭 가스로서 HBr을 이용하고, 반응실 내부의 압력을 100mTorr로 하여 에칭을 행한다.

다음에, 도3b에 도시하는 바와 같이, 도 1d와 같은 방법에 의해, 예를 들면 SiO_2`로 이루어진 사이드 스페이서(22a)를 제2희생막(21a)의 측벽에 형성한다.

그 다음에, 도 3c에 도시하는 바와 같이. 예를 들면 TiN으로 이루어진 게이트전극(25a)을 예를 들면 반응성 스퍼터링법에 의해 기판 전면에 두께 0.1㎛(넓은 평단면상에서의 두께) 퇴적한다. 이때 스퍼터링은 예를 들면 DC스퍼터링 장치를 이용하고, 타겟으로서 Ti를 이용하고, 작업 가스로서 N_2` + Ar~가스를 도입하여 시행한다. 게이트전극(25a)은 위쪽 평단면 위에서는 두껍고, 오목부 내의 아래쪽 평단면상에서는 얇게 퇴적된다. 오목부의 측벽에 위치하는 게이트 전극(25a) 부분의 두께는 서서히 변화한다. 타겟으로서 TiN을 이용하고, 작업 가스로서 Ar을 도입한 통상의 스퍼터링법, 증착법이 TiN으로 만들어진 게이트 전극(25a)을 퇴적시키는 데 이용될 수도 있다.

계속하여, 게이트 전극(25a)을 약 0.05㎛ 두께로 이방성 에칭 백되어 오목부의 바닥에 도 3d에 도시한 바와 같이 노출된다. 사이드스페이서(22a)의 측면 및 제2희생막(21a)의 상부면에는 게이트전극(25b)이 남는다. 오목부(게이트 홀)의 바닥의 직경(d')은 매우 작게 할 수 있다. 전술한 에칭 백은, 이방성 드라이 에칭에 의해 시행한다. 예를 들면, 에칭 가스로서 Cl₂를 이용하고 반응실내 압력을 125 mTorr로 하여, 마그네트론 RIE장치를 이용하여 에칭을 수행한다.

다음으로, 도3e에 도시하는 바와 같이, 예를 들면 SiO_2`로 이루어진 제4희생막(26)을 기판 전면에 대기압 CVD법에 의해 0.15㎛ 두께로 형성한다. 이 제4희생막은 예를 들면 O₃및 TEOS를 원료가스로 사용하고, 기판온도를 400℃로 설정하는 조건하에서 형성된다.

그 다음에, 도3f에 도시하는 바와 같이, 예를 들면 TiN으로 이루어진 에미터전극(27)이 반응성 스퍼터링법에 의해 약 0.2㎛ 두께로 기판 전면에 퇴적된다. 이때, 스퍼터링은, DC 스퍼터링 장치를 이용하고, 타겟으로 Ti을 이용하고, 작업 가스로 N_2` + Ar가스를 도입하여 수행한다.

다음에, 에미터전극(27)의 위에 소정 패턴의 레지스트 막을 형성하고(도시는 생략), 해당 레지스트 막을 마스크로 하여 반응성 이온 에칭(RIE)을 수행하고, 도3g에 도시하는 바와 같이, 에미터전극(27a)의 양측에 슬릿 구멍(28)을 형성한다. 에미터전극(27b)은, 슬릿 구멍(28)의 외측에 형성된 것이다. RIE는, 예를 들면 마그네트론 RIE장치를 이용하여 실행되며, 에칭가스로서 Cl_2`를 이용하고, 반응실 내부의 압력을 125mTorr로 하여 수행된다.

다음에, 위쪽으로부터 에칭용 부식액(etchant)이 슬릿 구멍(28)으로 공급되어, 제4희생막(26) 및 제1 희생막(20c)의 일부와, 사이드 스페이서(22a)의 전부를 등방적 웨트 에칭(wet etching)에 의해 제거하도록 한다. 도 3h에 도시하는 바와 같이, 주변의 제4 희생막(26a)과 제1 희생막(20d)은 에칭되지 않고 남는다. 예를 들면 SiO_2`로 이루어진 제4절연막(26), 제1희생막(20c) 및 사이드 스페이서(22a)를 웨트 에칭하는 데는, HF` + `NH_4 F~를 이용할 수 있다.

상기 에칭에 의해, 에미터 전극(27a), 게이트 전극(25b) 및 애노드전극(20b)을 노출시킬 수 있다. 도전성 제2 희생막(21a)이 게이트전극(25b)에 전기적으로 접속되어 있으므로, 게이트 배선의 저항을 낮게 할 수 있다.

도 4는, 도 3h에 도시한 3극 소자의 사시도이다. 에미터 전극(27a)은, 에미터전극(27b)에 접속되어 지지된다. 게이트 전극(25b)은, 에미터 전극(27a)의 첨단 부근에 원형의 구멍(게이트 홀)을 가진다. 에미터 전극(27a)의 첨단은, 게이트전극(25b)의 구멍 부근에서 바늘 형상으로 돌출되어 있다.

3극 소자는, 음극인 에미터 전극(27a)과 양극인 애노드 전극(20b)을 가지고,게이트 전극(25a)에 양전위를 인가함으로써, 에미터 전극(27a)으로부터 애노드 전극(20b)을 향하여 전자를 방출시킬 수 있다.

3극 소자의 경우도, 게이트 홀의 직경(게이트 직경)을 매우 작게 할 수 있다.

또한, 게이트전극(25b), 에미터전극(27), 및 게이트전극(25b)의 밑에 형성되는 제2희생막(21a)은, 다결정Si, 비정질Si 등의 반도체, WSi, TiSi, MoSi 등의 실리사이드 화합물, Al, Cu, W, Mo, Ni, TiN 등의 금속 재료를 이용할 수 있다. 사이드 스페이서(22a)는 SiO_2`대신에 반도체 또는 도전체(금속)를 사용할 수도 있다.

도5a에는, 3극 소자의 다른 실시예가 도시되어 있다. 상기의 3극 소자(도3h)에서는, 제2희생막(21a)을 예를 들면 다결정Si로 이루어진 도전막으로 형성하였지만, 도5a의 3극 소자는, 제2희생막(21a)을 예를 들면 SiN으로 이루어진 절연막으로 형성한다. 그 외의 부분은 양자 모두 같다. 제2희생막(21a)은, 전극을 노출하기 위한 에칭공정(도3h)으로 에칭속도가 빠른 재료를 선택할 필요가 있다. 그 에칭 공정 이후에도, 제2희생막(21a)은 남겨진다. 제2희생막(21a)을 절연막으로 형성함으로써, 게이트전극(25a)과 애노드 전극(20b)과의 사이의 절연 강도를 높일 수 있다.

도 5b는, 3전극 소자의 다른 실시예를 나타낸다. 도 3b에서는, 에칭을 행하여 사이드 스페이서(22a)를 형성하고, 또한, 에칭을 계속하면(오버 에칭을 행하면), 사이드 스페이서(22a)의 표면이 깎여, 작은 사이드 스페이서가 형성된다. 이 사이드 스페이서는, 제2희생막(21a)의 측벽의 중앙부분과 아래부분을 감싼다. 제2 희생막(21a)의 측벽의 상부는 노출된다. 또한, 상기의 에칭에 의해서 기판(20)내의 제1희생막(20c)에 오목부가 형성된다.

그 후에, 도 3c 내지 도 3h에 도시된 것과 동일한 공정을 행하여, 도 5b에 도시한 3극 소자를 형성할 수 있다. 에미터 전극(27a)과 게이트 전극(25b)의 위치를 밑으로 내려, 애노드 전극(20b)에 가깝게 할 수 있다. 또한, 에미터 전극(27a)의 첨단의 꼭지각 및 곡률 반경을 작게 하는 것도 가능하다.

도6은, 상기 전계 방사형 소자를 이용한 플랫 패널 디스플레이의 단면도이다.

이 전계방사형 소자는, 상술한 실시예에 도시한 방법 중 하나에 의해 제조된 2전극 소자이다. 절연체로 이루어진 지지기판(61) 위에, Al 또는 Cu 등으로 이루어진 배선층(62)과 다결정Si 등으로 이루어진 저항층(63)을 형성한다. 저항층(63)의 위에는, 꼭지각 및 곡률반경이 작은 첨단을 가지는 에미터 전극(64)을 다수 배열하고, 전계 방사 에미터 어레이(FEA)를 형성한다. 각각의 게이트 전극(65)은, 각 에미터 전극(64)의 첨단 부근에 작은 구멍을 가지고, 도시하지 않았지만 각각의 구멍을 통하여 독립하여 전압을 인가할 수 있다. 복수의 에미터 전극(64) 역시 각각 독립하여 전압을 인가할 수 있다.

에미터 전극(64) 및 게이트 전극(65)을 포함하는 전자원(electron source)에 대향하여, 유리 또는 석영 등으로 이루어진 투명기판(66)을 포함하는 대향 기판을 배치한다. 이 대향 기판은, 투명기판(66)의 밑에 ITO 등으로 이루어진 투명 전극(애노드전극)(67)을 배치하고, 또한 투명 전극(67)의 아래에 형광재(68)를 배치한다.

전자원과 대향기판은, 투명 전극(67)과 에미터 전극(64)의 사이의 거리가 0.1 내지 5mm 정도로 유지되도록, 접착제를 도포한 유리 기판으로 이루어진 스페이서(70)를 사이에 두고 접합된다. 접착제는, 예를 들면 저융점을 가지는 유리를 이용할 수 있다.

또한, 스페이서(70)로서 유리 기판을 이용하지 않고, 에폭시 수지 등의 접착제 중에 유리알(glass beads) 등을 분산시켜 스페이서(70)를 구성할 수도 있다.

게터(getter)(71)는, 예를 들면 Ti, Al, Mg 등으로 형성되며, 방출 가스가 에미터 전극(64)의 표면에 재부착하는 것을 방지한다.

대향 기판에는 배기관(69)이 사전에 형성되어 있다. 배기관(69)을 통해서, 플랫 패널 디스플레이의 내부를 10^-5 ` 내지 10^-9` Torr 정도까지 진공 배기한 후, 버너 등으로 배기관(69)을 봉한다. 그 후, 애노드전극(투명전극)(67), 에미터 전극(64), 게이트 전극(65)의 배선을 행하고, 플랫 패널 디스플레이를 완성시킨다.

애노드 전극(투명기판)(67)은, 항상 양전위로 유지되어 있다. 표시 화소는, 에미터 배선과 게이트 배선에 의해 2차원적으로 선택된다. 즉, 전압이 인가된 에미터 배선과 게이트 배선의 교점에 배치되는 전계 방사형 소자가 선택된다.

에미터전극 및 게이트전극에는, 각각 음전위 및 양전위가 부여되며, 에미터전극으로부터 애노드 전극을 향하여 전자가 방출된다. 전자가 형광재(68)에 조사되면, 그 부분(화소)이 발광한다.

전술한 복수의 실시예에 따르면, 오목부(21)의 직경(d)을 해상도 한계까지 작게 하고(도1b), 사이드 스페이서(24b)를 형성한 후에(도1d), 게이트 전극(25b)을형성함으로써, 게이트 홀의 직경(게이트 직경)(d')을 매우 작게 할 수 있다. 특히, 게이트 직경(d')이 0.3㎛ 이하의 전계방사형 소자를 쉽게 제조할 수 있다. 또, 0.06㎛의 세계 최소의 게이트 직경(d')을 가지는 전계 방사형 소자를 제조할 수 있다.

또한, 에미터 전극과 게이트 전극을 소정의 형상으로 제어하여 위치 정밀도를 향상시킬 수 있다. 전계 방사형 소자를 제조할 때, 에미터전극, 게이트전극 재료의 선택 폭이 넓다. 또, 그 제조할 때, 희생막에 균열이 생기기 어렵다.

이상 실시예에 따라서 본 발명을 설명하였다. 그러나, 본 발명은 이들에 제한되는 것은 아니며, 여러 가지 변경, 개량, 조합 등이 가능한 것은 당업자에게 자명할 것이다.

전술한 바와 같이, 오목부를 갖는 제1의 희생막을 형성하고, 그 후에 오목부의 측벽에 사이드 스페이서를 형성하고, 그 후에 게이트 전극으로 된 제 1 도전막을 형성하는 것에 의해서, 게이트 직경이 적은 전계 방사형 소자를 얻는 것이 가능하다. 또한 게이트 직경을 적게 하는 것에 의해서 게이트 전극에 인가하는 전위가 낮아질 때에도 에미터 전극으로부터 전자를 방출시키는 것이 가능하다.

Claims

(정정) 전계 방사형 소자의 제조방법에 있어서,

(a) 기판 위에 제1희생막을 형성하는 공정과;

(b) 상기 제1희생막에 오목부를 형성하는 공정과;

(c) 상기 제1희생막 및 상기 오목부 위에 제2희생막을 형성하는 공정과;

(d) 상기 제2희생막을 이방적으로 에칭 백하는 것에 의해서 상기 오목부의 측벽 위에 위치되는 상기 제2희생막으로된 사이드 스페이서를 남기고, 상기 제1희생막 및 상기 기판의 일부를 노출하는 공정과;

(e) 상기 제1희생막, 상기 사이드 스페이서 및 상기 기판의 노출부분에 게이트 전극으로 된 제1도전막을 형성하되, 상기 제1도전막의 두께가 상기 기판상에서 보다 상기 제1희생막상에서 더 두껍께 형성되도록 제1도전막을 형성하는 공정과;

(f) 상기 제1도전막을 에칭 백하는 것에 의해서, 상기 오목부의 바닥에 상기 기판을 노출시키고, 상기 제1희생막 위에 상기 제1도전막을 남기는 공정과;

(g) 상기 제1도전막 위에 제1의 절연막을 형성하는 것에 의해 커스프를 형성하는 공정과;

(h) 상기 제1절연막 위에 에미터 전극으로서 제2도전막을 형성하는 공정과;

상기 제1도전막과 상기 제2도전막의 첨단부를 노출시키는 공정을 포함하는 전계 방사형 소자의 제조방법.
(정정) 제 1항에 있어서,

상기 제2도전막을 형성하는 공정 이후에 지지기판에 상기 제2도전막을 고정하는 공정을 추가적으로 포함하는 것을 특징으로 하는 전계 방사형 소자의 제조방법.
제 1항에 있어서,

상기 기판은 애노드 전극으로 기능하는 도전막을 포함하고, 상기 제1도전막 및 제2도전막의 첨단부를 노출시키는 공정은, 상기 제1도전막과 제2도전막의 첨단부와 함께 상기 도전막의 표면을 노출시키는 것을 특징으로 하는 전계 방사형 소자의 제조방법.
제 1항에 있어서,

상기 제1희생막 및 제2희생막은 절연체로 만들어진 것을 특징으로 하는 전계 방사형 소자의 제조방법.
제1항에 있어서,

상기 제1희생막 및 제2희생막의 최소한 하나는 도전체 또는 반도체로 만들어진 것을 특징으로 하는 전계 방사형 소자의 제조방법.
제5항에 있어서,

상기 제1희생막, 상기 제1도전막 및 상기 제2도전막은 다결정 실리콘, 비정질 실리콘, WSi, TiSi, MoSi, Al, Cu, W, Mo, Ni 및 TiN으로 구성되는 그룹으로부터 선택된 물질로 만들어지는 것을 특징으로 하는 전계 방사형 소자의 제조방법.
(정정) 제1항에 있어서,

상기 제1절연막은, 상기 제1도전막 위에 제1의 절연막을 형성하는 것에 의해 커스프를 형성하는 공정에 의해서 이방적으로 퇴적되는 것을 특징으로 하는 전계 방사형 소자의 제조방법.
(정정) 제1항에 있어서,

상기 오목부는, 상기 제1도전막을 에칭 백함으로써 상기 오목부의 바닥에 상기 기판을 노출시키고, 상기 제1희생막 위에 상기 제1도전막을 남기는 공정에 의해 수행되는 에칭 백에 의해서 상기 기판에 형성되는 것을 특징으로 하는 전계 방사형 소자의 제조방법.
(정정) 제1항에 있어서,

상기 제1희생막에 오목부를 형성하는 공정에 의해서 상기 제1희생막에 형성된 오목부가 상기 기판까지 연장되는 것을 특징으로 하는 전계 방사형 소자의 제조방법.
(정정) 제1항에 있어서,

상기 제1희생막에 오목부를 형성하는 공정은, 포토 리소그라피 및 에칭에 의해 상기 오목부를 형성하는 공정인 것을 특징으로 하는 전계 방사형 소자의 제조방법.
(정정) 제1항에 있어서,

직경0.3㎛ 이하의 구멍이, 상기 제1도전막을 에칭 백함으로써 상기 오목부의 바닥에 상기 기판을 노출시키고, 상기 제1희생막 위에 상기 제1도전막을 남기는 공정에 의해서 수행되는 에칭에 의해서 상기 제1도전막에 형성되는 것을 특징으로 하는 전계 방사형 소자의 제조방법.