JPH11102641A

JPH11102641A - 電界放射型素子の製造方法

Info

Publication number: JPH11102641A
Application number: JP20829098A
Authority: JP
Inventors: Atsuo Hattori; 敦夫服部
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1997-07-31
Filing date: 1998-07-23
Publication date: 1999-04-13

Abstract

(57)【要約】【課題】径が小さいゲートを制御することにより電子
の放出を行う電界放射型素子の製造方法を提供すること
を課題とする。【解決手段】基板の表面に第１の犠牲膜を形成する工
程と、第１の犠牲膜にほぼ垂直な側壁を持ちかつ基板に
達する凹部を形成する工程と、第１の犠牲膜及び凹部の
表面に第２の犠牲膜を形成する工程と、第２の犠牲膜を
エッチバックし、凹部の側壁にサイドスペーサを残す工
程と、第１の犠牲膜、サイドスペーサ及び基板の露出部
分にゲート電極となる第１の導電膜を形成する工程と、
第１の導電膜をエッチバックして凹部の底に基板を露出
する工程と、第１の導電膜上に第１の絶縁膜を形成する
工程と、第１の絶縁膜上にエミッタ電極となる第２の導
電膜を形成する工程と、第１の導電膜及び第２の導電膜
の先端部を露出させる工程とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界放射型素子の
製造方法に関し、特にゲートの電位を制御することによ
り電子の放出を行う電界放射型素子の製造方法に関す
る。

【０００２】

【従来の技術】電界放射型素子は、電界集中を利用し
て、先鋭なエミッタ（電界放出陰極）の先端から電子を
放出させる素子である。例えば、フラットパネルディス
プレイは、多数のエミッタを配列した電界放射エミッタ
アレイ（ＦＥＡ）を用いて構成される。それぞれのエミ
ッタは、ディスプレイの各画素の輝度等を制御する。

【０００３】図１１（Ａ）〜（Ｅ）は、従来技術による
電界放射型素子の製造方法を示す。まず、熱酸化法によ
りシリコン基板の表面にＳｉＯ₂層を形成し、その後、
図１１（Ａ）に示すように、フォトリソグラフィにより
所定パターンのＳｉＯ₂層５２をシリコン基板５１上に
形成する。

【０００４】次に、ＳｉＯ₂層５２をマスクとしてシリ
コン基板５１を等方性エッチングし、図１１（Ｂ）に示
すように、ＳｉＯ₂層５２の下に凸部を有するシリコン
基板５１ａを形成する。この際、ＳｉＯ₂層５２が除去
される前に、エッチングを終了させる。

【０００５】次に、熱酸化法によりシリコン基板５１ａ
の表面を酸化させ、図１１（Ｃ）に示すように、シリコ
ン基板５１ｃ上にＳｉＯ₂層５４を形成する。シリコン
基板５１ｃはエミッタとして使用される。エミッタ５１
ｃの先端は先鋭化される。

【０００６】次に、図１１（Ｄ）に示すように、Ｎｂを
斜め蒸着し、ＳｉＯ₂層５４及び５２の表面にＮｂから
なるゲート電極層５３ｂ及び５３ａを形成する。

【０００７】次に、シリコン基板５１ｃの先端部を覆う
ＳｉＯ₂層５４をエッチングにより除去し、図１１
（Ｅ）に示すように、ＳｉＯ₂膜５４ａで裾の部分が覆
われるシリコン基板（エミッタ）５１ｃの先端を露出さ
せる。

【０００８】

【発明が解決しようとする課題】しかし、上記の方法に
より製造された電界放射型素子は、以下の理由により、
リーク電流やショートが発生し易い。

【０００９】第１に、図１１（Ｄ）において、ゲート電
極層５３ａ及び５３ｂを斜め蒸着する際、ＳｉＯ₂層５
２の下面及び側面にもゲート電極層５３ａが蒸着し易
い。

【００１０】図１２（Ａ）に示すように、Ｎｂ５０を基
板に対して垂直に入射すると、ＳｉＯ₂層５２の下面
（裏面）にＮｂ層５３ａが蒸着しにくくなるが、ゲート
径Ｒ１が大きくなってしまい、好ましくない。ゲート径
Ｒ１は、ＳｉＯ₂膜５４上に蒸着されるＮｂ層（ゲート
電極層）５３ｂにできる円形の孔（ゲートホール）の直
径である。ゲート径Ｒ１が大きいと、エミッタ５１ｃか
ら電子を放出する際にゲート５３ｂに高い電圧を印加し
なければならない。その電圧を低くするため、図１２
（Ｂ）に示すように、Ｎｂ５０を基板垂直方向に対して
角度θで入射する。この場合、ゲート径Ｒ１は小さくな
るが、ＳｉＯ₂膜５４上にＮｂ層（ゲート電極層）５３
ｂが蒸着し、さらにＳｉＯ₂層５２の側面及び下面（裏
面）に厚いＮｂ層５３ａが蒸着する。さらに、Ｎｂ層５
３ａと５３ｂをつなぐように、薄いＮｂ層５３ｃがＳｉ
Ｏ₂層５２とＳｉＯ₂膜５４との境界付近に蒸着する。

【００１１】この後、ＳｉＯ₂層５４の上部をエッチン
グにより除去すると、図１３（Ａ）に示すように、厚い
Ｎｂ層５３ａがゲート５３ｂ及びエミッタ５１ｃの上に
付着することがある。このＮｂ層５３ａがエリア６２で
ゲート５３ｂ及びエミッタ５１ｃに接触し、ショートを
引き起こす。また、上記のエッチングにより、図１３
（Ｂ）に示すように、薄いＮｂ層５３ｃがエミッタ５１
ｃ又はゲート５３ｂの上に、又はその付近に付着するこ
とがある。Ｎｂ層５３ｃは、エミッタ５１ｃとゲート５
３ｂをショートさせないものの、リーク電流を流す原因
となる。

【００１２】第２に、図１１（Ｅ）において、ＳｉＯ₂
膜５４ａの厚さが均一になるためである。すなわち、エ
ミッタ５１ｃとゲート５３ｂの間隔が先端部と裾部とで
均一になる。エミッタとゲートとの間隔を短くすると、
エミッタの先端部だけでなく裾の部分にも高電界が印加
されてしまい、絶縁破壊が起こり易い。

【００１３】第３に、ＳｉＯ₂膜５４ａは薄い均一な層
であるので、エミッタ５１ｃとゲート５３ｂとの間の容
量が大きくなってしまう。

【００１４】本発明の目的は、ゲート径が小さい電界放
射型素子の製造方法を提供することである。

【００１５】本発明の他の目的は、絶縁破壊が発生しに
くい電界放射型素子の製造方法を提供することである。

【００１６】

【課題を解決するための手段】本発明の一観点によれ
ば、（ａ）基板の表面に第１の犠牲膜を形成する工程
と、（ｂ）前記第１の犠牲膜にほぼ垂直な側壁を持ちか
つ前記基板に達する凹部を形成する工程と、（ｃ）前記
第１の犠牲膜及び前記凹部の表面に第２の犠牲膜を形成
する工程と、（ｄ）前記第２の犠牲膜をエッチバック
し、前記凹部の側壁にサイドスペーサを残す工程と、
（ｅ）前記第１の犠牲膜、前記サイドスペーサ及び前記
基板の露出部分にゲート電極となる第１の導電膜を形成
する工程であって、該第１の犠牲膜上に厚く該基板上に
薄く第１の導電膜を形成する工程と、（ｆ）前記第１の
導電膜をエッチバックして前記凹部の底に前記基板を露
出する工程と、（ｇ）前記第１の導電膜上に第１の絶縁
膜を形成することによりカスプを形成する工程と、
（ｈ）前記第１の絶縁膜上にエミッタ電極となる第２の
導電膜を形成する工程と、（ｉ）前記第１の導電膜と前
記第２の導電膜の先端部を露出させる工程とを含む電界
放射型素子の製造方法が提供される。

【００１７】

【発明の実施の形態】図１（Ａ）〜（Ｃ）、図２（Ｄ）
〜（Ｆ）、図３（Ｇ）〜（Ｊ）は、本発明の第１の実施
例による電界放射型素子の製造工程を示す図である。以
下、エミッタ（電界放出陰極）とゲートとからなる２電
極構造の電界放射型素子の製造工程を示す。

【００１８】図１（Ａ）において、基板２０は、例えば
Ｓｉである。反応性スパッタ法により、基板２０の表面
に、例えばＳｉＮ_xからなる第１犠牲膜２２を形成す
る。第１犠牲膜２２は、膜厚が約０．２μｍである。第
１犠牲膜２２の成膜条件は、例えば、ＤＣスパッタ装置
を用いて、ターゲットとしてＳｉを用い、ワークガスと
してＮ₂＋Ａｒを導入しながら行う。ＳｉＮ_xの成膜は
減圧ＣＶＤ法やプラズマＣＶＤ法を用いてもよい。

【００１９】基板２０は、Ｓｉの他、Ａｌでもよい。基
板２０がＡｌの場合、第１犠牲膜２２はＡｌ₂Ｏ₃で形
成することもできる。第１犠牲膜２２は、絶縁膜に限定
されず、導電膜でもよい。

【００２０】次に、第１犠牲膜２２の上に所定パターン
のレジスト膜２３（図１（Ｂ））を形成し、当該レジス
ト膜２３をマスクとして第１犠牲膜２２を選択的にかつ
異方的にエッチングし、図１（Ｂ）に示すように、ほぼ
垂直な側壁をもつ凹部２１を有する第１犠牲膜２２ａを
形成する。凹部２１は直径ｄが約０．５μｍであり、深
さが約０．２μｍである。残された第１犠牲膜２２ａ
は、断面形状が左右の２パートからなる。

【００２１】次に、図１（Ｃ）に示すように、第１犠牲
膜２２ａ及び露出した基板２０の表面に、例えばＳｉＯ
₂からなる第２犠牲膜２４ａを形成する。第２犠牲膜２
４ａは、ステップカバレッジの良い堆積方法で堆積され
る。例えば、Ｏ₃及びＴＥＯＳを原料として、基板温度
を４００℃にして常圧ＣＶＤを行う。第２犠牲膜２４ａ
の膜厚は、約０．１５μｍである。第２犠牲膜２４ａの
表面には、下地表面の凹部を反映し縮小された凹部が形
成される。第２犠牲膜２４ａは、後に述べるゲート電極
に対し、エッチング選択性を有する材料で形成されれば
よく、ＳｉＯ₂の他、他の絶縁体、半導体又は導電体で
もよい。

【００２２】次に、ＳｉＯ₂からなる第２犠牲膜２４ａ
を全面エッチング（エッチバック）して、図２（Ｄ）に
示すように、第１犠牲膜２２ａの側壁に第２犠牲膜２４
ｂをサイドスペーサとして残す。このエッチバックは、
異方性ドライエッチングにより行う。例えば、マグネト
ロンＲＩＥ装置を用いて、エッチングガスとしてＣＨＦ
₃＋ＣＯ₂＋Ａｒの混合ガスを用い、反応室内圧力を５
０ｍＴｏｒｒにしてエッチングを行う。

【００２３】次に、図２（Ｅ）に示すように、例えばＴ
ｉＮ_Xからなるゲート電極２５ａを反応性スパッタ法に
より基板全面に０．１μｍ（広い平坦面上での厚さ）堆
積する。スパッタは、ＤＣスパッタ装置を用い、ターゲ
ットとしてＴｉを用い、ワークガスとしてＮ₂＋Ａｒガ
スを導入して行う。ゲート電極２５ａは、上方平坦面上
で厚く、凹部内の下方平坦面上で薄く堆積する。凹部
は、深さに対して直径が小さいので、凹部内にはゲート
電極２５ａが堆積されにくい。凹部の側壁上では、ゲー
ト電極２５ａの厚さが徐々に変化する。ＴｉＮ_Xターゲ
ットを用い、ワークガスとしてＡｒを導入した通常のス
パッタ法、蒸着法を用いることもできる。

【００２４】次に、ゲート電極２５ａを約０．０５μｍ
全面エッチング（エッチバック）して、図２（Ｆ）に示
すように、凹部（ゲートホール）の底に基板２０を露出
させる。サイドスペーサ２４ｂの側面及び第１犠牲膜２
２ａの上面にゲート電極２５ｂを残す。このエッチバッ
クは、異方性ドライエッチングにより行う。例えば、マ
グネトロンＲＩＥ装置を用いて、エッチングガスとして
Ｃｌ₂を用い、反応室内圧力を１２５ｍＴｏｒｒにして
エッチングを行う。

【００２５】実際の工程では、凹部（ゲートホール）の
底の直径ｄ’を０．０６μｍまで小さくすることができ
た。図１（Ｂ）において、凹部２１の直径ｄを解像度限
界まで小さくし、サイドスペーサ２４ｂを形成した後に
（図２（Ｄ））、ゲート電極２５ｂを形成することによ
り、ゲートホールの直径ｄ’を極めて小さくすることが
できる。

【００２６】次に、図３（Ｇ）に示すように、例えばＳ
ｉＯ₂からなる第３犠牲膜２６を基板全面に常圧ＣＶＤ
法により０．１５μｍ成膜することにより、カスプを形
成する。第３犠牲膜２６は、エミッタの成形型となる。
成膜条件は、例えば、原料ガスがＯ₃及びＴＥＯＳであ
り、基板温度が４００℃である。

【００２７】次に、図３（Ｈ）に示すように、例えばＴ
ｉＮ_Xからなるエミッタ電極２７を反応性スパッタ法に
より約０．２μｍ基板全面に堆積する。スパッタは、Ｄ
Ｃスパッタ装置を用い、ターゲットとしてＴｉを用い、
ワークガスとしてＮ₂＋Ａｒガスを導入して行う。

【００２８】次に、基板２０及びサイドスペーサ２４ｂ
の全部と第３犠牲膜２６の一部とをエッチングにより除
去し、図３（Ｉ）に示すように、第３犠牲膜２６ａを残
す。Ｓｉからなる基板２０のエッチングにはＨＦ＋ＨＮ
Ｏ₃＋ＣＨ₃ＣＯＯＨを用い、ＳｉＯ₂からなるサイド
スペーサ２４ｂ及び第３犠牲膜２６のエッチングにはＨ
Ｆ＋ＮＨ₄Ｆを用いる。

【００２９】以上で電界放射型素子が完成する。この電
界放射型素子は、エミッタ電極２７とゲート電極２５ｂ
を有する。エミッタ電極２７には負電位が印加され、図
示しないアノード電極には正電位が印加される。ゲート
電極２５ｂに正電位を印加することにより、エミッタ電
極２７からアノード電極に向けて電子を放出させること
ができる。

【００３０】本実施例によれば、ゲートホールの直径
ｄ’（図２（Ｆ））を小さくすることができる。ゲート
ホールの直径ｄ’を小さくすれば、ゲート電極２５ｂに
印加する電位が低くても、エミッタ電極２７周囲に強電
界を発生させ、エミッタ電極２７から電子を放出させる
ことができる。

【００３１】次に、リーク電流及びショートの発生を防
止するための電界放射型素子の製造方法を示す。

【００３２】図３（Ｇ）では、第３犠牲膜２６を厚さが
均一になるようにステップカバレッジのよい堆積方法で
堆積した。ここでは、それに代えて、図３（Ｊ）に示す
ように、ＣＶＤ法による膜堆積のステップカバレッジを
制御して、第３犠牲膜２６の厚さを局所的に変える。す
なわち、ステップカバレッジが悪い堆積法により第３犠
牲膜２６を堆積し、第３犠牲膜２６を平坦部で厚くし凹
部で薄くする。成膜条件は、例えば、原料ガスがＳｉＨ
₄及びＯ₂であり、基板温度が５００℃である。常圧Ｃ
ＶＤ炉又は減圧ＣＶＤ炉を用いることができる。常圧Ｃ
ＶＤ炉の方がステップカバレッジが悪い。

【００３３】その後、図３（Ｈ）、（Ｉ）と同様な工程
を行うことにより、図３（Ｉ）においてエミッタ電極２
７とゲート電極２５ｂの間隔を所望の値にすることがで
きる。すなわち、エミッタ電極２７の先端では、エミッ
タ電極２７とゲート電極２５ｂの間隔を狭くし、エミッ
タ電極２７の裾の部分ではエミッタ電極２７とゲート電
極２５ｂの間隔を広くすることができる。

【００３４】ゲート電極２５ｂに正電位を印加した際、
エミッタ電極２７の先端部に印加される電界を高くし、
エミッタ電極２７の裾の部分に印加される電界を低くす
ることができる。これにより、エミッタ電極２７とゲー
ト電極２５ｂとの間の絶縁破壊を防止することができ
る。

【００３５】また、エミッタ電極２７の先端部でのみエ
ミッタ電極２７とゲート電極２５ｂとの間隔を狭くする
ことにより、エミッタ電極２７とゲート電極２５ｂの間
の容量を小さくすることができる。

【００３６】図４（Ａ）、（Ｂ）は、エミッタ電極２７
を支持基板２８で補強する方法を２種類示す。エミッタ
電極２７は、膜厚が約０．２μｍと薄いので、支持基板
２８でエミッタ電極２７を補強することが望ましい。

【００３７】図４（Ａ）は、第１の方法を示す。図３
（Ｈ）の状態まで製造された電界放射型素子において、
エミッタ電極２７の凹部を、例えばＳＯＧ膜からなる平
坦化膜２９ａで埋める。その後、平坦化膜２９ａを異方
性ドライエッチング法又はＣＭＰ法でエッチバックし、
エミッタ電極２７の表面を平坦化する。平坦化膜２９ａ
は、ＳＯＧ膜の他、ＰＳＧ（フォスフォシリケートガラ
ス）やＢＰＳＧ（ボロフォスフォシリケートガラス）を
リフローして形成してもよい。

【００３８】続いて、エミッタ電極２７の上に支持基板
２８を静電接着又は接着剤により接着する。支持基板２
８は、例えば、ガラス、石英またはＡｌ₂Ｏ₃である。
その後、図３（Ｉ）と同様の工程で、基板２０及びサイ
ドスペーサ２４ｂの全部と第３犠牲膜２６の一部を除去
する。

【００３９】図４（Ｂ）は、第２の方法を示す。図３
（Ｈ）の状態でエミッタ電極２７の上に、例えば低融点
ガラス又はエポキシ樹脂からなる接着剤２９ｂを流し込
み、エミッタ電極２７と支持基板２８を接着する。接着
剤２９ｂは、エミッタ電極２７の表面を平坦化する役目
も有する。その後、図３（Ｉ）と同様の工程で、基板２
０及びサイドスペーサ２４ｂの全部と第３犠牲膜２６の
一部を除去する。

【００４０】接着剤２９ｂは、Ａｌを用いてもよい。そ
の場合、温度４００〜５００℃を保ち、支持基板２８と
接着剤２９ｂ（又はエミッタ電極２７）との間に１ｋＶ
の高電圧をかけ、静電気力によりエミッタ電極２７と支
持基板２８を陽極接合してもよい。接着剤２９ｂにＡｌ
を用いれば、接着剤２９ｂをエミッタ配線として用いる
こともできる。

【００４１】以上は、エミッタ電極とゲート電極を有す
る２電極素子の電界放射型素子の製造工程を示した。次
に、電界放射型素子の他の例として、３電極素子の製造
工程を示す。３電極素子は、エミッタ電極とゲート電極
とアノード電極の３電極からなる。

【００４２】図５（Ａ）〜（Ｃ）、図６（Ｄ）〜
（Ｆ）、図７（Ｇ）、（Ｈ）は、本発明の第２の実施例
による電界放射型素子（３電極素子）の製造工程を示す
図である。

【００４３】図５（Ａ）において、出発基板２０は、例
えばＳｉＯ₂からなる絶縁膜２０ａ上に、アノード電極
２０ｂ、第１犠牲膜２０ｃ、及び凹部２１を有する第２
犠牲膜２１ａを順次積層してなる。

【００４４】アノード電極２０ｂは、例えばＰ又はＢを
ドープした多結晶Ｓｉからなり、膜厚が約０．１５μｍ
である。第１犠牲膜２０ｃは、例えばＳｉＯ₂からな
り、膜厚が０．３μｍである。第２犠牲膜２１ａは、例
えばＰ又はＢをドープした多結晶Ｓｉからなり、膜厚が
約０．３μｍである。

【００４５】凹部２１を有する第２犠牲膜２１ａは、膜
厚が均一な第２犠牲膜を形成した後にフォトリソグラフ
ィ及びエッチング技術を用いて形成することができる。
凹部２１は、直径が約０．５μｍであり、深さが約０．
３μｍである。このエッチングは、異方性ドライエッチ
ングにより行う。例えば、マグネトロンＲＩＥ装置を用
い、エッチングガスとしてＨＢｒを用い、反応室内圧力
を１００ｍＴｏｒｒにしてエッチングを行う。

【００４６】次に、図５（Ｂ）に示すように、図２
（Ｄ）と同様な方法により、例えばＳｉＯ₂からなるサ
イドスペーサ２２ａを第２犠牲膜２１ａの側壁に形成す
る。

【００４７】次に、図５（Ｃ）に示すように、例えばＴ
ｉＮ_Xからなるゲート電極２５ａを反応性スパッタ法に
より基板全面に０．１μｍ（広い平坦面上での厚さ）堆
積する。スパッタは、ＤＣスパッタ装置を用い、ターゲ
ットとしてＴｉを用い、ワークガスとしてＮ₂＋Ａｒガ
スを導入して行う。ゲート電極２５ａは、上方平坦面上
で厚く、凹部内の下方平坦面上で薄く堆積する。凹部の
側壁上では、ゲート電極２５ａの厚さが徐々に変化す
る。ターゲットとしてＴｉＮ_Xを用い、ワークガスとし
てＡｒを導入した通常のスパッタ法、蒸着法を用いるこ
ともできる。

【００４８】次に、ゲート電極２５ａを約０．０５μｍ
全面エッチング（エッチバック）して、図６（Ｄ）に示
すように、凹部（ゲートホール）の底に基板２０ｃを露
出させ、サイドスペーサ２２ａの側面及び第２犠牲膜２
１ａの上面にゲート電極２５ｂを残す。凹部（ゲートホ
ール）の底の直径ｄ’を極めて小さくすることができ
る。このエッチバックは、異方性ドライエッチングによ
り行う。例えば、マグネトロンＲＩＥ装置を用いて、エ
ッチングガスとしてＣｌ₂を用い、反応室内圧力を１２
５ｍＴｏｒｒにしてエッチングを行う。

【００４９】次に、図６（Ｅ）に示すように、例えばＳ
ｉＯ₂からなる第４犠牲膜２６を基板全面に常圧ＣＶＤ
法により０．１５μｍ成膜する。成膜条件は、例えば、
原料ガスがＯ₃及びＴＥＯＳであり、基板温度が４００
℃である。

【００５０】次に、図６（Ｆ）に示すように、例えばＴ
ｉＮ_Xからなるエミッタ電極２７を反応性スパッタ法に
より約０．２μｍ基板全面に堆積する。スパッタは、Ｄ
Ｃスパッタ装置を用い、ターゲットとしてＴｉを用い、
ワークガスとしてＮ₂＋Ａｒガスを導入して行う。

【００５１】次に、エミッタ電極２７の上に所定パター
ンのレジスト膜を形成し（図示せず）、当該レジスト膜
をマスクとしＲＩＥを行い、図７（Ｇ）に示すように、
エミッタ電極２７ａの両側にスリット開口２８を作る。
エミッタ電極２７ｂは、スリット開口２８の外側のエミ
ッタ電極である。ＲＩＥは、例えばマグネトロンＲＩＥ
装置を用いて、エッチングガスとしてＣｌ₂を用い、反
応室内圧力を１２５ｍＴｏｒｒにして行う。

【００５２】次に、上方よりスリット開口２８を通し
て、第４犠牲膜２６及び第１犠牲膜２０ｃの一部と、サ
イドスペーサ２２ａの全部を等方的ウェットエッチング
により除去し、図７（Ｈ）に示すように、第４犠牲膜２
６ａと第１犠牲膜２０ｄとの周辺部を残す。例えば、Ｓ
ｉＯ₂からなる第４絶縁膜２６、第１犠牲膜２０ｃ及び
サイドスペーサ２２ａをウェットエッチングするには、
ＨＦ＋ＮＨ₄Ｆを用いればよい。

【００５３】上記のエッチングにより、エミッタ電極２
７ａ、ゲート電極２５ｂ及びアノード電極２０ｂを露出
させることができる。第２犠牲膜２１ａは、ゲート電極
２５ｂに電気的に接続されているので、ゲート配線の抵
抗を低くすることができる。

【００５４】図８は、図７（Ｈ）に示す３電極素子の斜
視図である。エミッタ電極２７ａは、エミッタ電極２７
ｂに接続され支持される。ゲート電極２５ｂは、エミッ
タ電極２７ａの先端付近に円形の孔（ゲートホール）を
有する。エミッタ電極２７ａの先端は、ゲート電極２５
ｂの孔付近で針状に尖っている。

【００５５】３電極素子は、陰極であるエミッタ電極２
７ａと陽極であるアノード電極２０ｂを有し、ゲート電
極２５ｂに正電位を印加することにより、エミッタ電極
２７ａからアノード電極２０ｂに向けて電子を放出させ
ることができる。

【００５６】３電極素子の場合も、ゲートホールの直径
（ゲート径）を極めて小さくすることができる。

【００５７】なお、ゲート電極２５ｂ、エミッタ電極２
７、及びゲート電極２５ｂの下に形成される第２犠牲膜
２１ａは、多結晶Ｓｉ、非晶質Ｓｉ等の半導体、ＷＳｉ
_X、ＴｉＳｉ_X、ＭｏＳｉ_X等のシリサイド化合物、Ａ
ｌ、Ｃｕ、Ｗ、Ｍｏ、Ｎｉ、ＴｉＮ_X等の金属の材料を
用いることができる。サイドスペーサ２２ａは、ＳｉＯ
₂の他、他の絶縁体、半導体又は導電体（金属）でもよ
い。

【００５８】図９（Ａ）は、３電極素子の他の例を示
す。上記の３電極素子（図７（Ｈ））では、第２犠牲膜
２１ａを例えば多結晶Ｓｉからなる導電膜で形成した
が、図９（Ａ）の３電極素子では、第２犠牲膜２１ａを
例えばＳｉＮ_xからなる絶縁膜で形成する。その他の部
分は、両者とも同じである。第２犠牲膜２１ａは、電極
を露出するためのエッチング工程（図７（Ｈ））でエッ
チング速度の遅い材料を選択する必要がある。そのエッ
チング後にも、第２犠牲膜２１ａを残す必要がある。第
２犠牲膜２１ａを絶縁膜で形成することにより、ゲート
電極２５ｂとアノード電極２０ｂとの間の絶縁強度を高
めることができる。

【００５９】図９（Ｂ）は、３電極素子の他の例を示
す。図５（Ｂ）において、エッチングを行うことにより
サイドスペーサ２２ａを形成し、さらに、エッチングを
続けると（オーバエッチングを行うと）、サイドスペー
サ２２ａの表面が削られ、小さなサイドスペーサが形成
される。そのサイドスペーサは、第２犠牲膜２１ａの側
壁の中部及び下部を覆う。第２犠牲膜２１ａの側壁の上
部は露出する。また、上記のエッチングにより、基板２
０内の第１犠牲膜２０ｃに凹部が形成される。

【００６０】その後、図５（Ｃ）、図６（Ｄ）〜
（Ｆ）、図７（Ｇ）、（Ｈ）と同様な工程を行えば、図
９（Ｂ）に示す３電極素子を形成することができる。エ
ミッタ電極２７ａとゲート電極２５ｂの位置を下に下げ
て、アノード電極２０ｂに近づけることができる。ま
た、エミッタ電極２７ａの先端の頂角及び曲率半径を小
さくすることも可能である。

【００６１】図１０は、上記の電界放射型素子を用いた
フラットパネルディスプレイの断面図である。

【００６２】電界放射型素子は、上述の実施例に示した
方法により製造された２電極素子である。絶縁体からな
る支持基板６１の上に、ＡｌまたはＣｕ等からなる配線
層６２と多結晶Ｓｉ等からなる抵抗層６３を形成する。
抵抗層６３の上には、頂角および曲率半径の小さい先端
を持つエミッタ電極６４を多数配列し、電界放射エミッ
タアレイ（ＦＥＡ）を形成する。ゲート電極６５は、各
エミッタ電極６４の先端付近に小さな開口を有し、図示
しないが開口ごとに独立して電圧を印加することができ
る。複数のエミッタ電極６４も、それぞれ独立して電圧
を印加することができる。

【００６３】エミッタ電極６４およびゲート電極６５を
含む電子源に対向して、ガラスまたは石英等からなる透
明基板６６を含む対向基板を配置する。対向基板は、透
明基板６６の下にＩＴＯ等からなる透明電極（アノード
電極）６７を配置し、さらにその下に蛍光材６８を配置
する。

【００６４】電子源と対向基板とは、透明電極６７とエ
ミッタ電極６４の間の距離が０．１〜５ｍｍ程度に保た
れるように、接着剤を塗布したガラス基板からなるスペ
ーサ７０を介して接合される。接着剤には、例えば低融
点ガラスを用いることができる。

【００６５】なお、スペーサ７０としてガラス基板を用
いず、エポキシ樹脂等の接着剤中にガラスビーズ等を分
散させてスペーサ７０を構成することもできる。

【００６６】ゲッター材７１は、例えばＴｉ、Ａｌ、Ｍ
ｇ等で形成され、放出ガスがエミッタ電極６４の表面に
再付着するのを防止する。

【００６７】対向基板には、予め排気管６９が形成され
ている。排気管６９を利用して、フラットパネルディス
プレイの内部を１０^-5〜１０^-9Ｔｏｒｒ程度まで真空排
気した後、バーナー等で排気管６９を封止する。その
後、アノード電極（透明電極）６７、エミッタ電極６
４、ゲート電極６５の配線を行い、フラットパネルディ
スプレイを完成させる。

【００６８】アノード電極（透明基板）６７は、常に正
電位に保持されている。表示画素は、エミッタ配線とゲ
ート配線とにより２次元的に選択される。つまり、電圧
が印加されたエミッタ配線とゲート配線の交点に配置さ
れる電界放射型素子が選択される。

【００６９】エミッタ電極およびゲート電極には、それ
ぞれ負電位および正電位が与えられ、エミッタ電極から
アノード電極に向けて電子が放出される。電子が蛍光材
６８に照射されると、その部分（画素）が発光する。

【００７０】上記の複数の実施例によれば、凹部２１の
直径ｄを解像度限界まで小さくし（図１（Ｂ））、サイ
ドスペーサ２４ｂを形成した後に（図２（Ｄ））、ゲー
ト電極２５ｂを形成することにより、ゲートホールの直
径（ゲート径）ｄ’を極めて小さくすることができる。
特に、ゲート径ｄ’が０．３μｍ以下の電界放射型素子
を容易に製造することができる。また、０．０６μｍの
世界最小のゲート径ｄ’を有する電界放射型素子を製造
することができた。

【００７１】また、エミッタ電極とゲート電極を所定の
形状に制御して位置精度を向上させることができる。電
界放射型素子を製造する際、エミッタ電極、ゲート電極
の材料の選択の幅が広い。また、その製造の際、犠牲膜
にクラックが入りにくい。

【００７２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【００７３】

【発明の効果】以上説明したように、本発明によれば、
凹部を有する第１の犠牲膜を形成し、その後に凹部の側
壁にサイドスペーサを形成し、その後にゲート電極とな
る第１の導電膜を形成することにより、ゲート径が小さ
な電界放射型素子を得ることができる。ゲート径を小さ
くすることにより、ゲート電極に印加する電位が低くて
も、エミッタ電極から電子を放出させることができる。

【図面の簡単な説明】

【図１】図１（Ａ）〜（Ｃ）は、本発明の第１の実施
例による電界放射型素子（２電極素子）の製造工程を示
す図である。

【図２】図２（Ｄ）〜（Ｆ）は、図１（Ｃ）に続く電
界放射型素子の製造工程を示す図である。

【図３】図３（Ｇ）〜（Ｊ）は、図２（Ｆ）に続く電
界放射型素子の製造工程を示す図である。

【図４】図４（Ａ）、（Ｂ）は、電界放射型素子を支
持基板で補強する方法を２種類示す図である。

【図５】図５（Ａ）〜（Ｃ）は、本発明の第２の実施
例による電界放射型素子（３電極素子）の製造工程を示
す図である。

【図６】図６（Ｄ）〜（Ｆ）は、図５（Ｃ）に続く電
界放射型素子の製造工程を示す図である。

【図７】図７（Ｇ）、（Ｈ）は、図６（Ｆ）に続く電
界放射型素子の製造工程を示す図である。

【図８】図７（Ｈ）に示す電界放射型素子の斜視図で
ある。

【図９】図９（Ａ）、（Ｂ）は、本発明の他の実施例
による電界放射型素子を示す図である。

【図１０】電界放射型素子を用いたフラットパネルデ
ィスプレイの断面図である。

【図１１】図１１（Ａ）〜（Ｅ）は、従来技術による
電界放射型素子の製造方法を示す図である。

【図１２】図１２（Ａ）はＮｂを垂直入射してゲート
電極層を形成する工程図であり、図１２（Ｂ）はＮｂを
斜め入射してゲート電極層を形成する工程図である。

【図１３】図１３（Ａ）はショートした電界放射型素
子の断面図であり、図１３（Ｂ）はリーク電流が流れる
電界放射型素子の断面図である。

【符号の説明】

２０基板、２１凹部、２２、２２ａ第１
犠牲膜、２３レジスト膜、２４ａ、２４ｂ
第２犠牲膜、２５ａ、２５ｂゲート電極、２
６第３犠牲膜、２７、２７ａエミッタ電極、
２８支持基板、２９ａ平坦化膜、２９ｂ
接着剤、５１シリコン基板、５２ＳｉＯ
₂層、５３ａ厚いＮｂ層、５３ｂゲート電
極層、５３ｃ薄いＮｂ層、５４、５４ａＳｉＯ
₂層、６１支持基板、６２配線層、６３
抵抗層、６４エミッタ電極、６５ゲート電
極、６６透明基板、６７透明電極、６
８蛍光材、６９排気管、７０スペーサ、
７１ゲッター材

Claims

【特許請求の範囲】

【請求項１】（ａ）基板の表面に第１の犠牲膜を形成
する工程と、（ｂ）前記第１の犠牲膜にほぼ垂直な側壁を持ちかつ前
記基板に達する凹部を形成する工程と、（ｃ）前記第１の犠牲膜及び前記凹部の表面に第２の犠
牲膜を形成する工程と、（ｄ）前記第２の犠牲膜をエッチバックし、前記凹部の
側壁にサイドスペーサを残す工程と、（ｅ）前記第１の犠牲膜、前記サイドスペーサ及び前記
基板の露出部分にゲート電極となる第１の導電膜を形成
する工程であって、該第１の犠牲膜上に厚く該基板上に
薄く第１の導電膜を形成する工程と、（ｆ）前記第１の導電膜をエッチバックして前記凹部の
底に前記基板を露出する工程と、（ｇ）前記第１の導電膜上に第１の絶縁膜を形成するこ
とによりカスプを形成する工程と、（ｈ）前記第１の絶縁膜上にエミッタ電極となる第２の
導電膜を形成する工程と、（ｉ）前記第１の導電膜と前記第２の導電膜の先端部を
露出させる工程とを含む電界放射型素子の製造方法。
【請求項２】さらに、（ｊ）前記工程（ｈ）の後に前
記第２の導電膜を支持基板に固定する工程を含む請求項
１記載の電界放射型素子の製造方法。
【請求項３】前記基板はアノード電極となる導電層を
有し、前記工程（ｉ）は、前記第１の導電膜と第２の導電膜の
先端部及び前記導電層の表面を露出させる工程である請
求項１記載の電界放射型素子の製造方法。
【請求項４】前記第１及び第２の犠牲膜が絶縁体で形
成される請求項１〜３のいずれかに記載の電界放射型素
子の製造方法。
【請求項５】前記第１の犠牲膜及び前記第２の犠牲膜
のうち少なくとも一方が導電体又は半導体で形成される
請求項１〜３のいずれかに記載の電界放射型素子の製造
方法。
【請求項６】前記第１の犠牲膜、前記第１の導電膜及
び前記第２の導電膜が多結晶Ｓｉ、非晶質Ｓｉ、ＷＳｉ
_X、ＴｉＳｉ_X、ＭｏＳｉ_X、Ａｌ、Ｃｕ、Ｗ、Ｍｏ、
Ｎｉ、ＴｉＮ_Xの中から選択される請求項５記載の電界
放射型素子の製造方法。