JPH10188786A

JPH10188786A - 電界放射型素子の製造方法

Info

Publication number: JPH10188786A
Application number: JP29283597A
Authority: JP
Inventors: Atsuo Hattori; 敦夫服部
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1996-10-29
Filing date: 1997-10-24
Publication date: 1998-07-21

Abstract

(57)【要約】【課題】先端部の頂角および曲率半径が小さい電界放
出陰極（エミッタ）を有する電界放射型素子の製造方法
を提供することを課題とする。【解決手段】下地基板上に形成される第１の膜の一部
の領域に下地基板に達する開口部を形成し、その上に第
１の犠牲膜を形成する工程と、第１の犠牲膜をエッチバ
ックし、第１の膜表面を露出し、かつ開口部の側壁に第
１の犠牲膜から形成されるサイドスペーサを残し、さら
にエッチバックを進め下地基板に凹部を形成する凹部形
成工程と、凹部、サイドスペーサおよび第１の膜を覆う
ように、かつ凹部の底面の角の曲率半径より大きい厚さ
でかつ凹部の対向する側壁からの成長面が合するように
第２の犠牲膜を堆積する工程と、第２の犠牲膜上に導電
膜を成膜し鋭い先端を有する電界放出陰極を形成する工
程とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界放射型素子の
製造方法に関し、特に先端の曲率半径および頂角が小さ
い電界放射型素子の製造方法に関する。

【０００２】

【従来の技術】電界放射型素子は、電界集中を利用し
て、先鋭なエミッタ（電界放出陰極）の先端から電子を
放出させる素子である。例えば、フラットパネルディス
プレイは、多数のエミッタを配列した電界放射エミッタ
アレイ（ＦＥＡ）を用いて構成できる。それぞれのエミ
ッタは、ディスプレイの各画素の輝度等を制御する。

【０００３】図２３（Ａ）、（Ｂ）は、従来技術による
電界放射型素子の製造方法を示す。図２３（Ａ）に示す
ように、まず、垂直な側壁を持つ凹部を有する基板１０
１に、ステップカバレッジの良い堆積方法で犠牲膜１０
３を堆積する。当該凹部に堆積した犠牲膜１０３は、上
広がりのテーパ形状を有する。この犠牲膜１０３を成形
型としエミッタ電極（陰極）膜１０５を堆積する。その
後、エミッタ下方の基板１０１、犠牲膜１０３を除去す
ると先鋭な先端を持つエミッタ電極１０５ができる。し
かし、凹部の形状や犠牲膜の堆積条件により、エミッタ
電極１０５の先端部Ａの曲率半径が大きくなると、電界
が集中しにくく、好ましくない。

【０００４】図２３（Ｂ）に示すように、凹部を有する
基板１０１上に犠牲膜１０３を厚く堆積すると、犠牲膜
１０３の側面同士が接触し、先端部の頂角が比較的小さ
なエミッタ電極１０５を形成することができる。

【０００５】しかし、この方法によれば、犠牲膜を厚く
することが必要であり、エミッタ電極１０５の先端部
は、基板１０１の凹部の底から上方向に離れた位置に成
形されてしまう。電界放出型素子として、エミッタ電極
の他にゲート電極を形成する際、一般的にゲート電極
は、図示しないが、基板１０１と犠牲膜１０３の境界付
近に形成される。図２３（Ｂ）の方法により、エミッタ
電極１０５を形成すると、エミッタ電極とゲート電極と
の距離は離れてしまう。電界放出型素子の駆動電圧とし
て高電圧を必要とし、好ましくない。

【０００６】

【発明が解決しようとする課題】エミッタ電極の先端の
曲率半径が大きいと、電界が集中しにくく、電界放射型
素子としての性能は低下する。また、エミッタ電極とゲ
ート電極の相対位置が電界放射型素子の性能に多大な影
響を与える。

【０００７】本発明の目的は、先端部の頂角および曲率
半径が小さい電界放出陰極（エミッタ）を有する電界放
射型素子の製造方法を提供することである。

【０００８】本発明の他の目的は、先端部の位置を精度
よく決めることができる電界放出陰極を有する電界放射
型素子の製造方法を提供することである。

【０００９】

【課題を解決するための手段】本発明の電界放射型素子
の製造方法は、下地基板上に第１の膜を形成する工程
と、前記第１の膜の一部の領域に前記下地基板に達する
開口部を形成する工程と、前記開口部と前記第１の膜の
上に、第１の犠牲膜を形成する工程と、前記第１の犠牲
膜をエッチバックし、前記第１の膜表面を露出し、かつ
前記開口部の側壁に前記第１の犠牲膜から形成されるサ
イドスペーサを残し、さらにエッチバックを進め前記下
地基板に凹部を形成する凹部形成工程と、前記凹部、サ
イドスペーサおよび第１の膜を覆うように、かつ前記凹
部の底面の角の曲率半径より大きい厚さでかつ凹部の対
向する側壁からの成長面が合するように第２の犠牲膜を
堆積し、鋭いカスプを形成する工程と、前記第２の犠牲
膜上に導電膜を成膜し前記カスプを埋める鋭い先端を有
する電界放出陰極を形成する工程とを含む。

【００１０】開口部を有する第１の膜上に第１の犠牲膜
を形成し、その後、当該第１の犠牲膜をエッチバックす
ると、当該開口部の側壁にサイドスペーサが形成され
る。さらにエッチバックを進めると、下地基板に凹部が
形成される。当該サイドスペーサ、凹部および第１の膜
を覆うように、かつ当該凹部の底面の角の曲率半径より
大きい厚さでかつ凹部の対向する側壁からの成長面が合
するように第２の犠牲膜を堆積すると、第２の犠牲膜の
表面にできるカスプが先鋭になる。当該カスプを成形型
として、電界放出陰極を形成する。

【００１１】本発明の電界放射型素子の製造方法は、下
地基板上に第１の膜を形成する工程と、前記第１の膜上
に第２の膜を形成する工程と、前記第２の膜の一部の領
域に前記第１の膜に達する開口部を形成する工程と、前
記開口部と前記第２の膜の上に、第１の犠牲膜を形成す
る工程と、前記第１の犠牲膜をエッチバックし、前記開
口部の側壁に前記第１の犠牲膜から形成されるサイドス
ペーサを残す工程と、前記サイドスペーサおよび前記第
２の膜をマスクとしてエッチングを行い、前記第１の膜
に前記下地基板に達する開口部を形成し、さらにエッチ
ングを進め該下地基板に凹部を形成する凹部形成工程
と、前記凹部、サイドスペーサおよび第２の膜を覆うよ
うに、かつ前記凹部の底面の角の曲率半径より大きい厚
さでかつ凹部の対向する側壁からの成長面が合するよう
に第２の犠牲膜を堆積し、鋭いカスプを形成する工程
と、前記第２の犠牲膜上に導電膜を成膜し前記カスプを
埋める鋭い先端を有する電界放出陰極を形成する工程と
を含む。

【００１２】開口部を有する第２の膜上に第１の犠牲膜
を形成し、その後、当該第１の犠牲膜をエッチバックす
ると、当該開口部の側壁にサイドスペーサが形成され
る。当該サイドスペーサと第２の膜をマスクとしてエッ
チングを行うと、第１の膜に貫通孔ができる。さらにエ
ッチングを進めると、下地基板に凹部が形成される。当
該サイドスペーサ、凹部および第２の膜を覆うように、
かつ当該凹部の底面の角の曲率半径より大きい厚さでか
つ凹部の対向する側壁からの成長面が合するように第２
の犠牲膜を形成すると、第２の犠牲膜の表面にできるカ
スプが先鋭になる。当該カスプを成形型として、電界放
出陰極を形成する。

【００１３】

【発明の実施の形態】図１（Ａ）〜（Ｃ）、図２（Ｄ）
〜（Ｆ）、図３（Ｇ）、（Ｈ）は、本発明の第１の実施
例による電界放射型素子の製造工程を示す図である。以
下、電界放射型素子を構成するエミッタ（電界放出陰
極）の製造工程を示す。

【００１４】図１（Ａ）において、基板１０は、例えば
Ｓｉである。熱酸化法により、基板１０の表面に、Ｓｉ
Ｏ₂からなる第１絶縁膜１１を形成する。第１絶縁膜１
１は、膜厚が約０．５μｍである。基板１０は、Ｓｉの
他、Ａｌでもよい。基板１０がＡｌの場合、第１絶縁膜
１１はＡｌ₂Ｏ₃で形成することができる。

【００１５】熱酸化は、例えば縦型炉を用いて、炉内温
度を１０００℃とし、Ｈ₂ガスを１９ｓｌｍ、Ｏ₂ガス
を１９ｓｌｍ供給することにより行うことができる。

【００１６】第１絶縁膜１１の上に、ゲート電極に相当
する第１導電膜１２を約０．３μｍ成膜する。第１導電
膜１２は、例えば、ＰまたはＢをドープした多結晶Ｓｉ
であり、減圧ＣＶＤ法により成膜することができる。例
えば、温度を６２５℃、圧力を３０Ｐａとし、Ｈｅで希
釈したＳｉＨ₄を０．６ｓｌｍ供給すればよい。さら
に、ＢまたはＰをドープするため、ジボランまたはホス
フィンを供給すればよい。

【００１７】第１導電膜１２は、多結晶Ｓｉの他、非晶
質Ｓｉ、ＷＳｉ_x、ＭｏＳｉ_x、ＴａＳｉ_x、Ａｌ、Ｃ
ｕ、Ｗでもよい。ただし、第１導電膜１２は、以下に述
べる所定のエッチャントに対して第１絶縁膜１１よりエ
ッチング速度が遅い材料である。

【００１８】第１導電膜１２の上に所定パターンのレジ
スト膜を形成し（図示せず）、当該レジスト膜をマスク
として第１導電膜１２を選択的にエッチングし、図１
（Ｂ）に示すように、孔（ゲートホール）１２ｂを形成
する。残された第１導電膜１２ａは、断面形状が左右の
２パートからなる。当該エッチングは、ＨＢｒ＋Ｃｌ₂
のエッチングガスを用いて、マグネトロンＲＩＥ（reac
tive ion etching）により行う。孔１２ｂは、直径が約
０．６μｍである。

【００１９】次に、図１（Ｃ）に示すように、第１導電
膜１２ａおよび露出した第１絶縁膜１１の上に、例えば
ＳｉＯ₂からなる第１犠牲膜１３を成膜する。第１犠牲
膜１３は、ステップカバレッジの良い堆積方法で堆積す
る。例えば、ＴＥＯＳ、Ｏ₃およびＯ₂を原料として、
基板温度４００℃で常圧ＣＶＤを行う。第１犠牲膜１３
の膜厚は、約０．２μｍである。第１犠牲膜１３の表面
には、下地表面の凹部を反映した縮小された凹部が形成
される。

【００２０】第１犠牲膜１３は、ＳｉＯ₂の他、ＳｉＮ
_x等の絶縁膜、多結晶Ｓｉ，非晶質Ｓｉ，ＷＳｉ_x，Ｍ
ｏＳｉ_x，ＴａＳｉ_x，Ａｌ，Ｃｕ，Ｗ等の導電膜でも
よい。ただし、第１犠牲膜１３は、以下に述べる所定の
エッチャントに対して第１絶縁膜１１とエッチング速度
がほぼ等しい材料であることが好ましい。少なくとも、
第１犠牲膜１３と第１絶縁膜１１のエッチング速度は、
第１導電膜のエッチング速度よりも速くなるように選択
する。好ましくは、第１犠牲膜１３と第１絶縁膜１１の
材料が同じである。以下、第１犠牲膜１３と第１絶縁膜
１１の両者がＳｉＯ₂である場合を例に説明する。

【００２１】エッチング速度については、以下の関係が
成り立つ。第１犠牲膜１３と第１絶縁膜１１は、エッチ
ング速度がほぼ同じである。第１導電膜１２ａは、その
両者に比べ、エッチング速度が遅い。

【００２２】次に、ＣＨＦ₃＋ＣＯ₂＋Ａｒの混合ガス
を用いて、マグネトロンＲＩＥによりＳｉＯ₂からなる
第１犠牲膜１３をエッチバックする。図２（Ｄ）に示す
ように、第１犠牲膜１３のうち、平坦な表面上のエリア
１３ｂが除去され、側壁上のエリア１３ａが残る。エリ
ア１３ａは、断面形状が２パートからなる第１導電膜１
２ａの側壁に形成されるサイドスペーサである。サイド
スペーサの内側はゲートホールであり、上記のエッチン
グ後、ゲートホールの内壁はテーパ形状になる。

【００２３】さらに、エッチバックを行うと、サイドス
ペーサ１３ａと第１絶縁膜１１が削られる。図２（Ｅ）
に示すように、サイドスペーサ１３ａは、エリア１３ｄ
が除去され、エリア１３ｃが残る。また、第１絶縁膜１
１は、エリア１１ｂが除去され、エリア１１ａが残る。
第１絶縁膜１１ａの凹部１１ｂの深さが約０．１μｍに
なったところで、エッチバックをストップする。

【００２４】第１犠牲膜１３と第１絶縁膜１１はエッチ
ング速度がほぼ同じであるので、第１絶縁膜の表面エリ
ア１１ｂはほぼ同じ厚みで削られる。また、第１導電膜
１２ａは、第１犠牲膜１３および第１絶縁膜１１に比べ
エッチング速度がかなり遅いので、ほとんど削られな
い。

【００２５】その結果、上記のエッチングにより、第１
導電膜１２ａは形状をそのまま残し、第１導電膜１２ａ
の側壁の下部にサイドスペーサ１３ｃが形成される。第
１導電膜１２ａの側壁の上部は露出する。当該側壁の露
出している部分とサイドスペーサ１３ｃの境界には段差
ができる。以下、この段差を用いて、２段形状のエミッ
タ電極を生成する。

【００２６】次に、図２（Ｆ）に示すように、基板上に
例えばＳｉＯ₂からなる第２絶縁膜１４を成膜する。第
２絶縁膜１４は、ステップカバレッジの良い堆積方法で
堆積する。例えば、ＴＥＯＳ、Ｏ₃およびＯ₂を原料と
して、基板温度４００℃で常圧ＣＶＤを行う。第２絶縁
膜１４は、ＳｉＯ₂の他、ＳｉＮ_x、ＳｉＯＮでもよ
い。

【００２７】第２絶縁膜１４をステップカバレッジ良く
堆積すると、基板上に露出した第１導電膜１２ａ、サイ
ドスペーサ１３ｃおよび第１絶縁膜１１ａの表面の形状
を引き継いだ第２絶縁膜１４が堆積される。第２絶縁膜
１４の表面に形成される谷は２段形状になる。第１段目
の形状は、第１導電膜１２ａの角の形状に依存する。第
２段目の形状は、サイドスペーサ１３ｃの形状に依存す
る。

【００２８】第１絶縁膜１１ａの内、表面エリア１１ｂ
の凹部の底面の角の曲率半径をｒとすると、第２絶縁膜
１４の膜厚ｔは半径ｒより大きいことが必要である。第
２絶縁膜１４の膜厚ｔは、約０．１６μｍである。膜厚
ｔを半径ｒより大きくすると、第２絶縁膜１４の谷の先
端が先鋭になる。第２絶縁膜１４の堆積を進めて行く
と、断面形状が２パートからなる各パートの側壁がやが
て相互につながる。２パートが接触した部分にできる谷
は鋭角になる。当該接触部は、２つの円ないし楕円が接
触したかのように鋭い鋭角を持つ。この鋭角を成形型と
して、以下２段タイプのエミッタ電極を形成する。

【００２９】図３（Ｇ）では、第２絶縁膜１４の上に、
例えばＴｉＮからなる第２導電膜１５を約０．０５μｍ
反応性スパッタ法で堆積する。スパッタの条件は、例え
ば、ＤＣスパッタ装置を用いて、パワーを５ｋＷ、圧力
を４ｍＴｏｒｒ、ターゲットをＴｉとし、Ｎ₂ガスを８
４ｓｃｃｍ、Ａｒガスを５６ｓｃｃｍ供給する。第２導
電膜１５は、エミッタ電極に相当する。第２導電膜１５
は、ＴｉＮの他、Ｍｏ、Ｃｒ、Ｔｉ、Ｗでもよい。

【００３０】図３（Ｈ）では、基板１０をＨＦ＋ＨＮＯ
₃＋Ｈ₂Ｏでウェットエッチングする。その後、第１絶
縁膜１１ａおよび第２絶縁膜１４をＨＦ＋ＮＨ₄Ｆでウ
ェットエッチングし、エミッタ電極１５を露出させる。

【００３１】本実施例によれば、２段タイプのエミッタ
電極１５を形成することができる。２段タイプのエミッ
タ電極は、図２３（Ａ）、（Ｂ）に示す１段タイプのエ
ミッタ電極よりも、先端の頂角および曲率半径を小さく
することが容易である。エミッタ電極の先端の頂角およ
び曲率半径を小さくすれば、エミッタ電極に電界を集中
させやすく、電界放射型素子としての性能を向上させる
ことができる。

【００３２】また、１段タイプのエミッタ電極の成形型
は、エミッタ電極の根元から先端に向けて徐々にエミッ
タ領域が狭まって行くので、領域の狭まったエミッタ電
極の先端にまで奥深くエミッタ材料（第２導電膜）を充
填（成膜）するのは容易でない。それに対し、２段タイ
プのエミッタ電極の成形型は、２段の曲線で形成される
ため、１段タイプのように１段目の曲線を延長して徐々
に先端を絞る形状に比べ、先端形状を形成する２段目と
１段目の境界部分に広い開口領域が設けられ、先端にま
でエミッタ材料を充填しやすい。２段タイプのエミッタ
電極は、先端が欠けにくく、成形型の形状を再現性良く
形成できる。

【００３３】なお、図３（Ｇ）に示す第１導電膜１２ａ
は、後に示す２電極素子または３電極素子においてゲー
ト電極として用いられる。ただし、図３（Ｈ）に示した
ように、エミッタ電極のみを製造するのであれば、第１
導電膜１２ａをエッチングにより除去してしまうので、
第１導電膜１２ａは導電膜である必要はない。第１導電
膜１２ａは、絶縁膜であってもよい。

【００３４】また、同様に、エミッタ電極のみを製造す
るのであれば、図３（Ｇ）において、第１導電膜１２ａ
（ゲート電極）と基板１０（アノード電極）の間に第１
絶縁層１１ａを設ける必要がない。基板１０の上に、直
接第１導電膜１２ａを形成するようにしてもよい。その
場合の基板１０は、導電体でも絶縁体でもよい。

【００３５】さらに、図１（Ｃ）における第１絶縁膜１
１と第１犠牲膜１３は必ずしもエッチング速度がほぼ同
じである必要はない。第１絶縁膜１１と第１犠牲膜１３
は、第１導電膜１２ａに比べ、エッチング速度が速けれ
ばよい。

【００３６】第１絶縁膜１１が第１導電膜１２ａよりエ
ッチング速度が速ければ、第１導電膜１２ａの上面から
下方向に深く切れ込んだ凹部１１ｂ（図２（Ｅ））を形
成することができる。第１犠牲膜１３が第１導電膜１２
ａよりエッチング速度が速ければ、開口部の側壁下部に
のみサイドスペーサ１３ｃ（図２（Ｅ））を形成するこ
とができ、２段タイプのエミッタを形成することができ
る。

【００３７】図４（Ａ）〜（Ｃ）は、エミッタ電極１５
を支持基板１７で補強する方法を３種類示す。エミッタ
電極１５は、膜厚が約０．０５μｍと薄いので、支持基
板１７でエミッタ電極１５を補強することが望ましい。

【００３８】図４（Ａ）は、第１の方法を示す。図３
（Ｇ）の状態まで製造されたエミッタ電極１５の凹部
を、例えばＳＯＧ膜からなる平坦化膜１６で埋める。そ
の後、平坦化膜１６をＣＭＰ法でエッチバックし、エミ
ッタ電極１５の表面を平坦化する。平坦化膜１６は、Ｓ
ＯＧ膜の他、ＰＳＧ（フォスフォシリケートガラス）や
ＢＰＳＧ（ボロフォスフォシリケートガラス）をリフロ
ーして形成してもよい。

【００３９】続いて、エミッタ電極１５の上に支持基板
１７を接着する。支持基板１７は、例えば、ガラス、石
英またはＡｌ₂Ｏ₃である。その後、図３（Ｈ）と同様
の工程で、基板１０、第１絶縁膜１１ａおよび第２絶縁
膜１４を除去する。

【００４０】図４（Ｂ）は、第２の方法を示す。図３
（Ｇ）の状態でエミッタ電極１５の上に、例えば低融点
ガラスからなる接着剤１８をリフローし、エミッタ電極
１５と支持基板１７を接着する。接着剤１８は、エミッ
タ電極１５の表面を平坦化する役目も有する。その後、
図３（Ｈ）と同様の工程で、基板１０、第１絶縁膜１１
ａおよび第２絶縁膜１４を除去する。

【００４１】接着剤１８は、低融点ガラスの他、Ａｌを
用いてもよい。その場合、温度４００〜５００℃を保
ち、１ｋＶの高電圧をかけ、静電気力によりエミッタ電
極１５と支持基板１７を陽極接合してもよい。接着剤１
８にＡｌを用いれば、接着剤１８をエミッタ配線として
用いることもできる。

【００４２】図４（Ｃ）は、第３の方法を示す。図３
（Ｇ）の状態でエミッタ電極１５の凹部を、例えばＷか
らなる平坦化膜１９で埋める。その後、平坦化膜１９を
エッチバックし、エミッタ電極１５の表面を平坦化す
る。続いて、エミッタ電極１５の上に、例えばＡｌから
なる接着剤２０を、さらにその上に支持基板１７を形成
する。その後、図３（Ｈ）と同様の工程で、基板１０、
第１絶縁膜１１ａおよび第２絶縁膜１４を除去する。

【００４３】以上は、エミッタ電極の製造工程を示し
た。次に、電界放射型素子の他の例として、２電極素子
（いわゆる２極管）の製造工程を示す。２電極素子は、
エミッタ電極とゲート電極の２電極からなる。

【００４４】図５は、２電極素子の製造工程を示す図で
ある。まず、上記の工程に従い、図３（Ｇ）に示す素子
を製造する。その後、基板１０、第１絶縁膜１１ａ、サ
イドスペーサ１３ｃの全部と下方から第２絶縁膜１４の
一部をエッチングし除去する。第２絶縁膜１４の一部を
除去し、図５に示す第２絶縁膜１４ａを残すことによ
り、エミッタ電極１５の先端を露出させる。

【００４５】第１導電膜１２ａは、ゲート電極を構成す
る。２電極素子は、エミッタ電極１５とゲート電極１２
ａの２電極を有する。第２絶縁膜１４ａは、エミッタ電
極１５とゲート電極１２ａを電気的に絶縁する。

【００４６】２電極素子の場合、エミッタ電極１５とゲ
ート電極１２ａの相対位置が重要である。エミッタ電極
１５とゲート電極１２ａとの距離は、原則として小さい
方がよい。すなわち、断面形状が２パートからなるゲー
ト電極１２ａを相互に結ぶ直線近傍上にエミッタ電極１
５の先端を形成することが望ましい。

【００４７】図６（Ａ）は、ゲート電極１２ａとエミッ
タ電極１５の相対位置を表す概略図である。ただし、図
５とは上下方向が逆である。距離Ｚｇｅは、エミッタ電
極１５での電子放出により電子が飛ぶ方向に沿っての、
ゲート電極１２ａからエミッタ電極１５までの距離であ
る。図示のように下向きに正の方向をとる。

【００４８】図６（Ｂ）は、図６（Ａ）において最適な
距離Ｚｇｅを示すグラフである。横軸は、距離Ｚｇｅを
示し、縦軸はエミッタ電極１７の先端の最大電界強度Ｅ
ｍａｘを示す。ただし、ゲート電極１２ａの膜厚ｔｄは
０．４μｍである。

【００４９】このグラフは、エミッタ電極とゲート電極
の距離Ｚｇｅを−０．３５μｍから０．２５μｍまで変
化させたときのエミッタ電極の最大電界強度Ｅｍａｘの
変化を示す。最大電界強度Ｅｍａｘが大きいほど電界集
中しやすいので、電界放射型素子としての性能は向上す
る。距離Ｚｇｅが−０．１μｍのとき、最大電界強度Ｅ
ｍａｘが極大値１．１６×１０⁷Ｖ／ｃｍになる。つま
り、エミッタ電極１５の先端は、ゲート電極の中心位置
よりも、図６（Ａ）において少し上の位置（図５におい
ては下の位置）になるのが最適である。

【００５０】２電極素子は、エミッタ電極１５を陰極と
し、ゲート電極１２ａを制御電極とする。エミッタ電極
１５の先端を適した位置に形成すれば、ゲート電極１２
ａに印加する制御電圧を低くしても、エミッタ電極１５
の先端から容易に電子を放出させることができる。

【００５１】サイドスペーサ１３ｃをエッチバックする
量（図２（Ｅ））や第２絶縁膜１４を堆積する厚さｔ
（図２（Ｆ））を調整することにより、上記の距離Ｚｇ
ｅを容易に調整することができる。

【００５２】２電極素子においても、エミッタ電極１５
が２段形状を有し、エミッタ電極１５の先端の頂角およ
び曲率半径が小さくなり、電界放射型素子としての性能
は向上する。

【００５３】なお、２電極素子についても、図４（Ａ）
〜（Ｃ）に示した方法により、支持基板で補強すること
が望ましい。

【００５４】以上は、２電極素子の製造工程を示した。
次に、電界放射型素子の他の例として、３電極素子（い
わゆる３極管）の製造工程を示す。

【００５５】図７（Ａ）、（Ｂ）は、３電極素子の製造
工程を示す図である。まず、前述の工程に従い、図３
（Ｇ）に示す素子を製造する。

【００５６】その後、エミッタ電極１５の上に所定パタ
ーンのレジスト膜を形成し（図示せず）、当該レジスト
膜をマスクとし、Ｃｌ₂系のエッチャントを用いてＲＩ
Ｅを行い、図７（Ａ）に示すように、エミッタ電極１５
ａの両側にスリット開口２１を作る。エミッタ電極１５
ｂは、スリット開口２１の外側のエミッタ電極である。

【００５７】次に、上方よりスリット開口２１を通し
て、第１絶縁膜１１ａおよび第２絶縁膜１４の一部と、
サイドスペーサ１３ｃの全部をウェットエッチングによ
り除去し、図７（Ｂ）に示すように、第１絶縁膜１１ｂ
と第２絶縁膜１４ａを残す。例えば、ＳｉＯ₂からなる
第１絶縁膜１１ａ、第２絶縁膜１４、サイドスペーサ１
３ｃをウェットエッチングするには、ＨＦ＋ＮＨ₄Ｆを
用いればよい。

【００５８】上記のエッチングにより、エミッタ電極１
５ａ、ゲート電極１２ａおよびアノード電極（基板）１
０を露出させることができる。

【００５９】図８は、３電極素子の斜視図である。エミ
ッタ電極１５ａは、エミッタ電極１５ｂに接続され支持
される。ゲート電極１２ａは、エミッタ電極１５ａの先
端付近に円形の孔（ゲートホール）を有する。エミッタ
電極１５ａの先端は、ゲート電極１２ａの孔付近で針状
に尖っている。

【００６０】３電極素子は、陰極であるエミッタ電極１
５ａと陽極であるアノード電極１０を有し、ゲート電極
１２ａに正電位を印加することにより、エミッタ電極１
５ａからアノード電極１０に向けて電子を放出させるこ
とができる。

【００６１】３電極素子の場合も、エミッタ電極１５ａ
の先端の頂角および曲率半径を小さくすることができ
る。そして、エミッタ電極１５ａとゲート電極１２ａの
相対位置を精度よく制御することができる。

【００６２】図９（Ａ）〜（Ｃ）、図１０（Ｄ）〜
（Ｆ）、図１１（Ｇ）〜（Ｉ）は、本発明の第２の実施
例による電界放射型素子の製造工程を示す図である。以
下、電界放射型素子を構成するエミッタの製造工程を示
す。

【００６３】図９（Ａ）において、基板５０は、例えば
Ｓｉである。熱酸化法により、基板５０の上に、例えば
ＳｉＯ₂からなる第１絶縁膜５１を成膜する。基板５０
は、Ｓｉの他、Ａｌでもよい。基板５０がＡｌの場合、
第１絶縁膜５１はＡｌ₂Ｏ₃で形成することができる。

【００６４】熱酸化は、例えば縦型炉を用いて、炉内温
度を１０００℃とし、Ｈ₂ガスを１９ｓｌｍ、Ｏ₂ガス
を１９ｓｌｍ供給することにより行うことができる。

【００６５】第１絶縁膜５１の上に、ゲート電極に相当
する第１導電膜５２を成膜する。第１導電膜５２は、例
えば、ＰまたはＢをドープした多結晶Ｓｉであり、減圧
ＣＶＤ法により成膜することができる。例えば、温度を
６２５℃、圧力を３０Ｐａとし、Ｈｅで希釈したＳｉＨ
₄を０．６ｓｌｍ供給すればよい。さらに、ＢまたはＰ
をドープするため、ジボランまたはホスフィンを供給す
ればよい。第１導電膜５２は、多結晶Ｓｉの他、非晶質
Ｓｉ、ＷＳｉ_x、ＭｏＳｉ_x、ＴａＳｉ_x、Ａｌ、Ｃ
ｕ、Ｗでもよい。

【００６６】次に、図９（Ｂ）に示すように、第１導電
膜５２の上に、ＳｉＮ_xからなる第２絶縁膜５３を成膜
する。第２絶縁膜５３は、第１絶縁膜５１よりエッチン
グ速度が遅い材料である。ＳｉＮ_xは、プラズマＣＶＤ
法により成膜することができる。例えば、温度を４１５
℃、パワーを３００Ｗ、圧力を１Ｔｏｒｒとし、ＳｉＨ
₄を３５ｓｃｃｍ、Ｎ₂を５００ｓｃｃｍ供給すればよ
い。

【００６７】次に、第２絶縁膜５３の上に所定パターン
のレジスト膜を形成し（図示せず）、当該レジストをマ
スクとして第２絶縁膜５３を選択的にエッチングし、図
９（Ｃ）に示すように、孔５３ｂを形成する。残された
第２絶縁膜５３ａは、断面形状が２パートからなる。

【００６８】次に、図１０（Ｄ）に示すように、基板上
に、例えばＳｉＯ₂からなる第１犠牲膜５４を成膜す
る。第１犠牲膜５４は、ステップカバレッジの良い堆積
方法で堆積する。例えば、ＴＥＯＳ、Ｏ₃およびＯ₂を
原料として、基板温度４００℃で常圧ＣＶＤを行う。

【００６９】第１犠牲膜５４は、ＳｉＯ₂の他、ＰＳＧ
またはＢＰＳＧでもよい。ただし、第１犠牲膜５４は、
第１絶縁膜５１とエッチング速度がほぼ同じ材料である
ことが好ましい。少なくとも、第１犠牲膜５４と第１絶
縁膜５１のエッチング速度は、第２絶縁膜５３ａのエッ
チング速度よりも速くなるように選択する。好ましく
は、第１犠牲膜５４と第１絶縁膜５１の材料が同じであ
る。以下、第１犠牲膜５４と第１絶縁膜５１の両者がＳ
ｉＯ₂である場合を例に説明する。

【００７０】エッチング速度については、以下の関係が
成り立つ。第１犠牲膜５４と第１絶縁膜５１は、エッチ
ング速度がほぼ同じである。第２絶縁膜５３ａは、その
両者に比べ、エッチング速度が遅い。

【００７１】次に、ＣＨＦ₃＋ＣＯ₂＋Ａｒの混合ガス
を用いて、マグネトロンＲＩＥによりＳｉＯ₂からなる
第１犠牲膜５４をエッチバックする。図１０（Ｅ）に示
すように、第１犠牲膜５４のうち、エリア５４ｂが除去
され、エリア５４ａが残る。エリア５４ａは、断面形状
が２パートからなる第２絶縁膜５３ａの側壁に形成され
るサイドスペーサである。

【００７２】次に、第２絶縁膜５３ａとサイドスペーサ
５４ａをマスクとして、選択的にエッチングを行う。図
１０（Ｆ）に示すように、第１導電膜５２ａを貫通し第
１絶縁膜５１に達するゲートホール５５が形成される。
第１導電膜（ゲート電極）５２ａは、断面形状が２パー
トからなり、ゲートホール５５を囲むように形成され
る。エッチングは、ＨＢｒ＋Ｃｌ₂のエッチングガスを
用いて、マグネトロンＲＩＥにより行う。

【００７３】サイドスペーサ５４ａと第１絶縁膜５１
は、第２絶縁膜５３ａに比べ、エッチング速度が速いの
で、上記のエッチングにより、サイドスペーサ５４ａと
第１絶縁膜５１の表面が削られ、サイドスペーサ５４ｂ
と第１絶縁膜５１ａが形成される。

【００７４】上記のエッチングにより、第２絶縁膜５３
ａは形状をそのまま残し、第２絶縁膜５３ａの側壁の下
部にサイドスペーサ５４ｂが形成される。第２絶縁膜５
３ａの側壁の上部は露出する。当該側壁の露出している
部分とサイドスペーサ５４ｂの境界には段差ができる。
以下、この段差を用いて、２段形状のエミッタ電極を生
成する。

【００７５】図１１（Ｇ）に示すように、基板上に例え
ばＳｉＯ₂からなる第３絶縁膜５６を成膜する。第３絶
縁膜５６は、ステップカバレッジの良い堆積方法で堆積
する。例えば、ＴＥＯＳ、Ｏ₃およびＯ₂を原料とし
て、基板温度４００℃で常圧ＣＶＤを行う。第３絶縁膜
５６は、ＳｉＯ₂の他、ＳｉＮ_xでもよい。

【００７６】第３絶縁膜５６をステップカバレッジ良く
堆積すると、第２絶縁膜５３ａ、サイドスペーサ５４
ｂ、第１導電膜５２ａおよび第１絶縁膜５１ａの表面の
形状を受け継いだ第３絶縁膜５６が堆積される。第３絶
縁膜５６の表面に形成される谷は２段形状になる。第１
段目の形状は、第２絶縁膜５３ａの角の形状に依存す
る。第２段目の形状は、サイドスペーサ５４ｂの形状に
依存する。

【００７７】第１絶縁膜５１ａの凹部の底面の角の曲率
半径をｒとすると、第３絶縁膜５６の膜厚ｔは半径ｒよ
り大きいことが必要である。膜厚ｔを半径ｒより大きく
すると、第３絶縁膜５６の谷の先端が先鋭になる。この
谷を成形型として、以下２段タイプのエミッタ電極を形
成する。

【００７８】図１１（Ｈ）では、第３絶縁膜５６の上
に、例えばＴｉＮからなる第２導電膜５７を約０．０５
μｍ反応性スパッタ法で堆積する。スパッタの条件は、
例えば、ＤＣスパッタ装置を用いて、パワーを５ｋＷ、
圧力を４ｍＴｏｒｒ、ターゲットをＴｉとし、Ｎ₂ガス
を８４ｓｃｃｍ、Ａｒガスを５６ｓｃｃｍ供給する。第
２導電膜５７は、エミッタ電極に相当する。第２導電膜
５７は、ＴｉＮの他、Ｍｏ、Ｃｒ、Ｔｉ、Ｗでもよい。

【００７９】図１１（Ｉ）では、基板５０をＨＦ＋ＨＮ
Ｏ₃＋Ｈ₂Ｏでウェットエッチングする。その後、第１
絶縁膜５１ａおよび第３絶縁膜５６をＨＦ＋ＮＨ₄Ｆで
ウェットエッチングし、エミッタ電極５７を露出させ
る。

【００８０】エミッタ電極５７は、図４（Ａ）〜（Ｃ）
に示した方法により、支持基板で補強することが望まし
い。

【００８１】本実施例によっても、２段タイプのエミッ
タ電極５７を形成することができる。２段タイプのエミ
ッタ電極は、１段タイプのエミッタ電極に比べ、先端の
頂角および曲率半径を小さくすることが容易である。

【００８２】また、２段タイプのエミッタ電極の成形型
は、２段の曲線で形成されるため、１段タイプに比べ、
先端にまでエミッタ材料を充填しやすい。２段タイプの
エミッタ電極は、先端が欠けにくく、成形型の形状を再
現性良く形成できる。

【００８３】なお、図１１（Ｈ）に示す第１導電膜５２
ａは、後に示す２電極素子または３電極素子においてゲ
ート電極として用いられる。ただし、図１１（Ｈ）に示
したように、エミッタ電極のみを製造するのであれば、
第１導電膜５２ａをエッチングにより除去してしまうの
で、第１導電膜５２ａは導電膜である必要はない。第１
導電膜５２ａは、絶縁膜であってもよい。

【００８４】また、同様に、エミッタ電極のみを製造す
るのであれば、図１１（Ｈ）において、第１導電膜５２
ａ（ゲート電極）と基板５０（アノード電極）の間に第
１絶縁層５１ａを設ける必要がない。基板５０の上に、
直接第１導電膜５２ａを形成するようにしてもよい。そ
の場合の基板５０は、導電体でも絶縁体でもよい。

【００８５】さらに、図１０（Ｄ）における第１絶縁膜
５１と第１犠牲膜５４は必ずしもエッチング速度がほぼ
同じである必要はない。第１絶縁膜５１と第１犠牲膜５
４は、第２絶縁膜５３ａに比べ、エッチング速度が速け
ればよい。

【００８６】以上は、エミッタ電極の製造工程を示し
た。次に、電界放射型素子の他の例として、２電極素子
（いわゆる２極管）の製造工程を示す。

【００８７】図１２は、２電極素子の製造工程を示す図
である。まず、上記の工程に従い、図１１（Ｈ）に示す
素子を製造する。その後、基板５０、第１絶縁膜５１
ａ、サイドスペーサ５４ｂの全部と下方から第２絶縁膜
５３ａと第３絶縁膜５６の一部をエッチングし除去す
る。第２絶縁膜５３ａと第３絶縁膜５６の一部を除去
し、図１２に示す第２絶縁膜５３ｂと第３絶縁膜５６ａ
を残すことにより、エミッタ電極５７の先端を露出させ
る。なお、２電極素子についても、図４（Ａ）〜（Ｃ）
に示した方法により、支持基板で補強することが望まし
い。

【００８８】２電極素子は、エミッタ電極５７とゲート
電極５２ａの２電極を有する。第２絶縁膜５３ｂと第３
絶縁膜５６ａは、エミッタ電極５７とゲート電極５２ａ
を電気的に絶縁する。

【００８９】２電極素子の場合、エミッタ電極５７とゲ
ート電極５２ａの相対位置が重要である。サイドスペー
サ５４ｂをエッチバックする量（図１０（Ｆ））や第３
絶縁膜５６を堆積する厚さｔ（図１１（Ｇ））を調整す
ることにより、上記の相対位置を容易に調整することが
できる。

【００９０】以上は、２電極素子の製造工程を示した。
次に、電界放射型素子の他の例として、３電極素子（い
わゆる３極管）の製造工程を示す。

【００９１】図１３（Ａ）、（Ｂ）は、３電極素子の製
造工程を示す図である。まず、前述の工程に従い、図１
１（Ｈ）に示す素子を製造する。その後、エミッタ電極
５７の上に所定パターンのレジスト膜を形成し（図示せ
ず）、当該レジスト膜をマスクとし、Ｃｌ₂系のエッチ
ャントを用いてＲＩＥを行い、図１３（Ａ）に示すよう
に、エミッタ電極５７ａの両側にスリット開口５８を作
る。エミッタ電極５７ｂは、スリット開口５８の外側の
エミッタ電極である。

【００９２】次に、上方よりスリット開口５８を通し
て、第３絶縁膜５６、第２絶縁膜５３ａおよび第１絶縁
膜５１ａの一部と、サイドスペーサ５４ｂの全部をウェ
ットエッチングにより除去し、図１３（Ｂ）に示すよう
に、第３絶縁膜５６ａと第２絶縁膜５３ｂと第１絶縁膜
５１ｂを残す。ＳｉＯ₂からなる絶縁膜をウェットエッ
チングするには、ＨＦ＋ＮＨ₄Ｆを用いればよい。

【００９３】上記のエッチングにより、エミッタ電極５
７ａ、ゲート電極５２ａおよびアノード電極（基板）５
０を露出させることができる。

【００９４】３電極素子の場合も、エミッタ電極５７ａ
の先端の頂角および曲率半径を小さくすることができ
る。そして、エミッタ電極５７ａとゲート電極５２ａの
相対位置を精度よく制御することができる。

【００９５】次に、第１の実施例（図１〜図３）のシミ
ュレーション結果を示す。この結果により、２段タイプ
のエミッタの先端が先鋭になること、およびゲート−エ
ミッタ間距離Ｚｇｅを最適値に制御可能であることが立
証される。

【００９６】図１４は、図１（Ａ）から図２（Ｅ）まで
の工程例を示す図である。基板１０上に、第１絶縁膜１
１としてＳｉＯ₂を０．５μｍ成膜し、さらに、その上
に、第１導電膜１２として多結晶Ｓｉを０．３μｍ成膜
する（図１（Ａ））。次に、第１導電膜１２に、直径
０．６μｍのゲートホール１２ｂを形成する（図１
（Ｂ））。次に、第１犠牲膜１３としてＳｉＯ₂を０．
２μｍ堆積する（図１（Ｃ））。

【００９７】その後、マグネトロンＲＩＥにより第１犠
牲膜１３をエッチバックする（図２（Ｄ）、（Ｅ））。
エッチバックする経過を破線で示す。エッチバックは、
第１絶縁膜１１が深さ０．１μｍだけ削れたところでス
トップする。第１絶縁膜１１にできた凹部の底面の角の
曲率半径はｒである。このエッチバックにより、第２絶
縁膜１２ａの上面が少し削られる。

【００９８】ここで、エッチバックの異方性指数Ａ_fは
０．８である。異方性指数Ａ_fは、次式で定義される。

【００９９】Ａ_f＝１−Ｒ_i／Ｒ_i+d Ｒ_iは、凹部の横方向のエッチングレートであり、Ｒ
_i+dは凹部の下方向のエッチングレートである。完全異
方性であればＡ_f＝１であり、完全等方性であればＡ_f
＝０である。

【０１００】図１５は、エッチバックが終了した後の形
状を示す図である。サイドスペーサ１３ｃは、第１犠牲
膜１３のうちエッチバックにより残された部分である。

【０１０１】その後、第２絶縁膜１４としてＳｉＯ₂を
０．１６μｍ堆積する（図２（Ｆ））。破線は、第２絶
縁膜１４を堆積する経過を示す。堆積する膜厚ｔが小さ
いうちは、膜の表面にできる谷が先鋭でない。膜厚ｔが
曲率半径ｒよりも大きくなると、やがて断面形状が２パ
ートからなる谷の両側壁に堆積される膜が相互に接触
し、谷の底が先鋭になる。当該谷は２段の形状を有す
る。

【０１０２】その後、第２導電膜（エミッタ電極）１５
としてＴｉＮを０．０５μｍ堆積する（図３（Ｇ））。
エミッタ電極１５は、先端の頂角および曲率半径が小さ
い２段タイプの形状になる。

【０１０３】図１６は、第２絶縁膜１４およびエミッタ
電極１５を形成した後の形状を示す図である。ゲート−
エミッタ間距離Ｚｇｅは、図６（Ａ）で定義した距離で
ある。上記の工程によれば、ゲート−エミッタ間距離Ｚ
ｇｅが−０．１μｍになる。

【０１０４】図６（Ｂ）に示したように、ゲート−エミ
ッタ間距離Ｚｇｅの最適値は、−０．１μｍである。距
離Ｚｇｅを適した距離にすれば、ゲート電極に印加する
制御電圧を低くしても、エミッタ電極の先端から容易に
電子を放出させることができる。上記の工程に従えば、
図１６に示すように、最適なゲート−エミッタ間距離Ｚ
ｇｅ＝−０．１μｍを形成することができる。

【０１０５】ゲート−エミッタ間距離Ｚｇｅは、サイド
スペーサ１３ｃをエッチバックする量（図２（Ｅ））や
第２絶縁膜１４を堆積する厚さｔ（図２（Ｆ））を調整
することにより、容易に調整することができる。

【０１０６】次に、第１の実施例（図１〜図３）の他の
シミュレーション結果を示す。図１７は、図１（Ａ）か
ら図２（Ｅ）までの工程例を示す図である。

【０１０７】基板１０上に、第１絶縁膜１１としてＳｉ
Ｏ₂を０．５μｍ成膜し、さらに、その上に、第１導電
膜１２として多結晶Ｓｉを０．１５μｍ成膜する（図１
（Ａ））。次に、第１導電膜１２に、直径０．２５μｍ
のゲートホール１２ｂを形成する（図１（Ｂ））。次
に、第１犠牲膜１３としてＳｉＯ₂を０．１２μｍ堆積
する（図１（Ｃ））。

【０１０８】その後、マグネトロンＲＩＥにより第１犠
牲膜１３をエッチバックする（図２（Ｄ）、（Ｅ））。
エッチバックする経過を破線で示す。エッチバックは、
第１絶縁膜１１が深さ０．１２μｍだけ削れたところで
ストップする。このエッチバックにより、第１導電膜１
２ａの上面が少し削られる。

【０１０９】図１８は、エッチバックが終了した後の形
状を示す図である。サイドスペーサ１３ｃは、第１犠牲
膜１３のうちエッチバックにより残された部分である。

【０１１０】その後、第２絶縁膜１４としてＳｉＯ₂を
０．０４μｍ堆積する（図２（Ｆ））。破線は、第２絶
縁膜１４を堆積する経過を示す。堆積する膜厚が小さい
うちは、膜の表面にできる谷が先鋭でない。第２絶縁膜
１４を０．０４μｍ堆積すると、膜の表面にできる谷の
先端が先鋭になる。当該谷は２段形状になる。

【０１１１】その後、第２導電膜（エミッタ電極）１５
としてＴｉＮを０．０３μｍ堆積する（図３（Ｇ））。
エミッタ電極１５は、先端の頂角および曲率半径が小さ
い２段タイプの形状になる。

【０１１２】図１９は、第２絶縁膜１４およびエミッタ
電極１５を形成した後の形状を示す図である。上記の工
程によっても、ゲート−エミッタ間距離Ｚｇｅは最適な
距離Ｚｇｅ＝−０．１μｍになる。

【０１１３】図２０は、電界放射型素子を用いたフラッ
トパネルディスプレイの断面図である。

【０１１４】電界放射型素子は、上述の実施例に示した
方法により製造されたエミッタ電極または２電極素子で
ある。絶縁体からなる支持基板６１の上に、Ａｌまたは
Ｃｕ等からなる配線層６２と多結晶Ｓｉ等からなる抵抗
層６３が形成される。抵抗層６３の上には、頂角および
曲率半径の小さい先端を持つエミッタ電極６４が多数配
列され、電界放射エミッタアレイ（ＦＥＡ）を形成す
る。ゲート電極６５は、各エミッタ電極６４の先端付近
に開口を有し、図示しないが開口ごとに独立して電圧を
印加することができる。複数のエミッタ電極６４も、そ
れぞれ独立して電圧を印加することができる。

【０１１５】エミッタ電極６４およびゲート電極６５を
含む電子源に対向して、ガラスまたは石英等からなる透
明基板６６を含む対向基板が配置される。対向基板は、
透明基板６６の下にＩＴＯ等からなる透明電極（アノー
ド電極）６７が配置され、さらにその下に蛍光材６８が
配置される。

【０１１６】電子源と対向基板とは、透明電極６７とエ
ミッタ電極６４の間の距離が０．１〜５ｍｍ程度に保た
れるように、接着剤を塗布したガラス基板からなるスペ
ーサ７０を介して接合される。接着剤には、例えば低融
点ガラスが用いられる。

【０１１７】なお、スペーサ７０としてガラス基板を用
いず、エポキシ樹脂等の接着剤中にガラスビーズ等を分
散させてスペーサ７０を構成することもできる。

【０１１８】ゲッター材７１は、例えばＴｉ、Ａｌ、Ｍ
ｇ等で形成され、放出ガスがエミッタ電極６４の表面に
再付着するのを防止する。

【０１１９】対向基板には、予め排気管６９が形成され
ている。排気管６９を利用して、フラットパネルディス
プレイの内部を１０^-5〜１０^-9Ｔｏｒｒ程度まで真空排
気した後、バーナー等で排気管６９を封止する。その
後、アノード電極（透明電極）６７、エミッタ電極６
４、ゲート電極６５の配線を行い、フラットパネルディ
スプレイを完成させる。

【０１２０】図２１は、フラットパネルディスプレイの
斜視図である。ゲート電極６５は、多数のゲートホール
７３を有する。各ゲートホール７３に対応して、エミッ
タ電極６４が形成される。各エミッタ電極６４の先端
は、絶縁膜７４により仕切られている。エミッタ電極６
４から放出される電子は、真空である中空部７２を介し
て蛍光材６８に照射され発光する。

【０１２１】フラットパネルディスプレイは複数の画素
で構成される。１つの画素は、４つのエミッタで構成さ
れる電子源の領域ＰＱＲＳと、それに対応する対向基板
の領域Ｐ’Ｑ’Ｒ’Ｓ’で構成される。

【０１２２】エミッタ電極６４の下に形成される抵抗層
６３と配線層６２は、画素（４つのエミッタ電極）毎に
平坦化層（絶縁膜）７５で仕切られる。

【０１２３】図２２は、フラットパネルディスプレイの
電気回路を示す等価回路である。フラットパネルディス
プレイは、多数の２電極素子または３電極素子を含む電
界放射エミッタアレイ（ＦＥＡ）で構成される。

【０１２４】２次元に配線されるエミッタ配線とゲート
配線の交点には、多数の３電極（３極管）が配置され
る。各３極管のアノード電極（透明基板）６７は、常に
正電位に保持されている。各３極管は、エミッタ配線と
ゲート配線とにより２次元的に選択される。つまり、電
圧が印加されたエミッタ配線とゲート配線の交点に配置
される３極管が選択される。

【０１２５】選択された３極管のエミッタ電極およびゲ
ート電極には、それぞれ負電位および正電位が与えら
れ、エミッタ電極からアノード電極に向けて電子が放出
される。

【０１２６】本実施例の電界放射型素子は、エッチング
によりサイドスペーサを形成し、その後、さらにエッチ
ングを進めて、サイドスペーサの上部を削ることによ
り、２段タイプのエミッタを形成することができる。２
段タイプのエミッタは、１段目の曲率半径とは別に２段
目の曲率半径を任意に決めることができるので、エミッ
タ先端の頂角および曲率半径を小さくすることができ
る。

【０１２７】また、サイドスペーサをエッチバックする
量、またはサイドスペーサ上に成膜する膜の厚さを適当
な値にすることにより、エミッタ電極とゲート電極の相
対位置を精度よく決めることができる。

【０１２８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【０１２９】

【発明の効果】以上説明したように、本発明によれば、
開口部の側壁にサイドスペーサを形成し、サイドスペー
サおよび開口部の底の凹部を覆うように、かつ当該凹部
の底面の角の曲率半径より大きい厚さでかつ凹部の対向
する側壁からの成長面が合するように成形型用膜を形成
すると、成形型用膜の表面に先鋭なカスプが形成され
る。当該カスプを成形型とすることにより、先端の頂角
および曲率半径が小さな電界放出陰極を形成することが
できる。

【図面の簡単な説明】

【図１】図１（Ａ）〜（Ｃ）は、本発明の第１の実施
例による電界放射型素子の製造工程を示す図である。

【図２】図２（Ｄ）〜（Ｆ）は、図１（Ｃ）に続く電
界放射型素子の製造工程を示す図である。

【図３】図３（Ｇ）、（Ｈ）は、図２（Ｆ）に続く電
界放射型素子の製造工程を示す図である。

【図４】図４（Ａ）〜（Ｃ）は、エミッタ電極を支持
基板で補強する方法を３種類示す図である。

【図５】本実施例による２電極素子構造の電界放射型
素子の製造工程を示す図である。

【図６】図６（Ａ）はエミッタ電極とゲート電極の相
対位置を表す概略図であり、図６（Ｂ）はエミッタ電極
とゲート電極との間の距離と、最大電界強度の関係を示
すグラフである。

【図７】図７（Ａ）、（Ｂ）は、本実施例による３電
極素子構造の電界放射型素子の製造工程を示す図であ
る。

【図８】本実施例による３電極素子の斜視図である。

【図９】図９（Ａ）〜（Ｃ）は、本発明の第２の実施
例による電界放射型素子の製造工程を示す図である。

【図１０】図１０（Ｄ）〜（Ｆ）は、図９（Ｃ）に続
く電界放射型素子の製造工程を示す図である。

【図１１】図１１（Ｇ）〜（Ｉ）は、図１０（Ｆ）に
続く電界放射型素子の製造工程を示す図である。

【図１２】他の実施例による２電極素子構造の電界放
射型素子の製造工程を示す図である。

【図１３】図１３（Ａ）、（Ｂ）は、他の実施例によ
る３電極素子構造の電界放射型素子の製造工程を示す図
である。

【図１４】第１の実施例のシミュレーション結果を示
す図である。

【図１５】図１４のシミュレーションに続く図であ
る。

【図１６】図１５のシミュレーションに続く図であ
る。

【図１７】第１の実施例の他のシミュレーション結果
を示す図である。

【図１８】図１７のシミュレーションに続く図であ
る。

【図１９】図１８のシミュレーションに続く図であ
る。

【図２０】電界放射型素子を用いたフラットパネルデ
ィスプレイの断面図である。

【図２１】電界放射型素子を用いたフラットパネルデ
ィスプレイの斜視図である。

【図２２】フラットパネルディスプレイの電気回路図
である。

【図２３】図２３（Ａ）、（Ｂ）は、従来技術による
電界放射型素子の断面図である。

【符号の説明】

１０基板、１１第１絶縁膜、１２第１導
電膜（ゲート電極）、１３第１犠牲膜、１３ａ，
１３ｃサイドスペーサ、１４第２絶縁膜、
１５第２導電膜（エミッタ電極）、１６平坦化
膜、１７支持基板、１８接着剤、１９
平坦化膜、２０接着剤、５０基板、５１
第１絶縁膜、５２第１導電膜（ゲート電極）、
５３第２絶縁膜、５４第１犠牲膜、５４
ａ，５４ｂサイドスペーサ、５６第３絶縁膜、
５７第２導電膜（エミッタ電極）、６１支持基
板、６２配線層、６３抵抗層、６４
エミッタ電極、６５ゲート電極、６６透明
基板、６７透明電極、６８蛍光材、６
９排気管、７１ゲッター材、７２中空
部、７３ゲートホール、７４絶縁膜、７５
平坦化層、１０１基板、１０３犠牲膜、
１０５エミッタ電極

Claims

【特許請求の範囲】

【請求項１】下地基板上に第１の膜を形成する工程
と、前記第１の膜の一部の領域に前記下地基板に達する開口
部を形成する工程と、前記開口部と前記第１の膜の上に、第１の犠牲膜を形成
する工程と、前記第１の犠牲膜をエッチバックし、前記第１の膜表面
を露出し、かつ前記開口部の側壁に前記第１の犠牲膜か
ら形成されるサイドスペーサを残し、さらにエッチバッ
クを進め前記下地基板に凹部を形成する凹部形成工程
と、前記凹部、サイドスペーサおよび第１の膜を覆うよう
に、かつ前記凹部の底面の角の曲率半径より大きい厚さ
でかつ凹部の対向する側壁からの成長面が合するように
第２の犠牲膜を堆積し、鋭いカスプを形成する工程と、前記第２の犠牲膜上に導電膜を成膜し前記カスプを埋め
る鋭い先端を有する電界放出陰極を形成する工程とを含
む電界放射型素子の製造方法。
【請求項２】前記凹部形成工程は、前記第１の犠牲膜
をエッチバックし、前記第１の膜表面を露出し、さらに
エッチバックを進め前記開口部の側壁上部で第１の膜を
露出させ、かつ該開口部の側壁下部にサイドスペーサを
形成し、かつ前記下地基板に凹部を形成する工程である
請求項１記載の電界放射型素子の製造方法。
【請求項３】前記第１の膜は半導体または導電体から
なるゲート電極であり、前記電界放出陰極はエミッタ電
極であり、さらに、前記電界放出陰極を形成した後、前記エミッタ
電極の先端および前記ゲート電極の先端を露出させる工
程を含み、前記電界放射型素子が２電極構造を有する請
求項１または２記載の電界放射型素子の製造方法。
【請求項４】前記第１の膜は半導体または導電体から
なるゲート電極であり、前記電界放出陰極はエミッタ電
極であり、前記下地基板は表面に絶縁膜が形成されてい
る半導体基板または導電体基板からなるアノード電極で
あり、さらに、前記電界放出陰極を形成した後、前記エミッタ
電極の先端および前記ゲート電極の先端およびアノード
電極を露出させる工程を含み、前記電界放射型素子が３
電極構造を有する請求項１または２記載の電界放射型素
子の製造方法。
【請求項５】さらに、前記電界放出陰極を支持基板に
固定する工程を含む請求項１〜３のいずれかに記載の電
界放射型素子の製造方法。
【請求項６】下地基板上に第１の膜を形成する工程
と、前記第１の膜上に第２の膜を形成する工程と、前記第２の膜の一部の領域に前記第１の膜に達する開口
部を形成する工程と、前記開口部と前記第２の膜の上に、第１の犠牲膜を形成
する工程と、前記第１の犠牲膜をエッチバックし、前記開口部の側壁
に前記第１の犠牲膜から形成されるサイドスペーサを残
す工程と、前記サイドスペーサおよび前記第２の膜をマスクとして
エッチングを行い、前記第１の膜に前記下地基板に達す
る開口部を形成し、さらにエッチングを進め該下地基板
に凹部を形成する凹部形成工程と、前記凹部、サイドスペーサおよび第２の膜を覆うよう
に、かつ前記凹部の底面の角の曲率半径より大きい厚さ
でかつ凹部の対向する側壁からの成長面が合するように
第２の犠牲膜を堆積し、鋭いカスプを形成する工程と、前記第２の犠牲膜上に導電膜を成膜し前記カスプを埋め
る鋭い先端を有する電界放出陰極を形成する工程とを含
む電界放射型素子の製造方法。
【請求項７】前記凹部形成工程は、前記エッチングに
より前記サイドスペーサを削り前記開口部の側壁上部で
第１の膜を露出し、該開口部の側壁下部にサイドスペー
サを残す工程を含む請求項６記載の電界放射型素子の製
造方法。
【請求項８】前記第１の膜は半導体または導電体から
なるゲート電極であり、前記電界放出陰極はエミッタ電
極であり、さらに、前記電界放出陰極を形成した後、前記エミッタ
電極の先端および前記ゲート電極の先端を露出させる工
程を含み、前記電界放射型素子が２電極構造を有する請
求項６または７記載の電界放射型素子の製造方法。
【請求項９】前記第１の膜は半導体または導電体から
なるゲート電極であり、前記電界放出陰極はエミッタ電
極であり、前記下地基板は表面に絶縁膜が形成されてい
る半導体基板または導電体基板からなるアノード電極で
あり、さらに、前記電界放出陰極を形成した後、前記エミッタ
電極の先端および前記ゲート電極の先端およびアノード
電極を露出させる工程を含み、前記電界放射型素子が３
電極構造を有する請求項６または７記載の電界放射型素
子の製造方法。
【請求項１０】さらに、前記電界放出陰極を支持基板
に固定する工程を含む請求項６〜８のいずれかに記載の
電界放射型素子の製造方法。