JP2000138025A

JP2000138025A - 電界放射型素子の製造方法

Info

Publication number: JP2000138025A
Application number: JP31111498A
Authority: JP
Inventors: Atsuo Hattori; 敦夫服部; Kenichi Miyazawa; 憲一宮澤; Hiroshi Naito; 寛内藤
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1998-10-30
Filing date: 1998-10-30
Publication date: 2000-05-16

Abstract

(57)【要約】【課題】ゲート・エミッタ間の閾電圧の低減化及び高
速駆動が可能な電界放射型素子の製造方法を提供するこ
とを課題とする。【解決手段】基板上のゲート膜（１１ａ）の上に第１
の犠牲膜（１２ｂ）を形成する工程と、レジストパター
ンをマスクとしてエッチングすることにより第１の犠牲
膜に凹部を形成する工程と、サイドスペーサを凹部の側
壁上に形成する工程と、サイドスペーサと第１の犠牲膜
をマスクとしてゲート膜と基板とを異方的にエッチング
して、ゲート膜に基板に向かって徐々に内径が狭くなり
かつ基板の途中まで延長するテーパー形状の孔を形成す
る工程と、孔の表面上に第３の犠牲膜（１５）を形成す
る工程と、第３の犠牲膜の上にエミッタ膜（１６）を形
成する工程と、不要部分を除去することによりエミッタ
膜とゲート膜とを露出させる工程とを含む電界放射型素
子の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界放射型素子の
技術に関し、特に電界放出陰極の先端から電子を放出さ
せる電界放射型素子の製造方法に関する。

【０００２】

【従来の技術】電界放射型素子は、電界集中を利用し
て、先鋭なエミッタ（電界放出陰極）の先端から電子を
放出させる素子である。例えば、フラットパネルディス
プレイは、多数のエミッタを配列した電界放射エミッタ
アレイ（ＦＥＡ）を用いて構成される。それぞれのエミ
ッタは、ディスプレイの各画素の輝度等を制御する。

【０００３】電界放射型素子は、ゲート電極をエミッタ
電極の近傍に配置している。ゲート電極に正電位を印加
することにより、エミッタ電極からアノード電極に電子
を放出させることができる。

【０００４】

【発明が解決しようとする課題】電界放射型素子に要求
される条件としては、放射電流の増加あるいは同じ放射
電流でもゲート・エミッタ間の閾電圧の低減、さらに高
速駆動、低消費電力化などがある。このような条件を満
たすために素子の構造や形状に特別な工夫をこらす必要
がある。同時にそのような素子を安定的に制御し易くす
るためには製造方法においても特別な工夫を必要とす
る。

【０００５】特に、エミッタ電極の形状とゲート電極の
形状は、上記の要求項目に大きな影響を与える。電界放
射型素子において重要な要件の一つは、エミッタ電極先
端部の先鋭化である。すなわち、エミッタ電極の先端部
の頂角をできるだけ小さくすることにより先端の電界が
強くなる。同じ放射電流を得る場合にゲート・エミッタ
間の閾電圧値を下げることができ、同じゲート・エミッ
タ間電圧でより大きな放射電流を得ることができる。従
って、エミッタ電極の形状を制御でき、かつ容易に任意
の形状で先鋭化できる製造方法を採用することが重要な
技術的な課題である。

【０００６】本発明の目的は、エミッタ電極の形状をよ
り先鋭化できる電界放射型素子の製造方法を提供するこ
とである。

【０００７】本発明の別の目的は、放射電流が増加でき
（ゲート・エミッタ間の閾電圧の低減化）、高速駆動が
可能で低消費電力化することができる電界放射型素子の
製造方法を提供することである。

【０００８】

【課題を解決するための手段】本発明の一観点によれ
ば、（ａ）基板上に導電材料のゲート膜を含む表面層を
形成する工程と、（ｂ）該表面層の上に第１の犠牲膜を
形成する工程と、（ｃ）フォトリソグラフィ処理により
該第１の犠牲膜上に所定パターンの開口部を有するレジ
ストパターンを形成する工程と、（ｄ）前記レジストパ
ターンをマスクとしてエッチングすることにより前記第
１の犠牲膜に前記基板面に対して実質的に垂直な側壁を
有する凹部を形成する工程と、（ｅ）前記凹部を有する
前記第１の犠牲膜と前記ゲート膜を覆うように第２の犠
牲膜を形成する工程と、（ｆ）前記第２の犠牲膜を異方
的にエッチングして該第２の犠牲膜の一部からなるテー
パー形状のサイドスペーサを前記凹部の前記側壁上に残
す工程と、（ｇ）前記テーパー形状のサイドスペーサと
前記第１の犠牲膜とをマスクとして前記ゲート膜と前記
基板とを異方的にエッチングして、前記ゲート膜に前記
基板に向かって徐々に内径が狭くなりかつ前記基板の途
中まで延長するテーパー形状の孔を形成する工程と、
（ｈ）前記ゲート膜と基板とに形成した孔の表面上に第
３の犠牲膜を形成する工程と、（ｉ）前記第３の犠牲膜
の上に導電材料のエミッタ膜を形成する工程と、（ｊ）
前記基板と前記サイドスペーサと前記第１と第３の犠牲
膜の一部を含む不要部分を除去することにより前記エミ
ッタ膜と前記ゲート膜とを露出させる工程とを含む電界
放射型素子の製造方法が提供される。

【０００９】テーパー形状のサイドスペーサと第１の犠
牲膜とをマスクとしてゲート膜と第１の犠牲膜と基板と
を異方的にエッチングすることにより、前記ゲート膜と
前記第１の犠牲膜に前記基板に向かって徐々に内径が狭
くなるテーパー形状の孔を制御性よく形成することがで
き、そのテーパー形状を鋳型として鋭い先端形状のエミ
ッタ電極が形成される。

【００１０】

【発明の実施の形態】以下、本発明の実施例による電界
放射型素子の製造方法を図面を参照して説明する。図１
（Ａ）〜（Ｃ）、図２（Ｄ）〜（Ｆ）、図３（Ｇ）〜
（Ｉ）及び図４（Ｊ）〜（Ｌ）は、本発明の第１の実施
例による電界放射型素子の製造工程を示す図である。以
下、エミッタ（電界放出陰極）とゲートとを有する２電
極素子の製造工程を説明する。２電極素子は、電子を放
出するエミッタ電極と、電界を制御するゲート電極の２
電極を有する。

【００１１】図１（Ａ）において、例えばガラス、石英
などの単層基板、あるいはＳｉ層上にシリコン酸化膜を
積層してなる基板１０上に第１の導電材によるゲート電
極膜１１を形成する。このゲート電極膜１１は、Ｐ（リ
ン）またはＢ（ボロン）をドープしたＳｉ材を約０．１
５μｍの厚みで成膜して形成する。

【００１２】上記のＳｉ材によるゲート電極膜１１の成
膜条件は、例えば、減圧ＣＶＤ法を用いＨｅで希釈した
ＳｉＨ₄ガスを原料ガスとし、基板温度を６２５℃、反
応室内圧力を３０Ｐａとする。そして膜の抵抗値を下げ
る目的で、ＰあるいはＢ等を拡散あるいはイオン注入す
る。

【００１３】さらに、常圧ＣＶＤ法により、Ｓｉ酸化膜
からなる第１の犠牲膜（絶縁膜）１２を基板全面に０．
２０μｍの厚みで堆積する。成膜の条件は、例えば、Ｏ
₃とＴＥＯＳを原料ガスとし、基板温度を４００℃にす
る。なお、第１の犠牲膜１２は、導電膜であってもよ
い。また、第１の犠牲膜１２をＴｉ、Ｔａあるいはジル
コニュウム等のゲッター材でも構成できる。ゲッター材
は、ガスを吸着し、フラットパネルディスプレイ（図１
４）内の真空度を向上させることができる。

【００１４】さらに、第１の犠牲膜１２上にレジスト材
料を塗布して、フォトリソグラフィにより直径が約０．
４５μｍの開口を有するレジストパターン７１を形成す
る。

【００１５】次に、レジストパターン７１をマスクとし
て、第１の犠牲膜１２を異方性エッチングして、図１
（Ｂ）に示すように、ゲート電極膜１１に達する垂直あ
るいはほぼ垂直な側壁を有する凹部１３を有する第１の
犠牲膜１２ａを形成する。このエッチングは、例えば、
マグネトロンＲＩＥ（反応性イオンエッチング）装置を
用い、エッチングガスとしてＣＨＦ₃＋ＣＯ₂＋Ａｒを
用い、反応室内圧力を５０ｍＴｏｒｒにして行う。エッ
チング時のレジスト軟化を防止するため、基板冷却用Ｈ
ｅを基板１０の裏面に供給するのが望ましい。エッチン
グ後に、残ったレジストを除去する。

【００１６】次に、図１（Ｃ）に示すように、常圧ＣＶ
Ｄ法により、Ｓｉ酸化膜からなる第２の犠牲膜（絶縁
膜）１４を等方的に基板全面に０．２μｍの厚みで堆積
する。なお、第２の犠牲膜１４は、導電膜であってもよ
い。

【００１７】次に、図２（Ｄ）に示すように、第２の犠
牲膜１４を異方的に全面エッチング（エッチバック）し
て、凹部１３ｂの側壁上にのみ第２の犠牲膜１４の一部
からなるサイドスペーサ１４ａを残す。このエッチバッ
クは、エッチングガスとしてＣＨＦ₃＋ＣＯ₂＋Ａｒを
用い、反応室内圧力を５０ｍＴｏｒｒにして行う。

【００１８】次に、サイドスペーサ１４ａ及び第１の犠
牲膜１２ａをマスクとして、第１の導電材からなるゲー
ト電極膜１１をエッチングして、図２（Ｅ）に示すよう
に、なだらかなテーパ状側壁を持つ凹部１３ｃ（ゲート
ホール）を形成する。このエッチングの際にはオーバエ
ッチングして基板１０を表面から約０．１μｍの深さだ
け彫り込むのが望ましい。この深さは後で形成するエミ
ッタ電極の長さに係わる。ゲート電極膜１１ａにおける
凹部１３ｃの直径は、底部が約０．１μｍ、上部が約
０．２μｍ、深さが０．１５μｍ程度とする。このエッ
チングは、例えば、マグネトロンＲＩＥ装置を用い、エ
ッチングガスとしてＣＯ₂＋ＣＨＦ₃＋Ａｒを用い、反
応室内圧力を５０ｍＴｏｒｒにして行う。なお、ガスの
流量はＣＯ ₂が３２ｓｃｃｍ、ＣＨＦ₃が８ｓｃｃｍ、
Ａｒが３０ｓｃｃｍとする。

【００１９】なお、上記の説明では図２（Ｄ）と図２
（Ｅ）の二つのエッチング工程は個別に行っているが、
両エッチング工程を同一エッチャーで連続的に行うこと
ができる。その場合には、エッチング条件は図２（Ｅ）
の処理条件と同様のものにすることができる。

【００２０】次に、図２（Ｆ）に示すように、常圧ＣＶ
Ｄ法により、Ｓｉ酸化膜からなる第３の犠牲膜（絶縁
膜）１５を基板全面に０．０５μｍの厚みで堆積する。

【００２１】次に、図３（Ｇ）に示すように、第３の犠
牲膜１５の上に、第２の導電材例えばＴｉＮ_xからなる
第１のエミッタ電極膜１６を０．０５μｍの厚みで反応
性スパッタ法で堆積する。反応性スパッタは、ＤＣスパ
ッタ装置を用いて、ターゲットとしてＴｉを用い、Ｎ₂
＋Ａｒガスを導入しながら行う。すなわち、第１のエミ
ッタ電極膜１６は、第３の犠牲膜１５の表面形状を引き
継ぎながら（コンフォーマルに）堆積される。

【００２２】次に、図３（Ｈ）に示すように、第３の導
電材によるブランケット膜としての第２のエミッタ電極
膜１７を０．２μｍの厚みで堆積する。第３の導電材は
例えばＷ膜であり、ＷＦ₆＋Ｈ₂＋Ｎ₂＋Ａｒガスを用
い、８０Ｔｏｒｒの圧力で４５０°ＣにてＣＶＤで堆積
する。

【００２３】次に、第２エミッタ電極膜１７を０．２μ
ｍの厚み分エッチバックして、図３（Ｉ）で示すよう
に、凹部内にブランケット膜１７ａのみを残す。エッチ
バックは、ＲＩＥ装置を用い、エッチングガスとしてＳ
Ｆ₆＋Ａｒ＋Ｈｅを用い、反応室内圧力を２８０ｍＴｏ
ｒｒにして行う。

【００２４】電界放出陰極（エミッタ）からの放出電流
を充分安定化させるためには、エミッタと直列に抵抗層
を接続すると良いことが知られている。図４（Ｊ）で示
すように、材料としてＳｉからなる抵抗層１８をスパッ
タ法により第２のエミッタ電極膜１６とブランケット膜
１７ａとの上に厚さ約０．２μｍ堆積する。

【００２５】このＳｉ膜のスパッタは、ＤＣスパッタ装
置を用いて、ターゲットとしてＳｉを用い、Ａｒガスを
導入しながら行う。なお、Ａｒガスの代わりにＮ₂＋Ａ
ｒや、Ｏ₂＋Ａｒあるいは、Ｎ₂＋Ｏ₂＋Ａｒガスを用
いた反応性スパッタを行うことにより抵抗層１８の抵抗
値を上げたＳｉＮ_x、ＳｉＯ_x、ＳｉＯ_xＮ_y等の層と
することもできる。又、スパッタ以外に蒸着法やプラズ
マＣＶＤを用いて抵抗層を形成することもできる。

【００２６】次に、図４（Ｋ）で示すように、抵抗層１
８の上に、第４の導電材として例えばＡｌをスパッタ法
にて０．５μｍの厚みで堆積してエミッタ配線層１９を
形成する。このスパッタは例えばＤＣスパッタ装置を用
い、Ａｌをターゲットとし、Ａｒガスを導入して行う。
Ａｌの代わりに、ＡｌＳｉ_xＣｕ_y、ＡｌＳｉ_x、Ａｌ
Ｃｕ_xなどのＡｌ合金や、Ｗ、Ｍｏ、Ｔａ、Ｐｔあるい
はＮｉなどの高融点金属あるいは高融点金属シリサイド
を用いてもよい。

【００２７】最後に、図４（Ｌ）で示すように、エッチ
ングにより基板１０ａを除去する。さらに、他のエッチ
ングにより第１の犠牲膜１２ｂと第３の犠牲膜１５の一
部を除去してゲート電極１１ａと、第１のエミッタ電極
１６とを露出させて２電極素子を得る。Ｓｉ基板１０ａ
等のＳｉのエッチングには、ＨＦ＋ＨＮＯ₃＋ＣＨ₃Ｃ
ＯＯＨを用い、シリコン酸化膜のエッチングには、ＨＦ
＋ＮＨ₄Ｆを用いる。

【００２８】上記の第１の実施例によれば、ゲートホー
ル１１ｂを非常に小さく形成できて、ゲート−エミッタ
間の低閾電圧化と低消費電力化が実現できる。また、ゲ
ート電極１１ａの側壁をテーパ状に形成して、エミッタ
電極１６との距離を接近させることができ、エミッタ電
極先端の電界強度を増大し、低しきい値電圧の電界放射
型素子を得ることができる。

【００２９】また、本実施例によれば、図２（Ｅ）のエ
ッチング工程において、凹部１３ｃの側壁に滑らかな傾
斜を与え、且つ凹部容積を小さくしているので、比較的
薄い絶縁膜１５で所望のエミッタ成形型を得ることがで
きる。また、このエッチング工程では、ゲート電極１１
ａのテーパ形状を任意の角度で制御できるので、ゲート
ホール径を小さくしたり、ゲート電極を厚く形成しても
ゲート−エミッタ間でショートしたりリークしたりする
可能性が非常に少ない。ゲート電極を厚く形成すること
によりゲート電極の抵抗は小さくなり、高速駆動が可能
となる。

【００３０】第１のエミッタ電極膜１６の高さ位置は図
２（Ｅ）に示したオーバエッチングによる基板１０のエ
ッチング深さと図２（Ｆ）で示した工程の第３の犠牲膜
１５の膜厚により決まる。また、第１のエミッタ電極膜
１６とゲート電極１１ａの間隔は第３の犠牲膜１５の膜
厚により決まる。さらに第１のエミッタ電極膜１６の形
状とゲート電極１１ａのゲートホール１３ｃのテーパ形
状は図２（Ｄ）で示したサイドスペーサの形成工程と図
２（Ｅ）で示したエッチング条件、すなわち、エッチン
グの上下左右方向の速度比（選択比）やエッチング時間
等で決まる。これらのパラメータを適宜調整すればエミ
ッタ電極の高さ位置や形状あるいはゲート−エミッタ間
隔等が再現性よく制御できる。

【００３１】図５（Ａ）〜（Ｃ）、及び図６（Ｄ）〜
（Ｆ）は、本発明の第２の実施例による電界放射型素子
の製造工程を示す。本実施例もエミッタとゲートとを有
する２電極素子である。

【００３２】図５（Ａ）において、例えばガラス、石英
などの単層基板、あるいはＳｉ基板上にシリコン酸化膜
を積層してなる基板２０上に第１の導電材によるゲート
電極膜２１を形成する。このゲート電極膜２１は、スパ
ッタ法によりＷＳｉ_x膜を約０．１５μｍの厚みで成膜
して形成する。

【００３３】上記のゲート電極膜２１の成膜条件は、例
えば、ターゲットとしてＷＳｉ_2.7（組成比がＷ：Ｓｉ
＝１：２．７）を用い、Ａｒガス雰囲気中で、圧力８ｍ
Ｔｏｒｒ、高周波電力１ｋＷ、基板温度を２００℃とす
る。

【００３４】さらに、後で説明する凹部（ゲートホー
ル）形成時のフォトリソグラフィ工程におけるｉ線によ
る露光時の反射の寸法精度への影響を極小にするため
に、ＳｉＮ_xからなる第１の犠牲膜（絶縁膜）２２をゲ
ート電極膜２１全面に０．０４μｍの厚みで堆積する。
ＳｉＮ_xの代わりに、ＳｉＯ_xＮ_y，ＴｉＮ_x，ＴｉＯ
_xＮ_y，ＴｉＯ_xを用いることもできる。

【００３５】また、反射率は極小にはならないが、ゲー
ト電極の絶縁耐圧を向上させるために、ＳｉＮ_xあるい
はＳｉＯ_xＮ_y等の絶縁膜を例えば０．１μｍの厚みで
比較的厚く成膜してもよい。

【００３６】その他、第１の犠牲膜２２は、ＣｒＯ_x、
ＭｏＳｉ_xＯ_yＮ_zのいずれかを含む導電膜であっても
よい。またさらに、第１の犠牲膜２２がＴｉ、Ｔａ、あ
るいはジルコニュウムのいずれかを含むゲッター材であ
ってもよい。

【００３７】次に、第１の犠牲膜（反射防止膜）２２上
に、シリコン酸化膜からなる第２の犠牲膜（絶縁膜）２
３を常圧ＣＶＤ法により０．２５μｍの厚みで成膜す
る。そして、第２の犠牲膜２３上にレジスト材料を塗布
して、フォトリソグラフィにより直径が約０．４５μｍ
の開口２４を有するレジストパターン（図示せず。）を
形成する。

【００３８】次に、図５（Ａ）に示すように、レジスト
パターンをマスクとして、第２の犠牲膜２３を異方性エ
ッチングして、第１の犠牲膜２２に達する垂直あるいは
ほぼ垂直な側壁を持つ凹部２４を有する第２の犠牲膜２
３ａを形成する。

【００３９】次に、図５（Ｂ）に示すように、常圧ＣＶ
Ｄ法により、Ｓｉ酸化膜からなる第３の犠牲膜（絶縁
膜）２５を基板全面に等方的に０．１５μｍの厚みで堆
積する。

【００４０】次に、第３の犠牲膜２５を異方的に全面エ
ッチング（エッチバック）して、図５（Ｃ）に示すよう
に、凹部２４の側壁上にのみ第３の犠牲膜２５の一部か
らなるサイドスペーサ２５ａを残す。このエッチバック
の条件は第１の実施例の図２（Ｄ）の工程と同様であ
る。サイドスペーサ２５ａにより内径が徐々に減少する
凹部２４ａが画定される。

【００４１】次に、サイドスペーサ２５ａ及び第２の犠
牲膜２３ａをマスクとして、第１の犠牲膜（反射防止
膜）２２及び第１の導電材からなるゲート電極膜２１を
エッチングして、図６（Ｄ）に示すように、なだらかな
テーパ状側壁を持つ凹部２４ｂ（ゲートホール）を形成
する。このエッチングの際にはオーバエッチングして基
板２０を表面から約０．１μｍの深さだけ彫り込むのが
望ましい。この深さは後で形成するエミッタ電極の長さ
に係わる。ゲート電極膜２１ａにおける凹部２４ｂの直
径は、底部が約０．１μｍ、上部が約０．２μｍ、深さ
が０．１５μｍ程度とする。このエッチング条件は第１
の実施例の図２（Ｅ）の工程と同様である。

【００４２】次に、図６（Ｅ）に示すように、第１の実
施例の図２（Ｆ）から図３（Ｇ）までの工程と同様な工
程により、常圧ＣＶＤ法により、Ｓｉ酸化膜からなる第
４の犠牲膜（絶縁膜）２６を基板全面に０．０５μｍの
厚みで堆積し、さらに、第４の犠牲膜２６の上に、第２
の導電材例えばＴｉＮ_xからなる第１のエミッタ電極膜
２７を０．０５μｍの厚みで反応性スパッタ法で堆積す
る。

【００４３】次に、図６（Ｆ）に示すように、第１の実
施例の図３（Ｈ）から図４（Ｋ）に示す工程と同様な処
理をして、ブランケット膜２８ａと、抵抗層２９ａと、
エミッタ配線層２９ｂとを順次積層し、最後に、図４
（Ｌ）で示す工程と同様に、エッチングにより基板２０
を除去し、さらに、エッチングによりサイドスペーサ２
５ｂ、第２の犠牲膜２３ｂ、第４の犠牲膜２６の一部を
除去してゲート電極２１ａと、第１のエミッタ電極膜２
７とを露出させて２電極素子を得る。

【００４４】上記の第２の実施例によればゲート電極膜
２１の上に反射防止膜２２を形成したことにより、凹部
（ゲートホール）２４形成時のフォトリソグラフィ工程
における露光時の反射による凹部寸法精度への影響を極
小にすることができる。すなわち、寸法精度を向上させ
ることができる。

【００４５】図７（Ａ）、（Ｂ）、（Ｃ）は、上記の第
１の実施例の変形であり、エミッタ電極を支持基板で補
強する方法を示す。第２の実施例にも適用可能である。

【００４６】図７（Ａ）に示す方法においては、上記第
１の実施例の図１（Ａ）〜図３（Ｇ）までの工程を行っ
て得た素子のエミッタ電極膜１６からなるエミッタ電極
１６ａの表面の凹部を、例えばＳＯＧ膜からなる平坦化
層６０で埋める。その後、平坦化層６０を化学機械研磨
（ＣＭＰ）法で研磨して表面を平坦化する。続いて、平
坦化層６０の上に支持基板６１を静電接着あるいは接着
材により接着する。

【００４７】そして、図４（Ｌ）のエッチング工程と同
様な方法により、基板１０等の不要部分をエッチングに
より除去し、図７（Ａ）に示すように、ゲート電極１１
ａおよびエミッタ電極１６ａを露出させて２電極素子を
完成させる。

【００４８】図７（Ｂ）の別の変形例においても、上記
第１の実施例の図１（Ａ）〜図３（Ｇ）までの工程を行
って得た素子の上に低融点ガラス等の接着材６２を用い
て支持基板６１を接着する。

【００４９】そして、図４（Ｌ）のエッチング工程と同
様な方法により、基板１０等の不要部分をエッチングに
より除去し、図７（Ｂ）に示すように、ゲート電極１１
ａおよびエミッタ電極１６を露出させて２電極素子を完
成させる。

【００５０】図７（Ｃ）に示す方法においては、上記第
１の実施例の図１（Ａ）〜図３（Ｇ）までの工程を行っ
て得た素子のエミッタ電極１６ａの表面の凹部を、例え
ばＳＯＧ膜からなる平坦化層６０で埋める。その後、平
坦化層６０をＣＭＰ法で研磨して表面を平坦化する。続
いて、平坦化層６０の上に低融点ガラス等の接着材６２
を用いて支持基板６１を接着する。

【００５１】そして、図４（Ｌ）のエッチング工程と同
様な方法により、基板１０等の不要部分をエッチングに
より除去し、図７（Ｃ）に示すように、ゲート電極１１
ａおよびエミッタ電極１６ａを露出させて２電極素子を
完成させる。

【００５２】図８は、上記の第１の実施例のさらに別の
変形であり、エミッタ電極を支持基板で補強する方法を
示す。第２の実施例にも適用可能である。図８に示す方
法においては、上記第１の実施例の第１の犠牲膜１２と
第２の犠牲膜１４としてＳｉＯ₂でなくＢＰＳＧを用い
ている。それ以外は、第１の実施例の図１（Ａ）〜図４
（Ｌ）の工程とまったく同様にして素子を作成する。

【００５３】すなわち、上記第１の実施例の図１（Ａ）
〜図３（Ｇ）までの工程を行って得た素子のエミッタ電
極１６ａの表面の凹部を、例えばＳＯＧ膜からなる平坦
化層６０で埋める。その後、平坦化層６０をＣＭＰ法で
研磨して表面を平坦化する。続いて、平坦化層６０の上
に低融点ガラス等の接着材６２を用いて支持基板６１を
接着する。

【００５４】ＢＰＳＧのエッチングレートは、Ｏ₃とＴ
ＥＯＳを使用したＣＶＤ法によるＳｉＯ₂膜に比べて約
１／４である。図４（Ｌ）で示すエッチングによる不要
部の除去工程では、ＢＰＳＧの第１の犠牲膜１２ｂと第
２の犠牲膜１４ｂとは除去されずに残る部分が増加する
ため、エミッタ電極１６ａとゲート電極１１ａとのショ
ート不良が発生しにくい。

【００５５】次に、図９（Ａ）〜（Ｃ）、図１０（Ｄ）
〜（Ｆ）及び図１１（Ｇ）、（Ｈ）を参照し、本発明の
第３の実施例による電界放射型素子（３電極素子）の製
造工程を説明する。第３の実施例の３電極素子は、エミ
ッタ電極とゲート電極とアノード電極の３電極を有す
る。

【００５６】図９（Ａ）において、基板３０は、ガラ
ス、石英などの単層基板３０ａ、あるいはＳｉ基板上に
シリコン酸化膜を積層してなる出発基板３０ａ上に、例
えばＳｉなどの第１の導電材からなるアノード電極膜３
０ｂを減圧ＣＶＤ法により０．１μｍの厚みで堆積し、
さらにその上にシリコン酸化膜からなる第１の犠牲膜
（絶縁膜）３０ｃを常圧ＣＶＤ法により０．１μｍの厚
みで成膜して形成する。

【００５７】こうして得た基板３０の第１の犠牲膜３０
ｃの上に第２の導電材によるゲート電極膜３１を減圧Ｃ
ＶＤ法により約０．１５μｍの厚みで成膜して形成す
る。さらに、ゲート電極膜３１上に第２の犠牲膜として
シリコン酸化膜３２を常圧ＣＶＤ法により０．２０μｍ
の厚みで成膜する。

【００５８】さらに、第２の犠牲膜３２上にレジスト材
料を塗布して、フォトリソグラフィにより直径が約０．
４５μｍの開口（３３）を有するレジストパターンを形
成し、レジストパターンをマスクとして第２の犠牲膜３
２を異方性エッチングして、図９（Ａ）に示すように、
ゲート電極膜３１に達する垂直あるいはほぼ垂直な側壁
を有する凹部３３を形成する。

【００５９】次に、図９（Ｂ）に示すように、常圧ＣＶ
Ｄ法により、Ｓｉ酸化膜からなる第３の犠牲膜（絶縁
膜）３４を基板全面に等方的に０．１５μｍの厚みで堆
積する。

【００６０】さらに、第３の犠牲膜３４を異方的に全面
エッチング（エッチバック）して、図９（Ｃ）に示すよ
うに、第２の犠牲膜３２ａの側壁上にのみ第３の犠牲膜
３４の一部からなるサイドスペーサ３４ａを残す。この
場合、第３の犠牲膜３４ａをＰＳＧ、ＢＰＳＧあるいは
ＢＳＧ等の低融点材料として、第２及び第３の犠牲膜３
２ａ及び３４ａをランプ加熱などによってリフローし
て、凹部３３ａのテーパ角を小さくすることもできる。

【００６１】次に、サイドスペーサ３４ａ及び第２の犠
牲膜３２ａをマスクとして、第１の導電材からなるゲー
ト電極膜３１をエッチングして、図１０（Ｄ）に示すよ
うに、なだらかなテーパ状側壁を持つ凹部３３ｂ（ゲー
トホール）を形成する。このエッチングの際にはオーバ
エッチングして基板３０の第１の犠牲膜３０ｃを表面か
ら約０．１μｍの深さだけ彫り込むのが望ましい。

【００６２】ゲート電極膜３１ａにおける凹部３３ｂの
直径は、底部が約０．１μｍ、上部が約０．２μｍ、深
さが０．１５μｍ程度とする。

【００６３】次に、図１０（Ｅ）に示すように、図２
（Ｆ）と同様な工程により常圧ＣＶＤ法により、Ｓｉ酸
化膜からなる第４の犠牲膜（絶縁膜）３５を基板全面に
等方的に０．０５μｍの厚みで堆積する。

【００６４】次に、図１０（Ｆ）に示すように、図３
（Ｇ）と同様な工程により第４の犠牲膜３５の上に、第
３の導電材例えばＴｉＮ_xからなるエミッタ電極膜３６
を０．０５μｍの厚みで反応性スパッタ法で堆積する。

【００６５】次に、エミッタ電極膜３６の上にフォトリ
ソグラフィ技術を用いて、所定の開口部を有するレジス
トマスク（図示せず。）を形成する。その開口部を通じ
てエミッタ電極３６の陰極として用いられない部分を除
去して図１１（Ｇ）で示すようにスリット開口３７を形
成する。このエッチングは、例えばマグネトロンＲＩＥ
装置で、Ｃｌ₂ガスを用いて反応室内圧力を１２５ｍＴ
ｏｒｒで行う。

【００６６】次に、スリット開口３７を通じて、サイド
スペーサ３４ｂ、第２の犠牲膜３２ｂ、第４の犠牲膜３
５の一部を除去して、図１１（Ｈ）に示すように、ゲー
ト電極３１ａと、エミッタ電極３６ａと、アノード電極
３０ｂとを露出させて３電極素子を得る。これら第１と
第２の犠牲膜のシリコン酸化膜のエッチングには、ＨＦ
＋ＮＨ₄Ｆを用いる。

【００６７】３電極素子は、陰極であるエミッタ電極３
６ａと陽極であるアノード電極３０ｂを有し、ゲート電
極３１ａに所定値の正電位を印加することにより、エミ
ッタ電極３６ａからアノード電極３０ｂに向けて電子ビ
ームを収束させて放出させることができる。

【００６８】図１２（Ａ）は、第３の実施例の３電極素
子において第２の犠牲膜３２と第３の犠牲膜３４とをＳ
ｉ酸化膜でなくＢＰＳＧで形成した例であり、それ以外
は図９（Ａ）〜図１１（Ｈ）で示したのと同じ工程を経
て３電極素子を得る。

【００６９】ＢＰＳＧのエッチングレートは、Ｏ₃とＴ
ＥＯＳを使用したＣＶＤ法によるＳｉＯ₂ 膜に比べて１
／４である。図１２（Ａ）で示すエッチングによる不要
部の除去工程では、ＢＰＳＧの第２の犠牲膜３２ｂと第
３の犠牲膜３４ｂの除去されずに残る部分が増加するた
め、エミッタ電極３６ａとゲート電極３１ａとのショー
ト不良発生が起きにくくなる。

【００７０】図１２（Ｂ）は、３電極素子のさらに別の
変形例であり、基本的には図９（Ａ）〜図１１（Ｈ）の
第３の実施例と同じ工程で作成する。但し、図９（Ａ）
の第２の導電材によるゲート電極膜３１の層を、第２の
導電材によるゲート電極膜３１ｂと絶縁材あるいは反射
防止膜あるいはゲッター材からなる犠牲膜３１ｃとの２
層構造で置き換えたものである。さらに、図１０（Ｄ）
の工程と同様に、サイドスペーサ３４ａ及び第２の犠牲
膜３２ａをマスクとして、２層構造のゲート電極膜３１
ｂと犠牲膜３１ｃをエッチングして、なだらかなテーパ
状側壁を持つ凹部３３ａ（ゲートホール）を形成する。
その場合に、ゲート電極膜３１ｂ、サイドスペーサ３４
ｂ、第２の犠牲膜３２ａ及び第１の犠牲膜３０ｃのエッ
チング速度がすべてほぼ等しく設定している。例えば、
第１の犠牲膜３０ｃ、サイドスペーサ３４ｂ及び第２の
犠牲膜３２ａとしてＳｉ酸化膜を選択すればよい。

【００７１】図１３は、図１１（Ｈ）に示す第３の実施
例の３電極素子の斜視図である。エミッタ電極３６ａの
先端部は、ゲート電極３１ａのゲートホールの内側に配
置し、その先端は針のように先鋭に形成される。３電極
素子は、陰極であるエミッタ電極３６ａと陽極であるア
ノード電極３０ｂを有し、ゲート電極３１ａに正電位を
印加することにより、エミッタ電極３６ａからアノード
電極３０ｂに向けて電子ビームを収束させて放出させる
ことができる。

【００７２】図１４は、上記の実施例による電界放射型
素子を用いたフラットパネルディスプレイの断面図であ
る。電界放射型素子は、上述の第１の実施例により製造
された２電極素子である。

【００７３】絶縁体からなる支持基板４１の上に、Ａｌ
またはＣｕ等からなる配線層４２と多結晶Ｓｉ等からな
る抵抗層４３を形成する。抵抗層４３の上には、絶縁層
５３を介してゲートホール（開口）を形成したゲート電
極４５と、ゲートホール内にその先端を配置したエミッ
タ電極４４を多数配列し、電界放射エミッタアレイ（Ｆ
ＥＡ）を形成する。ゲート電極４５は、図示しないが開
口ごとに独立して電圧を印加することができる。複数の
エミッタ電極４４も、それぞれ独立して電圧を印加する
ことができる。

【００７４】エミッタ電極４４およびゲート電極４５を
含む電子源に対向して、ガラスまたは石英等からなる透
明基板４６を含む対向基板を配置する。対向基板は、透
明基板４６の下にＩＴＯ等からなる透明電極（アノード
電極）４７を配置し、さらにその下に蛍光材４８を配置
する。

【００７５】電子源と対向基板とは、透明電極４７とエ
ミッタ電極４４の間の距離が０．１〜５ｍｍ程度に保た
れるように、接着剤を塗布したガラス基板からなるスペ
ーサ５０を介して接合される。接着剤には、例えば低融
点ガラスを用いることができる。

【００７６】なお、スペーサ５０としてガラス基板を用
いず、エポキシ樹脂等の接着剤中にガラスビーズ等を分
散させてスペーサ５０を構成することもできる。

【００７７】ゲッター材５１は、例えばＴｉ、Ａｌ、Ｍ
ｇ等で形成され、放出ガスがエミッタ電極４４の表面に
再付着するのを防止する。

【００７８】対向基板には、予め排気管４９が形成され
ている。排気管４９を利用して、フラットパネルディス
プレイの内部を１０^-5〜１０^-9Ｔｏｒｒ程度まで真空排
気した後、バーナー５２等で排気管４９を封止する。そ
の後、アノード電極（透明電極）４７、エミッタ電極４
４、ゲート電極４５の配線を行い、フラットパネルディ
スプレイを完成させる。

【００７９】アノード電極（透明電極）４７は、常に正
電位に保持されている。表示画素は、エミッタ配線とゲ
ート配線とにより２次元的に選択される。つまり、電圧
が印加されたエミッタ配線とゲート配線の交点に配置さ
れる電界放射型素子が選択される。

【００８０】エミッタ電極およびゲート電極には、それ
ぞれ負電位（又は接地）と正電位が与えられ、エミッタ
電極からアノード電極に向けて電子が放出される。電子
が蛍光材４８に照射されると、その部分（画素）が発光
する。

【００８１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【００８２】

【発明の効果】以上説明したように、本発明によれば、
ゲート膜に出発基板に向かって徐々に内径が狭くなるテ
ーパー形状の孔（ゲートホール）を形成し、かつ基板の
途中までテーパー形状の孔に連続する孔を形成すること
によって、するどい先端形状のエミッタ電極を形成する
ための鋳型を形成することができる。

【００８３】エッチングの適切な制御により、このゲー
トホールの形状はフォトリソグラフィで可能な解像度の
寸法よりも小さな径で形成可能である。

【００８４】エッチング工程の処理条件を選択してエミ
ッタ電極の先端部の形状を制御できるので、先端部を適
切な形状に先鋭化できる。すなわち、エミッタ電極の先
端部の頂角を小さくすることにより先端の電界が強くな
って、同じ放射電流を得る場合にゲート・エミッタ間の
閾電圧値を下げることができ、同じゲート・エミッタ間
電圧でより大きな放射電流を得ることができる。

【００８５】また、エミッタ電極面とゲート電極面との
距離を短くしても、エミッタ・ゲート間の短絡の危険性
を少なくし、低閾電圧化が可能となる。さらに、ゲート
電極の厚みを厚くしてエミッタ電極の先端の電界を強め
て、同じ放射電流を得る場合にゲート・エミッタ間の閾
電圧値を下げることができる。同じゲート・エミッタ間
電圧では、より大きな放射電流を得ることができる。ゲ
ート電極の厚みを厚くできてゲートの抵抗を小さくでき
るので高速駆動が可能となる。

【００８６】エミッタ形状を先端は鋭く、裾野はなだら
かな形状にできるので、エミッタ材の充填工程が容易と
なる。

【図面の簡単な説明】

【図１】図１（Ａ）〜（Ｃ）は、本発明の第１の実施
例による２電極素子の電界放射型素子の製造工程を示す
図である。

【図２】図２（Ｄ）〜（Ｆ）は、図１（Ｃ）に続く電
界放射型素子の製造工程を示す図である。

【図３】図３（Ｇ）〜（Ｉ）は、図２（Ｆ）に続く電
界放射型素子の製造工程を示す図である。

【図４】図４（Ｊ）〜（Ｌ）は、図３（Ｉ）に続く電
界放射型素子の製造工程を示す図である。

【図５】図５（Ａ）〜（Ｃ）は、本発明の第２の実施
例による電界放射型素子（２電極素子）の製造工程を示
す図である。

【図６】図６（Ｄ）〜（Ｆ）は、図５（Ｃ）に続く電
界放射型素子の製造工程を示す図である。

【図７】図７（Ａ），（Ｂ），（Ｃ）は、第１の実施
例による電界放射型素子の変形例を示す図である。

【図８】図８は、第１の実施例による電界放射型素子
の変形例を示す図である。

【図９】図９（Ａ）〜（Ｃ）は、本発明の第３の実施
例による電界放射型素子の製造工程を示す図である。

【図１０】図１０（Ｄ）〜（Ｆ）は、図９（Ｃ）に続
く電界放射型素子の製造工程を示す図である。

【図１１】図１１（Ｇ），（Ｈ）は、図１０（Ｆ）に
続く電界放射型素子の製造工程を示す図である。

【図１２】図１２（Ａ），（Ｂ）は、第３の実施例に
よる電界放射型素子の変形例を示す図である。

【図１３】図１３は、本発明の実施例による電界放射
型素子の斜視図である。

【図１４】図１４は、電界放射型素子を用いたフラッ
トパネルディスプレイの断面図である。

【符号の説明】

１０基板、１１ゲート電極膜、１２，１２
ａ，１２ｂ第１の犠牲膜１３，１３ａ，１３ｂ
凹部、１４第２の犠牲膜、１４ａサイドス
ペーサ、１５、１５ａ第３の犠牲膜、１６
第１のエミッタ電極膜、１６ａエミッタ電極、
１７，１７ａ第２のエミッタ電極膜、１８
抵抗層、１９エミッタ配線層、２０基板、
２１，２１ａゲート電極膜、２２，２２ａ
第１の犠牲膜、２３，２３ａ第２の犠牲膜、
２４，２４ａ，２４ｂ凹部、２５第３の犠牲
膜、２５ａサイドスペーサ、２６第４の犠
牲膜、２７第１のエミッタ電極膜、２７ａ
第２のエミッタ電極膜、２９ａ抵抗層、２９ｂ
エミッタ配線層、３０基板、３０ａ基板、
３０ｂアノード電極膜、３０ｃ第１の犠牲
膜、３１，３１ａゲート電極膜、３２，３２ａ，
３２ｂ第２の犠牲膜、３３，３３ａ，３３ｂ凹
部、３４第３の犠牲膜、３４ａサイドスペー
サ、３５第４の犠牲膜、３６，３６ａ，３６
ｂエミッタ電極膜、３７開口スリット、４１
支持基板、４２配線層、４３抵抗層、
４４エミッタ電極、４５ゲート電極、４６
透明基板、４７透明電極、４８蛍光材、
４９排気管、５０スペーサ、５１ゲッタ
ー材、５２バーナ、６０平坦化層、
６１支持基板、６２接着材

Claims

【特許請求の範囲】

【請求項１】（ａ）基板上に導電材料のゲート膜を含
む表面層を形成する工程と、（ｂ）該表面層の上に第１の犠牲膜を形成する工程と、（ｃ）フォトリソグラフィ処理により該第１の犠牲膜上
に所定パターンの開口部を有するレジストパターンを形
成する工程と、（ｄ）前記レジストパターンをマスクとしてエッチング
することにより前記第１の犠牲膜に前記基板面に対して
実質的に垂直な側壁を有する凹部を形成する工程と、（ｅ）前記凹部を有する前記第１の犠牲膜と前記ゲート
膜を覆うように第２の犠牲膜を形成する工程と、（ｆ）前記第２の犠牲膜を異方的にエッチングして該第
２の犠牲膜の一部からなるテーパー形状のサイドスペー
サを前記凹部の前記側壁上に残す工程と、（ｇ）前記テーパー形状のサイドスペーサと前記第１の
犠牲膜とをマスクとして前記ゲート膜と前記基板とを異
方的にエッチングして、前記ゲート膜に前記基板に向か
って徐々に内径が狭くなりかつ前記基板の途中まで延長
するテーパー形状の孔を形成する工程と、（ｈ）前記ゲート膜と基板とに形成した孔の表面上に第
３の犠牲膜を形成する工程と、（ｉ）前記第３の犠牲膜の上に導電材料のエミッタ膜を
形成する工程と、（ｊ）前記基板と前記サイドスペーサと前記第１と第３
の犠牲膜の一部を含む不要部分を除去することにより前
記エミッタ膜と前記ゲート膜とを露出させる工程とを含
む電界放射型素子の製造方法。
【請求項２】前記第１と第２の犠牲膜の少なくともい
ずれかが、シリコン酸化物、シリコン窒化物、シリコン
窒化酸化物のいずれかを含む絶縁膜である請求項１記載
の電界放射型素子の製造方法。
【請求項３】（ａ）基板上に導電材料のゲート膜を含
む表面層を形成する工程と、（ｂ）該表面層の上に第１の犠牲膜を形成する工程と、（ｃ）前記第１の犠牲膜上に第２の犠牲膜を形成する工
程と、（ｄ）フォトリソグラフィ処理により該第２の犠牲膜上
に所定パターンの開口部を有するレジストパターンを形
成する工程と、（ｅ）前記レジストパターンをマスクとしてエッチング
することにより前記第２の犠牲膜に前記基板面に対して
実質的に垂直な側壁を有する凹部を形成する工程と、（ｆ）前記凹部を有する前記第２の犠牲膜と前記ゲート
膜を覆うように第３の犠牲膜を形成する工程と、（ｇ）前記第３の犠牲膜を異方的にエッチングして該第
３の犠牲膜の一部からなるテーパー形状のサイドスペー
サを前記凹部の前記側壁上に残す工程と、（ｈ）前記テーパー形状のサイドスペーサと前記第２の
犠牲膜とをマスクとして前記ゲート膜と前記第１の犠牲
膜と前記基板とを異方的にエッチングして、前記ゲート
膜と前記第１の犠牲膜に前記基板に向かって徐々に内径
が狭くなりかつ前記基板の途中まで延長するテーパー形
状の孔を形成する工程と、（ｉ）前記ゲート膜と前記第１の犠牲膜と前記基板とに
形成した孔の表面上に第４の犠牲膜を形成する工程と、（ｊ）前記第４の犠牲膜の上に導電材料のエミッタ膜を
形成する工程と、（ｋ）前記基板と前記サイドスペーサと前記第２と第４
の犠牲膜の一部を含む不要部分を除去することにより前
記エミッタ膜と前記ゲート膜とを露出させる工程とを含
む電界放射型素子の製造方法。
【請求項４】前記第２と第３の犠牲膜の少なくともい
ずれかが、シリコン酸化物、シリコン窒化物、シリコン
窒化酸化物のいずれかを含む絶縁膜である請求項３記載
の電界放射型素子の製造方法。
【請求項５】前記第１の犠牲膜が、シリコン酸化物、
シリコン窒化物、シリコン窒化酸化物のいずれかを含む
絶縁膜である請求項３記載の電界放射型素子の製造方
法。
【請求項６】前記第１の犠牲膜が、フォトリソグラフ
ィの露光波長に対する反射防止膜である請求項５に記載
の電界放射型素子の製造方法。
【請求項７】前記第１の犠牲膜がＴｉＮ_X、ＴｉＯ_X
Ｎ_y、ＣｒＯ_X、ＭｏＳｉ_XＯ_yＮ_zのいずれかを含む
導電膜である請求項３に記載の電界放射型素子の製造方
法。
【請求項８】前記第１の犠牲膜がＴｉＮ_X、ＴｉＯ_X
Ｎ_y、ＣｒＯ_X、ＭｏＳｉ_XＯ_yＮ_zのいずれかを含む
導電膜である請求項６に記載の電界放射型素子の製造方
法。
【請求項９】前記第１の犠牲膜がＴｉ、Ｔａ、あるい
はジルコニュウムのいずれかを含むゲッター膜である請
求項３記載の電界放射型素子の製造方法。