KR100523840B1 - 전계 방출 소자 - Google Patents

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KR100523840B1
KR100523840B1 KR10-2003-0059401A KR20030059401A KR100523840B1 KR 100523840 B1 KR100523840 B1 KR 100523840B1 KR 20030059401 A KR20030059401 A KR 20030059401A KR 100523840 B1 KR100523840 B1 KR 100523840B1
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황치선
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Abstract

본 발명은 전자를 방출하는 전계 에미터를 구비하는 캐소드부, 전자 방출을 유도하는 전계 방출 유도-게이트부 및 상기 방출된 전자를 받는 아노드부를 포함하여 구성된 전계 방출 소자에 있어서, 캐소드부와 전계 방출 유도-게이트부 사이에 게재되어 전자의 방출을 억제하는 기능을 수행하는 전계 방출 억제 게이트부를 더 포함하는 전계 방출 소자를 제공한다.
이를 통해서, 종래 기술에 따른 전계 방출 소자의 문제점인 게이트 누설전류, 아노드 전압에 의한 전자방출, 전자빔 퍼짐 등을 크게 개선할 수 있는 효과가 있다.

Description

전계 방출 소자{Field Emission Device}
본 발명은 전계 방출 소자에 관한 것으로, 캐소드부와 전계 방출 유도-게이트부 사이에 게재되어 전자의 방출을 억제하는 기능을 수행하는 전계 방출 억제 게이트부를 구비하는 전계 방출 소자에 관한 것이다.
전계 방출 소자는 진공 또는 특정 가스 분위기에서 전계(electric field)를 인가하여 캐소드 전극으로부터 전자를 방출시키는 소자로, 마이크로파 소자 및 센서, 평판 디스플레이 등의 전자원으로 널리 이용되고 있다.
전계 방출 소자에서 전자의 방출은 소자 구조 및 에미터 물질, 에미터 모양에 따라 그 효율이 크게 달라진다. 전계 방출 소자의 구조는 크게 캐소드와 아노드로 구성된 2극형(diode)과 캐소드, 게이트, 아노드로 구성된 3극형 (triode)으로 분류할 수 있다.
3극형 전자 방출 소자에서 캐소드 또는 전계 에미터는 전자를 내놓는 기능을, 게이트는 전자 방출을 유도하는 전극으로, 아노드는 방출된 전자를 받는 기능을 수행한다. 3극형 구조에서는 전자 방출을 위한 전계를 에미터와 인접한 게이트로 인가하기 때문에 2극형에 비해 저전압 구동이 가능하고, 방출 전류를 쉽게 제어할 수 있기 때문에 많이 개발되고 있다.
전계 에미터 물질로는 금속, 실리콘, 다이아몬드, 다이아몬드상 카본 (diamond like carbon), 카본 나노튜브 (carbon nanotube), 카본 나노파이버 (carbon nanofiber) 등이 있으며, 카본 나노튜브와 나노파이버 등은 그 자체가 가늘고 뽀족하며 안정성이 우수하기 때문에 에미터 물질로 널리 사용되고 있다.
이하, 종래 기술에 의한 전계 방출 소자 중에서 가장 널리 사용되어온 구조 중 하나인 스핀트형 전계 방출 소자를 설명한다. 도 1은 종래 기술에 의한 스핀트(spindt)형 전계 방출 소자의 개략적인 구성도이다.
스핀트형 전계 방출 소자는 캐소드, 게이트 및 아노드로 구성되며, 캐소드는 캐소드 기판(11)과 그 상에 형성된 캐소드 전극(12), 금속팁(13), 금속팁(13)을 에워싸는 구조로 이루어지고 내부에 게이트 개구(22)을 갖는 절연체(21)을 구비하고, 이 절연체(21)의 상부에는 게이트 전극(23)이 형성되어 있다. 그리고, 상술한 전체 구조와 대향되게 배열된 아노드 기판(31)상에는 아노드 전극(32)이 형성되어 있다.
이와 같은 전계 방출 소자의 제작을 위해서는, 절연체(21)에 ~1um 정도의 게이트 개구(22)을 형성하고 그 상에 희생 분리막을 형성한 후에, 전자 빔 증착 방법을 이용하여 자기 정렬 형태인 금속팁(13)을 형성하게 된다.
따라서, 상술한 공정 과정에서는 미세 패턴을 형성하여야 하고 전자빔 증착 방법을 통한 자기 정렬 방식을 사용하기 때문에 대면적을 목표하는 전계 방출 소자의 응용에는 어려움이 따른다.
이러한 공정상의 문제점을 해결하기 위해 좀 더 간단한 공정으로 전계 방출 소자를 제작하기 위한 노력이 있어왔고 거기에 부응할 수 있는 전계 에미터 물질 중 하나로 카본 나노튜브 및 카본 나노파이버 등이 있다.
카본 나노튜브 및 카본 나노파이버는 그 자체가 매우 작은 지름(~nm)을 가지고 있는 반면, 길이가 길기(~um)때문에 전자 방출원으로는 매우 적합한 구조를 가진다. 그러나, 이를 전계에 의한 전자 방출원으로 사용할 경우 전자 방출을 쉽게 유도하고 제어할 수 있는 구조를 가지도록 하기 위해, 도 1의 스핀트형의 금속팁에 비해서 자기 정렬 방식으로 전자 방출 게이트를 형성하는 것이 용이하지 않다.
도 2는 종래 기술에 따라서 카본 나노튜브 또는 카본 나노파이버를 의한 전계 방출 소자의 개략적인 구성도이다. 도 1의 스핀트형 전계 방출 소자와의 차이점을 기준으로 설명하면, 도 2의 전계 방출 소자의 전계 에미터(14)인 카본 나노튜브 또는 카본 나노 파이버는 절연체 내부에 형성된 게이트 개구(~10um)을 통해서 노출된다.
따라서, 방출된 전자들이 전계 방출 게이트로 흘러들어 누설 전류를 형성하는 경우가 많이 발생한다. 또한, 절연체의 두께에 비해서 개구가 크기 때문에 아노드 전압에 의한 전자 방출이 발생하여 전자 방출의 제어가 매우 어렵게 되고, 아울러 방출된 전자빔이 아노드에 도착할 때 방출된 순간에 비하여 넓게 퍼지는 현상이 발생하게 된다.
이러한 현상들은 전계 방출 소자의 특성을 저해하며, 특히 평면 표시 장치로 응용시에 큰 문제를 유발할 수 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위해서 안출된 것으로, 본 발명의 목적은 새로운 유형의 전계 방출 소자를 제공하는 것이다.
본 발명의 다른 목적은 전자 방출 전극인 게이트로 흘러 들어가는 누설전류 를 감소시키고, 전자 방출의 제어를 용이하게 하는 것이다.
또한, 본 발명의 또다른 목적은 주로 게이트 전극 근처에 놓여져 있는 카본 나노 튜브 또는 나노 파이버에서 전자 방출이 발생하게 되어 이로부터 유발되는 누설전류와 전자빔의 퍼짐현상을 극복하는 것이다.
상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 일측면은 기판과, 기판 상에 형성된 캐소드 전극, 캐소드 전극 일부 위에 형성된 전계 에미터를 가진 캐소드부; 전계 에미터를 에워싸는 형태로 그 주위 상부에 형성된 전계 방출 억제-게이트부; 전계 방출 억제-게이트부 상에 형성된 전계 방출 유도-게이트부; 및 전계 에미터로부터 방출된 전자가 집속되는 아노드 전극을 구비하는 아노드부로 포함하여 구성되며, 전계 방출 억제-게이트부는 상기 전계 에미터로부터의 전자 방출을 억제하고, 전계 방출 유도-게이트부는 상기 전계 에미터로부터 전자 방출을 유도하는 전계 방출 소자를 제공한다.
본 발명의 다른 측면은 전자를 방출하는 전계 에미터를 구비하는 캐소드부, 전자 방출을 유도하는 전계 방출 유도-게이트부 및 상기 방출된 전자를 받는 아노드부를 포함하여 구성된 전계방출 소자에 있어서, 캐소드부와 상기 전계 방출 유도-게이트부 사이에 게재되어 전자의 방출을 억제하는 기능을 수행하는 전계 방출 억제 게이트부를 더 포함하는 전계 방출 소자를 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 전계 방출 소자를 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전 하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
(제 1 실시예)
도 3은 본 발명의 제 1 실시예에 따른 전계 방출 소자의 개략적인 구성도이다.
도 3의 전계 방출 소자는 캐소드부(100), 전계 방출 억제-게이트부(200), 전계 방출 유도-게이트부(300), 및 아노드부(400)를 포함하여 구성된다. 이 전계 방출 소자는 전계 방출 디스플레이에서 하나의 도트 픽셀(dot pixel) 에 해당하는 것으로 실제의 전계 방출 디스플레이의 제작에 있어서는 다수개의 도프 픽셀이 매트릭스 형태로 배열되고 이들 각각에 각종 신호들을 인가하기 위한 배선들이 포함된다.
한편, 캐소드부(100), 전계 방출 억제-게이트부(200), 전계 방출 유도-게이트부(300), 아노드부(400)는 모두가 별도의 기판에 형성될 수도 있고, 캐소드부(100)와 전계 방출 억제-게이트부(200)가 하나의 기판에 형성되고 전계 방출 유도-게이트부(300)와 아노드부(400)는 별도의 기판에 형성될 수도 있으며, 캐소드부(100), 전계 방출 억제-게이트부(200) 및 전계 방출 유도-게이트부(300)가 하나의 기판 상에 형성되고 아노드부(400)는 별도의 기판으로 구성될 수도 있다.
캐소드부(100)는 예컨대 유리, 세라믹, 폴리이미드 같은 절연성 기판으로 된 캐소드 기판(110), 캐소드 기판(110) 상의 소정 영역에 금속, 금속 화합물 등으로 이루어져 있는 캐소드 전극(120)과, 캐소드 전극(120)의 일부 위에 다이아몬드, 다이아몬드상 카본, 탄소 나노튜브, 탄소 나노파이버 등으로 이루어진 막형(박막 또는 후막)의 전계 에미터(130)를 구비한다. 예를 들어 캐소드 기판는 0.5mm 내지 5 mm의 두께를 갖고, 캐소드 전극은 0.1um 내지 1.0um의 두께를 갖는다.
전계 방출 억제-게이트부(200)는 산화막, 질화막 등으로 제작가능한 제 1 절연체(210)와, 제 1 절연체(210) 내부에 이를 관통하는 구조로 형성되는 방출 억제-게이트 개구(220)과, 제 1 절연체(210) 상의 일부 영역에 금속, 금속 화합물 등으로 형성가능한 전계 방출 억제-게이트 전극(230)을 가진다.
예를 들어, 제 1 절연체(210)와 전계 방출 억제-게이트 전극(230)의 두께는 각각 0.5um 내지 20 um, 0.1um 내지 1.0um이고, 전계 방출억제-게이트 개구(220)는 5um 내지 100um이다. 한편, 제 1 절연체(210)의 두께는 0.5um 내지 20 um, 전계 방출 억제-게이트 전극(230)는 0.1um 내지 1.0um, 전계 방출 억제-게이트 개구(220)는 5um 내지 100um로 제작가능하다.
전계 방출 유도-게이트부(300)는 유리, 산화막, 질화막 등으로 이루어진 제 2 절연체(310)과, 제 2 절연체(310)을 관통하는 전계 방출 유도-게이트 개구(320)과, 제 2 절연체(310)의 일부 위에 금속, 금속 화합물 등으로 이루어져 있는 전계 방출 유도-게이트 전극(330)을 가진다. 예를 들어, 제 2 절연체(310)는 50um 내지 500 um, 전계 방출 유도-게이트 전극(330)은 0.1um 내지 1.0um, 전계 방출 유도-게이트 개구(320)는 50um 내지 500um로 제작할 수 있다.
아노드부(400)는 아노드 기판(410) 상에 금속, 금속 화합물, 투명전극 등으로 제조 가능한 아노드 전극(420)을 가진다. 바람직하게는 아노드 기판(410)은 투명 기판으로, 아노드 전극(420)은 투명 전극으로 제작한다. 예를 들어, 아노드 기판(410)은 0.5mm 내지 5.0 mm, 아노드 전극(420)은 대략 0.1um 정도로 제작가능하다.
한편, 캐소드부(100), 전계 방출 억제-게이트부(200), 전계 방출 유도-게이트부(300), 아노드부(400)는 캐소드부(100)의 전계 에미터(130)가 전계 방출 억제-게이트 개구(220)와 전계 방출 유도-게이트 개구(320)를 통하여 아노드부(400)의 아노드 전극(420)과 서로 대향하며 진공 패키징된다.
전계 에미터(130)는 박막 또는 후막으로 형성할 수 있으며, 캐소드 전극(120)상에 촉매 금속을 이용하여 다이아몬드, 다이아몬드상 카본, 카본 나노튜브, 카본 나노파이버 등을 직접 성장시키거나, 미리 성장된 분말형 다이아몬드, 다이아몬드상 카본, 카본 나노튜브, 카본 나노파이버를 페이스트(paste)로 혼합하여 프린팅하는 방법으로 제작될 수 있다.
바람직하게는, 전계 방출 억제-게이트부(200)의 전계 방출 억제-게이트 개구(220)의 크기는 제 1 절연체(210)의 두께에 대해 1 내지 20배가 되도록 함으로써 전계 방출 억제-게이트 전극(230)에 의해 전계 에미터(130)로부터 전자 방출이 일어나는 것을 용이하게 억제가능하다. 만약 20배 이상인 경우는 전계 방출 억제-게이트부(200)가 전계 방출 유도-게이트부(300)에 의해 전계 에미터(130)에 유도되는 전계를 차폐하기 어렵게 되고, 이에 따라 전계 방출 유도-게이트부(300)에 의해 전계 에미터(130)에서 전계방출되는 것을 억제하기 어렵게 된다. 바람직한 절연체(210)의 두께는 0.5um 내지 20 um 정도 이다.
전계 방출 억제-게이트부(200)는 제 1 절연체와 함께 전계 에미터(130)가 아노드 전압에 의해 전계를 방출하는 것을 억제하는 역할을 수행하며 전계 에미터(130)로부터 방출된 전자가 아노드부의 특정한 위치에 갈 수 있도록 하는 전자빔 집속하는 효과를 가지게 할 수 있다.
바람직하게는, 전계 방출 유도-게이트부(300)의 전계 방출 유도-게이트 개구(320)는 제 2 절연체(310)을 관통하는 경사진 내벽을 가지도록 하되, 캐소드부(100) 쪽에서 상기 아노드부(400) 쪽으로 갈수로 작은 개구 크기를 가지도록 구성함으로써 전계 에미터(130)로부터 방출된 전자가 아노드 전극 (420)의 특정 영역에 집속될 수 있도록 한다.
또한, 전계 방출 유도-게이트부(300)의 전계 방출 유도-게이트 개구(320)의 크기는 제 2 절연체(310)의 두께에 대해 1 내지 3배가 되도록 함으로써 아노드 전극(420)에 의한 전계가 상기 전계 에미터(130)에 유도되어 전자 방출이 일어나는 것을 방지할 수 있도록 할 수 있다. 만약, 3배 이상인 경우는 전계 방출 유도-게이트부(300)가 아노드 전극(420)에 인가되는 아노드 전압에 의해 전계 에미터(130)에 유도되는 전계를 차폐하기 어렵게 되고, 이에 따라 아노드 전압에 의해 전계 에미터(130)에서 전계방출되는 것을 억제하기 어렵게 된다. 바람직한 제 2 절연체(310)의 두께는 50um 내지 500 um이다,
한편, 바람직하게는, 전계 방출 유도-게이트부(300)의 게이트 전극(330)은 전계 방출 유도-게이트 개구(320)의 경사진 절연체 내벽에는 덮이지 않도록 형성함으로써 전계 에미터(130)로부터 방출된 전자가 전계 방출 유도-게이트 전극(330)으로 흐르는 것을 방지할 수 있도록 할 수 있다.
한편, 캐소드부(100), 전계 방출 억제-게이트부(200), 전계 방출 유도-게이트부(300)와 아노드부(400)는 스페이서(미도시) 등으로 서로 대향되게 접착된다.
또한, 전계 방출 유도-게이트 전극(330)에는 전계 에미터(130)로부터 전자가 방출되도록 전계를 전계 에미터(130) 방향으로 인가하며(도 3에서 실선 화살표 방향), 전계 방출 억제-게이트 전극(230)에는 상기 전계 방출 유도-게이트 전극에 의해 전계 에미터(130)에 유도되는 전계와 반대 방향으로 전계를 인가하여(도 3에서 점선 화살표 방향) 전계 에미터(130)로부터 전자가 방출되지 않도록 한다. 전계 방출 유도-게이트 전극(330)의 전위는 전계 에미터(130)의 전위보다 높게 구성하고, 전계 방출 억제-게이트 전극(230)의 전위는 전계 에미터(130)의 전위보다 낮게 구성할 수 있다.
예를 들어, 도 3에 도시된 바와 같이, 전계 에미터(130)는 접지상태와 연결하고, 전계 방출 유도-게이트 전극(330)에는 양의 전압, 전계 방출 억제-게이트 전극(230)에는 음의 전압을 인가함으로써 이를 구현가능하게 된다.
다음으로, 본 발명의 바람직한 실시예에 따른 전계방출 소자를 이용한 전계 방출 디스플레이의 제작예에 대해서 설명한다.
도 4는 본 발명의 바람직한 실시예에 따른 전계 방출 디스플레이에서 하나의 도트 픽셀(dot pixel)을 구성을 설명하기 위한 보여주는 단면도이고, 도 5는 도 4트 픽셀들이 매트릭스 형태로 배열된 어레이 구조를 설명하기 위한 평면도이다.
도 4를 참조하면, 아노드부(400)는 유리와 같은 투명 절연성 기판으로 이루어진 아노드 기판(410) 상에, 투명 전극(420)과, 투명 전극(420)의 일부 상에 빨강(R), 녹색(G), 파랑색(B)의 형광체(430), 인접한 형광체(430)들 사이에 블랙 매트릭스 (black matrix)(440)를 가진다. 캐소드부(100), 전계 방출 억제-게이트부 (200), 전계 방출 유도-게이트부(300), 아노드부(400)는 스페이서(500)를 지지대로 하여, 캐소드부(100)의 전계 에미터(130)가 전계 방출 억제-게이트부(300)의 전계 방출 억제-게이트 개구(220)과 전계 방출 유도-게이트부(300)의 전계 방출 유도-게이트 개구(320)을 통하여 아노드부의 형광체(430)와 서로 대향하도록 정렬되어 진공 패키징되어 있다. 여기서, 스페이서(500)는 캐소드부(100)/전계 방출 억제-게이트부(200)/전계 방출 유도-게이트부(300)와 아노드부(400) 사이의 이격을 유지시키는 역할을 하며, 반드시 모든 픽셀에 설치될 필요는 없다.
이하, 본 전계 방출 소자의 구동 방식의 일예에 대해서 상세히 설명한다.
먼저, 전계 방출 유도-게이트부(300)의 전계 방출 유도 게이트-전극(330)에 일정한 직류 전압(예컨대, 100V 내지 1500V)을 인가하여 캐소드부(100)의 전계 에미터(130)로부터 전자 방출을 유도함과 동시에 아노드부(400)의 아노드 전극(420)에 직류 고전압(예컨대, 1000V 내지 15000V)을 인가하여 방출된 전자를 고에너지로 가속시킬 수 있도록 한 후, 전계 방출 억제-게이트 전극(230)에는 0 내지 -50V 정도의 음전압(negative voltage)을 갖는 디스플레이 스캔 펄스 신호를 인가하고, 캐소드 전극(120)에는 0 내지 50V의 양전압 또는 0 내지 -50V의 음전압을 갖는 데이터 펄스 신호를 각각 입력하여 화상을 표현한다.
이때, 디스플레이의 계조 표현(gray representation)은 캐소드 전극(120)에 인가되는 데이터 신호의 펄스 진폭(pulse amplitude) 또는 펄스 폭(pulse width)을 조절하여 얻을 수 있다.
도 5를 참조하면, 도 4의 각 도트 픽셀들은 행열 형태로 배열되어 있으며, 캐소드 전극(120)과 전계 방출 억제-게이트 전극(230)이 전계 방출 디스플레이의 행열 어드레싱 전극으로 배치되어 있다. 도 5에서는 아노드부(400)를 도시하지 않았고, 전계 에미터(130)의 크기가 전계 방출 유도-게이트 개구(320) 보다 작은 경우를 도시하고 있지만, 실제 구현시에는 전계 에미터(130)의 크기가 전계 방출 유도-게이트 개구(320) 보다 크도록 구성하는 것도 가능함은 자명하다.
(제 2 실시예)
다음으로, 도 6 내지 도 8을 참조하여 본 발명의 제 2 실시예에 따른 전계 방출 소자를 상세히 설명한다. 설명의 편의를 위해서 제 1 실시예와의 차이점을 중심으로 상세히 설명한다. 도 6은 본 발명의 바람직한 실시예에 따른 전계 방출 소자의 개략적인 구성도이고, 도 7은 본 발명의 바람직한 실시예에 따른 전계 방출 디스플레이에서 하나의 도트 픽셀(dot pixel)을 구성을 설명하기 위한 보여주는 단면도이고, 도 8은 도 4의 픽셀들이 매트릭스 형태로 배열된 구조를 설명하기 위한 평면도이다.
제 2 실시예와 제 1 실시예와의 주된 차이점은, 제 2 실시예에서는 전계 방출-억제 게이트 개구가 2개 이상의 영역으로 분리되어 있다는 점이다. 그리고, 그 각각의 전계 방출-억제 게이트 개구 내에 전계 에미터가 분리 형성되어 있다.
제 2 실시예에 따르면 전계 방출 억제-게이트부를 이용한 전계 방출 억제 효과를 배가시킬 수 있는 장점이 있다. 따라서 전류를 극대화시키면서도 더욱 용이하게 전계 방출을 집속 또는 제어할 수 있게 된다.
전계 에미터의 크기는 대략 0.5um 내지 10um으로 제조할 수 있고, 전계 방출-억제 게이트 개구의 크기는 1um 내지 10um 등으로 구성할 수 있다. 한편, 실제 구동조건에 있어서도 제 1 실시예와 비교하여 전계 방출 억제 게이트부의 전압이 낮아질 수 있고 또는 전계방출 전류 밀도를 증가시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 구성을 통하여, 본 발명의 전계 방출 소자를 전계 방출 디스플레이에 응용할 경우, 전계 방출에 필요한 전계를 전계 방출 유도-게이트부의 게이트 전극을 통하여 인가하기 때문에 아노드부와 캐소드부의 간격을 자유로이 조절할 수 있으며, 이에 따라 아노드에 고전압을 인가할 수 있게 되어 전계 방출 디스플레이의 휘도를 크게 높일 수 있다.
본 발명에 의한 전자 방출 소자는 종래 카본 전계 방출 소자의 문제점인 게이트 누설전류, 아노드 전압에 의한 전자방출, 전자빔 퍼짐을 크게 개선할 수 있다.
또한, 전계 방출 유도-게이트 전극에 인가되는 전압은 아노드 전압에 의한 전계 에미터의 전자 방출을 억제하고, 또한 아노드 부와 게이트 부 사이에 전체적으로 균일한 전위을 형성함으로써 국부적인 아킹을 방지하여 전계 방출 디스플레이의 수명을 크게 향상시킬 수 있는 효과가 있다.
한편, 전계 방출 유도-게이트부의 경사진 내벽을 가진 방출 유도-게이트 개구는 상기 전계 에미터으로부터 방출된 전자를 대향 아노드의 형광체에 집속시키는 역할을 하고, 이에 따라 고해상도의 전계 방출 디스플레이를 제작할 수 있게 한다.
도 1은 종래 기술에 의한 스핀트(spindt)형 전계 방출 소자의 개략적인 구성도이다.
도 2는 종래 기술에 따라서 카본 나노튜브 또는 카본 나노파이버를 의한 전계 방출 소자의 개략적인 구성도이다.
도 3은 본 발명의 제 1 실시예에 따른 전계 방출 소자의 개략적인 구성도이다.
도 4는 본 발명의 제 1 실시예에 따른 전계 방출 디스플레이에서 하나의 도트 픽셀의 구성을 설명하기 위한 보여주는 단면도이다.
도 5는 도 4의 픽셀들이 매트릭스 형태로 배열된 구조를 설명하기 위한 픽셀어레이의 평면도이다.
도 6은 본 발명의 제 2 실시예에 따른 전계 방출 소자의 개략적인 구성도이다.
도 7은 본 발명의 제 2 실시예에 따른 전계 방출 디스플레이에서 하나의 도트 픽셀의 구성을 설명하기 위한 보여주는 단면도이다.
도 8은 도 7의 픽셀들이 매트릭스 형태로 배열된 구조를 설명하기 위한 픽셀어레이의 평면도이다.

Claims (19)

  1. 기판과, 상기 기판 상에 형성된 캐소드 전극, 상기 캐소드 전극 일부 위에 형성된 전계 에미터를 가진 캐소드부;
    상기 전계 에미터를 에워싸는 형태로 그 주위 상부에 형성된 전계 방출 억제-게이트부;
    상기 전계 방출 억제-게이트부 상부에 형성된 전계 방출 유도-게이트부; 및
    상기 전계 에미터와 대향하며, 상기 전계 에미터로부터 방출된 전자를 받는 아노드 전극을 구비하는 아노드부를 포함하여 구성되며,
    상기 전계 방출 유도-게이트부는 상기 전계 에미터 방향으로 전계를 인가하여 전자의 방출을 유도하고, 상기 전계 방출 억제-게이트부는 상기 전계와 반대 방향의 전계를 인가하여 전자의 방출을 억제하는 것을 특징으로 하는 전계 방출 소자.
  2. 제 1 항에 있어서,
    상기 전계 방출 억제-게이트부는 상기 캐소드 전극 및 상기 전계 에미터와 전기적으로 절연하기 위하여 형성되며 그 내부에 전계 방출 억제-게이트 개구를 구비하는 제 1 절연체 및 상기 제 1 절연체 상에 형성되며 상기 전계를 인가하기 위해 전압이 인가되는 전계 방출 억제-게이트 전극으로 구성되는 것을 특징으로 하는 전계 방출 소자.
  3. 제 2 항에 있어서,
    상기 전계 방출 억제-게이트 개구의 크기는 상기 제 1 절연체의 두께와 비교하여 1 내지 20배 이하로 구성된 것을 특징으로 하는 전계 방출 소자.
  4. 제 1 항에 있어서,
    상기 전계 방출 유도-게이트부는 상기 전계 방출 억제-게이트부의 상기 전계 방출 억제-게이트 전극과 전기적으로 절연하기 위하여 형성되며 그 내부에 전계 방출 억제-게이트 개구를 구비하는 제 2 절연체 및 상기 제 2 절연체 상에 형성되며 상기 전계를 인가하기 위해 전압이 인가되는 전계 방출 유도-게이트 전극으로 구성되는 것을 특징으로 하는 전계 방출 소자.
  5. 제 4 항에 있어서,
    상기 전계 방출 유도-게이트 개구의 크기는 상기 제 2 절연체의 두께와 비교하여 1 내지 3배 이하로 구성된 것을 특징으로 하는 전계 방출 소자.
  6. 제 4 항에 있어서,
    상기 전계 방출 유도-게이트 개구는 경사진 내벽을 가지는 형상으로 형성되되, 상기 캐소드부 쪽에서 상기 아노드부 쪽으로 갈수록 작은 개구 크기를 가지도록 구성된 것을 특징으로 하는 전계 방출 소자.
  7. 제 4 항에 있어서,
    상기 전계 방출 유도-게이트 전극은 상기 전계 방출 유도-게이트 개구의 내벽에는 덮이지 않도록 구성되는 것을 특징으로 하는 전계 방출 소자.
  8. 제 1 항에 있어서,
    상기 전계 에미터는 다이아몬드, 다이아몬드상 카본, 카본 나노튜브 또는 카본 나노파이버로 제작 가능한 카본 전계 에미터로 이루어지는 것을 특징으로 하는 전계 방출 소자.
  9. 제 8 항에 있어서,
    상기 카본 전계 에미터는 촉매 금속을 이용하여 다이아몬드, 다이아몬드상 카본, 카본 나노튜브 또는 카본 나노파이버를 상기 캐소드 전극 위에 직접 성장시켜 형성하는 것을 특징으로 하는 전계 방출 소자.
  10. 제 8 항에 있어서,
    상기 카본 전계 에미터는 분말형 다이아몬드, 다이아몬드상 카본, 카본 나노튜브 또는 카본 나노파이버를 페이스트로 혼합하여 프린팅 방법으로 형성하는 것을 특징으로 하는 전계 방출 소자.
  11. 제 1 항에 있어서,
    상기 캐소드부, 전계 방출 억제-게이트부, 전계 방출 유도-게이트부, 아노드부는 모두가 별도의 기판에 형성되거나, 상기 캐소드부와 상기 전계 방출 억제-게이트부가 하나의 기판에 형성되고 상기 전계 방출 유도-게이트부와 아노드부는 별도의 기판에 형성되거나, 상기 캐소드부, 상기 전계 방출 억제-게이트부 및 상기 전계 방출 유도-게이트부가 하나의 기판 상에 형성되고 상기 아노드부는 별도의 기판으로 구성되는 것을 특징으로 하는 전계 방출 소자.
  12. 제 1 항에 있어서,
    상기 전계 방출 억제-게이트부, 전계 방출 유도-게이트부 및 아노드부는 상기 캐소드부의 상기 전계 에미터가 상기 전계 방출 억제-게이트 개구와 상기 전계 방출 유도-게이트 개구를 통하여 아노드부의 아노드 전극과 서로 대향할 수 있도록 진공 패키징되어 있는 것을 특징으로 하는 전계 방출 소자.
  13. 제 1 항에 있어서,
    상기 전계 방출 유도-게이트부에는 일정한 직류 전압을 인가하여 상기 캐소드부의 전계 에미터로부터 전자 방출을 유도하고, 상기 전계 방출 억제-게이트부에는 음전압의 스캔 신호, 상기 캐소드부에는 양 또는 음 전압의 데이터 신호를 각각 입력하여 화상을 표현하는 것을 특징으로 하는 전계 방출 소자.
  14. 제 13 항에 있어서,
    상기 전계 방출 소자는 상기 데이터 신호의 펄스 진폭 또는 펄스 폭을 변화시켜 계조를 표현하는 것을 특징으로 하는 전계 방출 소자.
    며,
  15. 제 1 항에 있어서,
    상기 아노드부는 투명 기판과, 투명 기판 상에 형성된 투명 전극과, 상기 투명 전극 상의 소정 영역에 빨강(R), 녹색(G) 또는 파랑색(B)의 형광체와, 상기 형광체 사이에 형성된 블랙 매트릭스를 포함하여 구성된 것을 특징으로 하는 전계 방출 소자.
  16. 제 1 항에 있어서,
    상기 캐소드부, 전계 방출 억제-게이트부 및 전계 방출 유도-게이트부는 상기 아노드부와 스페이서를 지지대로 하여 대향하는 것을 특징으로 하는 전계 방출 소자.
  17. 제 1 내지 16 항 중 어느 하나의 항에 있어서,
    상기 전계 방출-억제 게이트부는 적어도 2개 이상의 개구를 포함하도록 분리되어 형성되고, 그 각각의 개구 내에 전계 에미터가 형성되어 있는 것을 특징으로 하는 전계 방출 소자.
  18. 전자를 방출하는 전계 에미터를 구비하는 캐소드부, 전자 방출을 유도하는 전계 방출 유도-게이트부 및 상기 방출된 전자를 받는 아노드부를 포함하여 구성된 전계방출 소자에 있어서,
    상기 캐소드부와 상기 전계 방출 유도-게이트부 사이에 게재되어 전자의 방출을 억제하는 기능을 수행하는 전계 방출 억제 게이트부를 더 포함하며,
    상기 전계 방출 유도-게이트부는 상기 전계 에미터 방향으로 전계를 인가하여 전자의 방출을 유도하고, 상기 전계 방출 억제-게이트부는 상기 전계와 반대 방향의 전계를 인가하여 전자의 방출을 억제하는 것을 특징으로 하는 전계 방출 소자.
  19. 삭제
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