JP3044603B2 - 電界放出素子の製造方法 - Google Patents
電界放出素子の製造方法Info
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- JP3044603B2 JP3044603B2 JP1183797A JP1183797A JP3044603B2 JP 3044603 B2 JP3044603 B2 JP 3044603B2 JP 1183797 A JP1183797 A JP 1183797A JP 1183797 A JP1183797 A JP 1183797A JP 3044603 B2 JP3044603 B2 JP 3044603B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
- H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Cold Cathode And The Manufacture (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、冷陰極として知ら
れている電界放出カソードに関するものであり、特に新
規な構成の集束電極を有する電界放出カソードの製造方
法に関するものである。
れている電界放出カソードに関するものであり、特に新
規な構成の集束電極を有する電界放出カソードの製造方
法に関するものである。
【０００２】
【従来の技術】金属または半導体表面の印加電界を１０
9 ［Ｖ／ｍ］程度にするとトンネル効果により、電子が
障壁を通過して常温でも真空中に電子放出が行われる。
これを電界放出（Field Emission）と云い、このような
原理で電子を放出するカソードを電界放出カソード（Fi
eld Emission Cathode）と呼んでいる。近年、半導体加
工技術を駆使して、ミクロンサイズの電界放出カソード
からなる面放出型の電界放出カソードを作成することが
可能となっており、電界放出カソードは蛍光表示装置、
ＣＲＴ、電子顕微鏡や電子ビーム装置に用いられようと
している。
9 ［Ｖ／ｍ］程度にするとトンネル効果により、電子が
障壁を通過して常温でも真空中に電子放出が行われる。
これを電界放出（Field Emission）と云い、このような
原理で電子を放出するカソードを電界放出カソード（Fi
eld Emission Cathode）と呼んでいる。近年、半導体加
工技術を駆使して、ミクロンサイズの電界放出カソード
からなる面放出型の電界放出カソードを作成することが
可能となっており、電界放出カソードは蛍光表示装置、
ＣＲＴ、電子顕微鏡や電子ビーム装置に用いられようと
している。
【０００３】図４（ａ）（ｂ）（ｃ）（ｄ）（ｅ）
（ｆ）にしたがい、例えば第一ゲートラインと第二ゲー
トラインとを有する三極管型の電界放出カソード（以
下、ＦＥＣと記す）の製造方法の従来例を説明する。
（ｆ）にしたがい、例えば第一ゲートラインと第二ゲー
トラインとを有する三極管型の電界放出カソード（以
下、ＦＥＣと記す）の製造方法の従来例を説明する。
【０００４】まず、図４（ａ）に示すように、ガラス等
の基板４１の上にカソード電極となる薄膜導体層４２が
例えば蒸着により形成されており、その上に不純物をド
ープしたＳｉを成膜して第一抵抗層４３を形成し、さら
にその上に例えばＳｉＯ2 によって絶縁層４４が形成さ
れている。そして、その上に第一ゲート電極層４５とな
るＮｂが蒸着される。この第一ゲート電極層４５上に前
記した第一絶縁層４４と同様に第二絶縁層４６が例えば
ＳｉＯ2 で形成され、さらに第二ゲート電極層４７が第
一ゲート電極層４５と同一のＮｂ材料で成膜される。
の基板４１の上にカソード電極となる薄膜導体層４２が
例えば蒸着により形成されており、その上に不純物をド
ープしたＳｉを成膜して第一抵抗層４３を形成し、さら
にその上に例えばＳｉＯ2 によって絶縁層４４が形成さ
れている。そして、その上に第一ゲート電極層４５とな
るＮｂが蒸着される。この第一ゲート電極層４５上に前
記した第一絶縁層４４と同様に第二絶縁層４６が例えば
ＳｉＯ2 で形成され、さらに第二ゲート電極層４７が第
一ゲート電極層４５と同一のＮｂ材料で成膜される。
【０００５】この積層基板はその表面にポジ型フォトレ
ジスト層（以下、単にレジスト層という）４８を設けて
パターニングを行ない、図４（ｂ）に示されているよう
に開口パターン４９を形成する。その後、この開口パタ
ーン４９に対して例えばＳＦ6 ガスとＣＨＦ3 ガスを併
用して異方性エッチングを行い、図４（ｃ）に示されて
いるように第二ゲート電極層４７、第二絶縁層４６、及
び第一ゲート電極層４５、第一絶縁層４４にホール５０
を形成する。このホール５０を形成する際の異方性エッ
チングは、抵抗層４３の直前で停止させることが困難で
あるから、通常抵抗層４３の上に第一絶縁層４４が約
０．１μｍ程度残るところで終了している。
ジスト層（以下、単にレジスト層という）４８を設けて
パターニングを行ない、図４（ｂ）に示されているよう
に開口パターン４９を形成する。その後、この開口パタ
ーン４９に対して例えばＳＦ6 ガスとＣＨＦ3 ガスを併
用して異方性エッチングを行い、図４（ｃ）に示されて
いるように第二ゲート電極層４７、第二絶縁層４６、及
び第一ゲート電極層４５、第一絶縁層４４にホール５０
を形成する。このホール５０を形成する際の異方性エッ
チングは、抵抗層４３の直前で停止させることが困難で
あるから、通常抵抗層４３の上に第一絶縁層４４が約
０．１μｍ程度残るところで終了している。
【０００６】次に、フッ酸を使用し、図４（ｄ）に示さ
れているようにホール５０側面の第一絶縁層４４および
第二絶縁層４６をウエットエッチングする。そして、抵
抗層４３が露出し、かつ第一ゲート電極層４５および第
二ゲート電極層４７が、若干張り出した状態となるよう
にする。さらに、図４（ｅ）に示されているように、第
二ゲート電極層４７の上に例えばＡｌ等による剥離層５
１、及びＣｒ等によるバッファ材料層５２を形成する。
ここでバッファ材料層５２を堆積させることによってホ
ール５０の底部にはバッファ層５２ａが形成される。そ
して、このバッファ材料層５２の上からＭｏ等のエミッ
タ材料層５３を堆積させると、このエミッタ材料はバッ
ファ層５２ａに堆積し、抵抗層４３上にコーン状のエミ
ッタ５４が形成される。なお、バッファ材料層５２及び
バッファ層５２ａについての詳細な説明は省略するが、
例えば本出願人による先行技術として特願平７−３４６
２７３号に示されているように、ホール５０内において
エミッタ５４と抵抗層４３の間にバッファ層５２ａとし
て配置することによって、例えばエミッタ５４の付着強
度を向上させるようにしている。この後、第二ゲート電
極層４７上の剥離層５１、バッファ材料層５２及びエミ
ッタ材料層５３を陽極酸化等の手法を用い、共に除去す
ると、図４（ｆ）に示すように２層構造のＦＥＣが得ら
れる。
れているようにホール５０側面の第一絶縁層４４および
第二絶縁層４６をウエットエッチングする。そして、抵
抗層４３が露出し、かつ第一ゲート電極層４５および第
二ゲート電極層４７が、若干張り出した状態となるよう
にする。さらに、図４（ｅ）に示されているように、第
二ゲート電極層４７の上に例えばＡｌ等による剥離層５
１、及びＣｒ等によるバッファ材料層５２を形成する。
ここでバッファ材料層５２を堆積させることによってホ
ール５０の底部にはバッファ層５２ａが形成される。そ
して、このバッファ材料層５２の上からＭｏ等のエミッ
タ材料層５３を堆積させると、このエミッタ材料はバッ
ファ層５２ａに堆積し、抵抗層４３上にコーン状のエミ
ッタ５４が形成される。なお、バッファ材料層５２及び
バッファ層５２ａについての詳細な説明は省略するが、
例えば本出願人による先行技術として特願平７−３４６
２７３号に示されているように、ホール５０内において
エミッタ５４と抵抗層４３の間にバッファ層５２ａとし
て配置することによって、例えばエミッタ５４の付着強
度を向上させるようにしている。この後、第二ゲート電
極層４７上の剥離層５１、バッファ材料層５２及びエミ
ッタ材料層５３を陽極酸化等の手法を用い、共に除去す
ると、図４（ｆ）に示すように２層構造のＦＥＣが得ら
れる。
【０００７】
【発明が解決しようとする課題】ところが、例えば図４
（ｃ）に示したように、ホール５０を形成するためにＲ
ＩＥを行なう場合、レジスト層４８と絶縁層４４、４６
（ＳｉＯ2 ）の選択比が取れない、すなわち、レジスト
層４８も絶縁層４４のエッチング時にエッチングされて
しまう。これによって、ホール５０の形状がテーパ状に
なってしまう。したがって、第二ゲート電極層４７の孔
径Ｇ6 、第一ゲート電極層４５の孔径Ｇ5がサイドエッ
チングによって拡大してしまい、それぞれの孔径Ｇ5 、
Ｇ6 を独立して制御することは困難である。また、図４
で説明した方法では孔径Ｇ5 より孔径Ｇ6 を小さくする
ことは不可能であり、さらに、孔径Ｇ5 と孔径Ｇ6 の差
が大きいほどエミッタ材料層５３のリフトオフが困難に
なる。
（ｃ）に示したように、ホール５０を形成するためにＲ
ＩＥを行なう場合、レジスト層４８と絶縁層４４、４６
（ＳｉＯ2 ）の選択比が取れない、すなわち、レジスト
層４８も絶縁層４４のエッチング時にエッチングされて
しまう。これによって、ホール５０の形状がテーパ状に
なってしまう。したがって、第二ゲート電極層４７の孔
径Ｇ6 、第一ゲート電極層４５の孔径Ｇ5がサイドエッ
チングによって拡大してしまい、それぞれの孔径Ｇ5 、
Ｇ6 を独立して制御することは困難である。また、図４
で説明した方法では孔径Ｇ5 より孔径Ｇ6 を小さくする
ことは不可能であり、さらに、孔径Ｇ5 と孔径Ｇ6 の差
が大きいほどエミッタ材料層５３のリフトオフが困難に
なる。
【０００８】また、孔径Ｇ6 が孔径Ｇ5 より大きくなる
と、例えば図５（ａ）に示されているように、エミッタ
材料層５３を堆積させてエミッタ５４を形成する際、エ
ミッタ５４を形成するＭｏの一部が第二ゲート電極層４
７を通過して、第一ゲート電極層４５に堆積部５５とし
て残積してしまう場合がある。この場合、リフトオフで
は第一ゲート電極層４５に付着している堆積部５５を取
り除くことが困難とされ、図５（ｂ）に示されているよ
うにリフトオフ後にも残ってしまう。また、堆積部５５
を取り除くためにエッチングを行なうと第一ゲート電極
層４５の突出部分が取れてしまうという問題がある。そ
こで、Ｍｏの残積を防ぐために剥離層５１を厚くする
と、エミッタ５４が小さくなってしまい、必要なエミッ
ション特性が得られない。
と、例えば図５（ａ）に示されているように、エミッタ
材料層５３を堆積させてエミッタ５４を形成する際、エ
ミッタ５４を形成するＭｏの一部が第二ゲート電極層４
７を通過して、第一ゲート電極層４５に堆積部５５とし
て残積してしまう場合がある。この場合、リフトオフで
は第一ゲート電極層４５に付着している堆積部５５を取
り除くことが困難とされ、図５（ｂ）に示されているよ
うにリフトオフ後にも残ってしまう。また、堆積部５５
を取り除くためにエッチングを行なうと第一ゲート電極
層４５の突出部分が取れてしまうという問題がある。そ
こで、Ｍｏの残積を防ぐために剥離層５１を厚くする
と、エミッタ５４が小さくなってしまい、必要なエミッ
ション特性が得られない。
【０００９】さらに、引き出し用として形成される第一
ゲート電極層４５の孔径Ｇ5 と集束用として形成される
第二ゲート電極層４７の孔径Ｇ6 を個々に制御すること
が困難なため、エミッタ５４から放出される電子の集束
機能と分配率を両立させるようにＦＥＣを構成すること
が容易ではない。
ゲート電極層４５の孔径Ｇ5 と集束用として形成される
第二ゲート電極層４７の孔径Ｇ6 を個々に制御すること
が困難なため、エミッタ５４から放出される電子の集束
機能と分配率を両立させるようにＦＥＣを構成すること
が容易ではない。
【００１０】
【課題を解決するための手段】本発明はこのような問題
点を解決するためになされたもので、基板の上にカソー
ド電極、第一絶縁層、第一ゲート電極層、第二絶縁層、
第二ゲート電極層を順次積層し、前記第二ゲート電極層
の上に形成したレジスト層でパターニングして、前記第
二ゲート電極層及び前記第二絶縁層の所定の位置に第一
のホールをドライエッチングにより形成し、次に前記レ
ジスト層を剥離した後に、回転斜め蒸着によって少なく
とも前記第二ゲート電極層をメタル層で被着し、前記第
一のホールの底面及び前記第一ゲート電極層及び前記第
一絶縁層に対してドライエッチングすることによって前
記第一のホールに続く第二のホールを形成し、前記メタ
ル層を剥離した後に、前記第二のホールの底面にリフト
オフ工程によりコーン状のエミッタを形成する。
点を解決するためになされたもので、基板の上にカソー
ド電極、第一絶縁層、第一ゲート電極層、第二絶縁層、
第二ゲート電極層を順次積層し、前記第二ゲート電極層
の上に形成したレジスト層でパターニングして、前記第
二ゲート電極層及び前記第二絶縁層の所定の位置に第一
のホールをドライエッチングにより形成し、次に前記レ
ジスト層を剥離した後に、回転斜め蒸着によって少なく
とも前記第二ゲート電極層をメタル層で被着し、前記第
一のホールの底面及び前記第一ゲート電極層及び前記第
一絶縁層に対してドライエッチングすることによって前
記第一のホールに続く第二のホールを形成し、前記メタ
ル層を剥離した後に、前記第二のホールの底面にリフト
オフ工程によりコーン状のエミッタを形成する。
【００１１】また、基板の上にカソード電極、第一絶縁
層、第一ゲート電極層、第二絶縁層、第二ゲート電極層
を順次積層し、該第二ゲート電極層の上に形成したレジ
スト層でパターニングして、前記第二ゲート電極層及び
前記第二絶縁層の所定の位置に第一のホールをドライエ
ッチングにより形成し、次に回転斜め蒸着によって前記
レジスト層の上にメタル層を形成して前記第一のホール
の底面及び前記第一ゲート電極層及び前記第一絶縁層に
前記第一のホールに続く第二のホールをドライエッチン
グにより形成し、次に前記レジスト層及びメタル層を剥
離して、前記第二のホール内にリフトオフ工程によりコ
ーン状のエミッタを形成する。
層、第一ゲート電極層、第二絶縁層、第二ゲート電極層
を順次積層し、該第二ゲート電極層の上に形成したレジ
スト層でパターニングして、前記第二ゲート電極層及び
前記第二絶縁層の所定の位置に第一のホールをドライエ
ッチングにより形成し、次に回転斜め蒸着によって前記
レジスト層の上にメタル層を形成して前記第一のホール
の底面及び前記第一ゲート電極層及び前記第一絶縁層に
前記第一のホールに続く第二のホールをドライエッチン
グにより形成し、次に前記レジスト層及びメタル層を剥
離して、前記第二のホール内にリフトオフ工程によりコ
ーン状のエミッタを形成する。
【００１２】さらに、基板の上にカソード電極、第一絶
縁層、第一ゲート電極層、第二絶縁層、第二ゲート電極
層を順次積層し、該第二ゲート電極層の上に形成したレ
ジスト層でパターニングして、前記第二ゲート電極層及
び前記第二絶縁層に第一のホールをドライエッチングに
より形成して前記レジスト層を剥離して、次に前記第一
のホールの底面及び第一のホールの周囲をエッチングし
て第一ゲート電極層を露出させ、次に回転斜め蒸着によ
って第二ゲート電極層上及び前記第一のホールの壁部及
び前記第一のホールの底面となる第一ゲート電極部の一
部にメタル層を形成し、次に前記第一ゲート電極層及び
前記第一絶縁層に第二のホールをエッチングにより形成
し、次にエミッタ材料層を堆積させることによって前記
第二のホール内にコーン状のエミッタを形成して、前記
メタル層及びエミッタ材料層をリフトオフする。
縁層、第一ゲート電極層、第二絶縁層、第二ゲート電極
層を順次積層し、該第二ゲート電極層の上に形成したレ
ジスト層でパターニングして、前記第二ゲート電極層及
び前記第二絶縁層に第一のホールをドライエッチングに
より形成して前記レジスト層を剥離して、次に前記第一
のホールの底面及び第一のホールの周囲をエッチングし
て第一ゲート電極層を露出させ、次に回転斜め蒸着によ
って第二ゲート電極層上及び前記第一のホールの壁部及
び前記第一のホールの底面となる第一ゲート電極部の一
部にメタル層を形成し、次に前記第一ゲート電極層及び
前記第一絶縁層に第二のホールをエッチングにより形成
し、次にエミッタ材料層を堆積させることによって前記
第二のホール内にコーン状のエミッタを形成して、前記
メタル層及びエミッタ材料層をリフトオフする。
【００１３】本発明によれば、第二ゲート電極層にメタ
ル層を形成した状態で第一ゲート電極層の孔径をエッチ
ングするので、第二ゲート電極層がメタル層に保護され
エッチングされないので、各ゲート電極層の孔径の大き
さを独立して制御することができるようになる。
ル層を形成した状態で第一ゲート電極層の孔径をエッチ
ングするので、第二ゲート電極層がメタル層に保護され
エッチングされないので、各ゲート電極層の孔径の大き
さを独立して制御することができるようになる。
【００１４】
【発明の実施の形態】以下、本発明の電界放出素子の製
造方法の実施の形態を説明する。図１（ａ）（ｂ）
（ｃ）（ｄ）、及び図２（ａ）（ｂ）（ｃ）（ｄ）
（ｅ）は本実施の形態の電界放出素子の製造方法を説明
する工程図であり、これらの工程図に示されている基板
１、薄膜導体層２、抵抗層３、第一絶縁層４、第一ゲー
ト電極層５、第二絶縁層６、第二ゲート電極層７、レジ
スト層８は先に図４で説明した基板４１、薄膜導体層４
２、抵抗層４３、第一絶縁層４４、第一ゲート電極層４
５、第二絶縁層４６、第二ゲート電極層４７、レジスト
層４８に対応している。
造方法の実施の形態を説明する。図１（ａ）（ｂ）
（ｃ）（ｄ）、及び図２（ａ）（ｂ）（ｃ）（ｄ）
（ｅ）は本実施の形態の電界放出素子の製造方法を説明
する工程図であり、これらの工程図に示されている基板
１、薄膜導体層２、抵抗層３、第一絶縁層４、第一ゲー
ト電極層５、第二絶縁層６、第二ゲート電極層７、レジ
スト層８は先に図４で説明した基板４１、薄膜導体層４
２、抵抗層４３、第一絶縁層４４、第一ゲート電極層４
５、第二絶縁層４６、第二ゲート電極層４７、レジスト
層４８に対応している。
【００１５】すなわち、図１（ａ）に示すように、ガラ
ス等の基板１の上にカソード電極となる薄膜導体層２が
蒸着により形成されており、さらにその上に不純物をド
ープしたＳｉを成膜して抵抗層３を形成し、さらにＳｉ
Ｏ2 によって絶縁層４が形成されている。そして、その
上に第一ゲート電極層５となるＮｂが蒸着される。そし
て、この第一ゲート電極層５上に前記した第一絶縁層４
と同様に第二絶縁層６がＳｉＯ2 で形成され、さらに第
二ゲート電極層７が第一ゲート電極層５と同一のＮｂ材
料で成膜される。第二ゲート電極層７の上にはホールを
形成するためのレジスト層８が設けられるが、本実施の
形態では先に図４（ａ）に示した従来例よりも、薄く形
成することができる。これによって、ホールパターニン
グを行なう際の解像度を向上することができる。
ス等の基板１の上にカソード電極となる薄膜導体層２が
蒸着により形成されており、さらにその上に不純物をド
ープしたＳｉを成膜して抵抗層３を形成し、さらにＳｉ
Ｏ2 によって絶縁層４が形成されている。そして、その
上に第一ゲート電極層５となるＮｂが蒸着される。そし
て、この第一ゲート電極層５上に前記した第一絶縁層４
と同様に第二絶縁層６がＳｉＯ2 で形成され、さらに第
二ゲート電極層７が第一ゲート電極層５と同一のＮｂ材
料で成膜される。第二ゲート電極層７の上にはホールを
形成するためのレジスト層８が設けられるが、本実施の
形態では先に図４（ａ）に示した従来例よりも、薄く形
成することができる。これによって、ホールパターニン
グを行なう際の解像度を向上することができる。
【００１６】まず、レジスト層８に対してパターニング
を行ない図１（ｂ）に示されているように開口パターン
９を形成する。その後、この開口パターン９に対して例
えばＳＦ6 ガスとＣＨＦ3 ガスを併用した２連続ＲＩＥ
（リアクティブ・イオン・エッチング）により、異方性
エッチングを行い、第二ゲート電極層７、第二絶縁層６
に図１（ｃ）に示されているように第一開口部とされる
ホール１０ａを形成する。そして、図１（ｄ）に示され
ているように第二ゲート電極層７上からレジスト層８を
剥離する。
を行ない図１（ｂ）に示されているように開口パターン
９を形成する。その後、この開口パターン９に対して例
えばＳＦ6 ガスとＣＨＦ3 ガスを併用した２連続ＲＩＥ
（リアクティブ・イオン・エッチング）により、異方性
エッチングを行い、第二ゲート電極層７、第二絶縁層６
に図１（ｃ）に示されているように第一開口部とされる
ホール１０ａを形成する。そして、図１（ｄ）に示され
ているように第二ゲート電極層７上からレジスト層８を
剥離する。
【００１７】次に、図２に従いその後の工程を説明す
る。レジスト層８を剥離した後に図２（ａ）に示されて
いるように、回転斜め蒸着によって、例えばＡｌ、Ｃｒ
等の耐ドライエッチング用のメタル層１１を堆積させ、
第二ゲート電極層７を保護するとともに、図２（ｂ）に
示されているように、第二絶縁層６、第一ゲート電極層
５、第一絶縁層４に対してドライエッチングを行ない第
二開口部とされるホール１０ｂを形成する。このとき第
二ゲート電極層７はメタル層１１に保護されているの
で、その孔径Ｇ2 を広げることなしにエッチングを行な
うことができる。第一ゲート電極層５の孔径Ｇ1 はメタ
ル層１１を蒸着する厚みを定めることによって、ほぼＧ
1 ≒Ｇ2 又はＧ1 ＜Ｇ2 となるようにすることができ、
且つ第一ゲート電極層５のエッチング条件にてサイドエ
ッチング量を増やすことでＧ1 ＞Ｇ2 も可能である。ま
た、第二絶縁層６のサイド部分の拡がりもエッチング量
で制御することができる。
る。レジスト層８を剥離した後に図２（ａ）に示されて
いるように、回転斜め蒸着によって、例えばＡｌ、Ｃｒ
等の耐ドライエッチング用のメタル層１１を堆積させ、
第二ゲート電極層７を保護するとともに、図２（ｂ）に
示されているように、第二絶縁層６、第一ゲート電極層
５、第一絶縁層４に対してドライエッチングを行ない第
二開口部とされるホール１０ｂを形成する。このとき第
二ゲート電極層７はメタル層１１に保護されているの
で、その孔径Ｇ2 を広げることなしにエッチングを行な
うことができる。第一ゲート電極層５の孔径Ｇ1 はメタ
ル層１１を蒸着する厚みを定めることによって、ほぼＧ
1 ≒Ｇ2 又はＧ1 ＜Ｇ2 となるようにすることができ、
且つ第一ゲート電極層５のエッチング条件にてサイドエ
ッチング量を増やすことでＧ1 ＞Ｇ2 も可能である。ま
た、第二絶縁層６のサイド部分の拡がりもエッチング量
で制御することができる。
【００１８】このように、本発明ではメタル層１１を回
転斜め蒸着によって形成する際に、その厚みと第一ゲー
ト電極層５のサイドエッチング量を制御することによっ
て、第一ゲート電極層５の孔径Ｇ1 の大きさを制御する
ことができる。なお、図２（ｂ）におけるエッチングに
おいては、抵抗層３の直前で停止させ、第一絶縁層４を
所定の厚みだけ残すようにする。
転斜め蒸着によって形成する際に、その厚みと第一ゲー
ト電極層５のサイドエッチング量を制御することによっ
て、第一ゲート電極層５の孔径Ｇ1 の大きさを制御する
ことができる。なお、図２（ｂ）におけるエッチングに
おいては、抵抗層３の直前で停止させ、第一絶縁層４を
所定の厚みだけ残すようにする。
【００１９】次に、図２（ｃ）に示されているように、
ウエット処理を行なう。すなわち、例えばリン酸によっ
てメタル層１１を除去し、さらに、例えばフッ酸を使用
し、ホール１０ａの壁部を形成している第二絶縁層６及
びホール１０ｂの壁部を形成している第一絶縁層４をウ
エットエッチングする。そして、抵抗層３が露出し、か
つ第一ゲート電極層５および第二ゲート電極層７が若干
張り出した状態となるようにする。
ウエット処理を行なう。すなわち、例えばリン酸によっ
てメタル層１１を除去し、さらに、例えばフッ酸を使用
し、ホール１０ａの壁部を形成している第二絶縁層６及
びホール１０ｂの壁部を形成している第一絶縁層４をウ
エットエッチングする。そして、抵抗層３が露出し、か
つ第一ゲート電極層５および第二ゲート電極層７が若干
張り出した状態となるようにする。
【００２０】その後、図２（ｄ）に示されているよう
に、第二ゲート電極層７の上に例えばＡｌ等のメタル層
１２、及び例えばＣｒ等のバッファ材料層１３を蒸着さ
せる。このとき、ホール１０ｂの底面（抵抗層３）には
バッファ層１３ａが形成される。さらに、バッファ材料
層１３の上から例えばＭｏ等のエミッタ材料層１４を堆
積させ、バッファ層１３ａの上にエミッタ１５を形成す
る。メタル層１２はリフトオフ層として形成され、エミ
ッタ１５が形成された後にバッファ材料層１３、エミッ
タ材料層１４を除去する為に形成されいる。そして、図
２（ｄ）に示したようにホール１０ｂ内にエミッタ１５
を形成した後に、例えばリン酸等によるリフトオフを行
ない、図２（ｅ）に示されているように、エミッタ材料
層１４を取り除くことによって、２層構造のＦＥＣ積層
基板が形成される。
に、第二ゲート電極層７の上に例えばＡｌ等のメタル層
１２、及び例えばＣｒ等のバッファ材料層１３を蒸着さ
せる。このとき、ホール１０ｂの底面（抵抗層３）には
バッファ層１３ａが形成される。さらに、バッファ材料
層１３の上から例えばＭｏ等のエミッタ材料層１４を堆
積させ、バッファ層１３ａの上にエミッタ１５を形成す
る。メタル層１２はリフトオフ層として形成され、エミ
ッタ１５が形成された後にバッファ材料層１３、エミッ
タ材料層１４を除去する為に形成されいる。そして、図
２（ｄ）に示したようにホール１０ｂ内にエミッタ１５
を形成した後に、例えばリン酸等によるリフトオフを行
ない、図２（ｅ）に示されているように、エミッタ材料
層１４を取り除くことによって、２層構造のＦＥＣ積層
基板が形成される。
【００２１】このように、本実施の形態では、例えば図
２（ａ）に示したメタル層１１を回転斜め蒸着によって
形成する際に、その厚みを制御して第二ゲート電極層７
に形成されている孔径Ｇ2 の内側にどれだけせり出させ
るかによって、第一ゲート電極層５の孔径Ｇ1 の大きさ
を制御することができる。また、図２（ｂ）に示したよ
うに、第一ゲート電極層５をエッチングする場合、第二
ゲート電極層７はメタル層１１によって保護されている
ので、サイドエッチングによって孔径Ｇ2 が広がること
を防止できる。さらに、孔径Ｇ1 と孔径Ｇ2 を独立して
制御することができるので、孔径Ｇ1りも孔径Ｇ2 を大
きく形成することも可能になる。
２（ａ）に示したメタル層１１を回転斜め蒸着によって
形成する際に、その厚みを制御して第二ゲート電極層７
に形成されている孔径Ｇ2 の内側にどれだけせり出させ
るかによって、第一ゲート電極層５の孔径Ｇ1 の大きさ
を制御することができる。また、図２（ｂ）に示したよ
うに、第一ゲート電極層５をエッチングする場合、第二
ゲート電極層７はメタル層１１によって保護されている
ので、サイドエッチングによって孔径Ｇ2 が広がること
を防止できる。さらに、孔径Ｇ1 と孔径Ｇ2 を独立して
制御することができるので、孔径Ｇ1りも孔径Ｇ2 を大
きく形成することも可能になる。
【００２２】なお、本実施の形態では図１（ｃ）に示し
たように、ドライエッチングによってホール１０ａを形
成した後にレジスト層８を剥離するように説明したが、
例えば図１（ｃ）に示した状態で、レジスト層８を剥離
せずにその上からメタル層１１を蒸着して、エミッタ１
５を形成した後のリフトオフ時（図２（ｅ））に、例え
ばリン酸とレジスト剥離液を用いて除去するようにして
もよい。この場合、メタル層１１はレジスト層８の上に
形成されているので、レジスト層８とともにきれいに除
去することができ、メタル層剥離工程を省略することが
できるようになる。
たように、ドライエッチングによってホール１０ａを形
成した後にレジスト層８を剥離するように説明したが、
例えば図１（ｃ）に示した状態で、レジスト層８を剥離
せずにその上からメタル層１１を蒸着して、エミッタ１
５を形成した後のリフトオフ時（図２（ｅ））に、例え
ばリン酸とレジスト剥離液を用いて除去するようにして
もよい。この場合、メタル層１１はレジスト層８の上に
形成されているので、レジスト層８とともにきれいに除
去することができ、メタル層剥離工程を省略することが
できるようになる。
【００２３】次に、図３にしたがい本発明の他の実施の
形態を説明する。なお、この実施の形態では先に図１
（ａ）〜（ｄ）で説明した工程は同様とされ、図３
（ａ）からは図１（ｄ）に続く工程を示している。ま
た、図３に示されている基板２１、薄膜導体層２２、抵
抗層２３、第一絶縁層２４、第一ゲート電極層２５、第
二絶縁層２６、第二ゲート電極層２７、ホール２８ａ、
２８ｂは先に図１で説明した基板１、薄膜導体層２、抵
抗層３、第一絶縁層４、第一ゲート電極層５、第二絶縁
層６、第二ゲート電極層７、ホール１０ａ、１０ｂに対
応している。
形態を説明する。なお、この実施の形態では先に図１
（ａ）〜（ｄ）で説明した工程は同様とされ、図３
（ａ）からは図１（ｄ）に続く工程を示している。ま
た、図３に示されている基板２１、薄膜導体層２２、抵
抗層２３、第一絶縁層２４、第一ゲート電極層２５、第
二絶縁層２６、第二ゲート電極層２７、ホール２８ａ、
２８ｂは先に図１で説明した基板１、薄膜導体層２、抵
抗層３、第一絶縁層４、第一ゲート電極層５、第二絶縁
層６、第二ゲート電極層７、ホール１０ａ、１０ｂに対
応している。
【００２４】この実施の形態では、図１（ｄ）で説明し
た例と同様に、第二ゲート電極層２７と絶縁層２６をエ
ッチングした後にウエット処理を施し、さらに例えば図
３（ａ）に示されているように第一開口部とされるホー
ル２８ａの壁部をエッチングして、第二ゲート電極層２
７が若干張り出した状態となるようにする。また、この
とき第一ゲート電極層２５をホール２８ａの底部として
露出させるようにする。そしてこの実施の形態では、第
二ゲート電極層２７の上に例えば角度θを以て、例えば
Ａｌ、Ｃｒ等の金属を回転斜め蒸着によって蒸着し、図
３（ｂ）に示されているようにメタル層２９を形成す
る。なお角度θは回転斜め蒸着を行なったときに、ホー
ル２８ａの底面として露出されている第一ゲート電極層
２５の端部付近にも堆積される角度とする。
た例と同様に、第二ゲート電極層２７と絶縁層２６をエ
ッチングした後にウエット処理を施し、さらに例えば図
３（ａ）に示されているように第一開口部とされるホー
ル２８ａの壁部をエッチングして、第二ゲート電極層２
７が若干張り出した状態となるようにする。また、この
とき第一ゲート電極層２５をホール２８ａの底部として
露出させるようにする。そしてこの実施の形態では、第
二ゲート電極層２７の上に例えば角度θを以て、例えば
Ａｌ、Ｃｒ等の金属を回転斜め蒸着によって蒸着し、図
３（ｂ）に示されているようにメタル層２９を形成す
る。なお角度θは回転斜め蒸着を行なったときに、ホー
ル２８ａの底面として露出されている第一ゲート電極層
２５の端部付近にも堆積される角度とする。
【００２５】次に、図３（ｃ）に示されているように、
第一ゲート電極層２５と第一絶縁層２４のエッチングを
行ない第二開口部とされるホール２８ｂを形成すること
になるが、このときの、第一ゲート電極層２５の孔径Ｇ
3 の大きさは図３（ｂ）に示した第一ゲート電極層２５
が露出している面積に相当する。つまり、図３（ｂ）に
おいて回転斜め蒸着を行なう角度θを変えることによっ
て、孔径Ｇ3 の大きさを設定することができるようにな
る。第一ゲート電極層２５と第一絶縁層２４がエッチン
グされた後、図３（ｄ）に示されているように、ウエッ
ト処理によってホール２８ｂにおける第一絶縁層２４の
壁部をエッチングして、第一ゲート電極層２５の端部が
若干張り出した状態となるようにする。
第一ゲート電極層２５と第一絶縁層２４のエッチングを
行ない第二開口部とされるホール２８ｂを形成すること
になるが、このときの、第一ゲート電極層２５の孔径Ｇ
3 の大きさは図３（ｂ）に示した第一ゲート電極層２５
が露出している面積に相当する。つまり、図３（ｂ）に
おいて回転斜め蒸着を行なう角度θを変えることによっ
て、孔径Ｇ3 の大きさを設定することができるようにな
る。第一ゲート電極層２５と第一絶縁層２４がエッチン
グされた後、図３（ｄ）に示されているように、ウエッ
ト処理によってホール２８ｂにおける第一絶縁層２４の
壁部をエッチングして、第一ゲート電極層２５の端部が
若干張り出した状態となるようにする。
【００２６】そして、メタル層２９の上にバッファ材料
層３０、エミッタ材料層３１を堆積させて、図３（ｅ）
に示されているように抵抗層２３の上にバッファ層３０
ａ、エミッタ３２を形成し、その後例えばリン酸等によ
ってエミッタ材料層３１と共にメタル層２９をリフトオ
フする。これによって、図３（ｆ）に示されているよう
に二層構造のＦＥＣを構成することができるようにな
る。このように、他の実施の形態では、図３（ｂ）に示
したように、第二ゲート電極層２７を保護するメタル層
２９を形成することによって、このメタル層２９をリフ
トオフするとともにエミッタ材料層３１を除去すること
ができるので、先に図２（ｄ）に示したように、エミッ
タ材料層１４をリフトオフするためのメタル層１２を形
成する必要がなく、製造工程を簡素化することができる
ようになる。また、リフトオフを行なう場合に、第一ゲ
ート電極２５付近に堆積したＭｏ等のエミッタ材料層３
１の一部を同時に除去することができるようになる。
層３０、エミッタ材料層３１を堆積させて、図３（ｅ）
に示されているように抵抗層２３の上にバッファ層３０
ａ、エミッタ３２を形成し、その後例えばリン酸等によ
ってエミッタ材料層３１と共にメタル層２９をリフトオ
フする。これによって、図３（ｆ）に示されているよう
に二層構造のＦＥＣを構成することができるようにな
る。このように、他の実施の形態では、図３（ｂ）に示
したように、第二ゲート電極層２７を保護するメタル層
２９を形成することによって、このメタル層２９をリフ
トオフするとともにエミッタ材料層３１を除去すること
ができるので、先に図２（ｄ）に示したように、エミッ
タ材料層１４をリフトオフするためのメタル層１２を形
成する必要がなく、製造工程を簡素化することができる
ようになる。また、リフトオフを行なう場合に、第一ゲ
ート電極２５付近に堆積したＭｏ等のエミッタ材料層３
１の一部を同時に除去することができるようになる。
【００２７】
【発明の効果】以上、説明したように本発明は、エミッ
タコーンが形成されるホールをエッチングする工程で、
メタル層をレジスト膜としてエッチングする工程を付加
することにより、第一ゲート電極層の孔径をエッチング
する際に第二ゲート電極層がエッチングされないので、
第一及び第二ゲート電極層の孔径をそれぞれ独立して制
御することができるようになる。また、メタル層を形成
する例えばＡｌと、絶縁層を形成するＳｉＯ2 の選択性
が高いため、Ｏ2 等を用いてエッチングレートを速くす
ることができるようになる。さらに、メタル層をリフト
オフ層と兼用することにより、工程数を削減することが
できる。またさらに、レジスト層上に直接メタル層を斜
め蒸着することで、レジスト層を除去することによって
レジスト層と共にメタル層を高速かつ確実に除去するこ
とができるという利点がある。
タコーンが形成されるホールをエッチングする工程で、
メタル層をレジスト膜としてエッチングする工程を付加
することにより、第一ゲート電極層の孔径をエッチング
する際に第二ゲート電極層がエッチングされないので、
第一及び第二ゲート電極層の孔径をそれぞれ独立して制
御することができるようになる。また、メタル層を形成
する例えばＡｌと、絶縁層を形成するＳｉＯ2 の選択性
が高いため、Ｏ2 等を用いてエッチングレートを速くす
ることができるようになる。さらに、メタル層をリフト
オフ層と兼用することにより、工程数を削減することが
できる。またさらに、レジスト層上に直接メタル層を斜
め蒸着することで、レジスト層を除去することによって
レジスト層と共にメタル層を高速かつ確実に除去するこ
とができるという利点がある。
【図１】本発明の実施の形態の電界放出素子の製造方法
の工程を説明する図である。
の工程を説明する図である。
【図２】図１に続く実施の形態の電界放出素子の製造方
法の工程を説明する図である。
法の工程を説明する図である。
【図３】本発明の他の実施の形態の電界放出素子の製造
方法の工程を説明する図である。
方法の工程を説明する図である。
【図４】従来の電界放出素子の製造方法の工程を説明す
る図である。
る図である。
【図５】従来の第一ゲート電極層に堆積したエミッタ材
料を説明する図である。
料を説明する図である。
１、２１ 基板 ２、２２ 薄膜導体層 ３、２３ 抵抗層 ４、６、２４、２６ 絶縁層 ５、２５ 第一ゲート電極層 ７、２７ 第二ゲート電極層 ８ レジスト層 １０ａ、１０ｂ ホール １１、１２、２９ メタル層 １３、３０ バッファ材料層 １４、３１ エミッタ材料層 １５、３２ エミッタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小原 有司 千葉県茂原市大芝629 双葉電子工業株 式会社内 (56)参考文献 特開 平８−321255（ＪＰ，Ａ) 特開 平５−242794（ＪＰ，Ａ) 特開 平７−122179（ＪＰ，Ａ) 特開 平７−29484（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 9/02
Claims (3)
- 【請求項１】 基板の上にカソード電極、第一絶縁層、
第一ゲート電極層、第二絶縁層、第二ゲート電極層を順
次積層し、前記第二ゲート電極層の上に形成したレジス
ト層でパターニングして、前記第二ゲート電極層及び前
記第二絶縁層の所定の位置に第一のホールをドライエッ
チングにより形成し、次に前記レジスト層を剥離した後
に、回転斜め蒸着によって少なくとも前記第二ゲート電
極層をメタル層で被着し、前記第一のホールの底面及び
前記第一ゲート電極層及び前記第一絶縁層に対してドラ
イエッチングすることによって前記第一のホールに続く
第二のホールを形成し、前記メタル層を剥離した後に、
前記第二のホールの底面にリフトオフ工程によりコーン
状のエミッタを堆積することを特徴とする電界放出素子
の製造方法。 - 【請求項２】 基板の上にカソード電極、第一絶縁層、
第一ゲート電極層、第二絶縁層、第二ゲート電極層を順
次積層し、該第二ゲート電極層の上に形成したレジスト
層でパターニングして、前記第二ゲート電極層及び前記
第二絶縁層の所定の位置に第一のホールをドライエッチ
ングにより形成し、次に回転斜め蒸着によって前記レジ
スト層の上にメタル層を形成して前記第一のホールの底
面及び前記第一ゲート電極層及び前記第一絶縁層に前記
第一のホールに続く第二のホールをドライエッチングに
より形成し、次に前記レジスト層及びメタル層を剥離し
た後に、前記第二のホール内にリフトオフ工程によりコ
ーン状のエミッタを堆積することを特徴とする電界放出
素子の製造方法。 - 【請求項３】 基板の上にカソード電極、第一絶縁層、
第一ゲート電極層、第二絶縁層、第二ゲート電極層を順
次積層し、該第二ゲート電極層の上に形成したレジスト
層でパターニングして、前記第二ゲート電極層及び前記
第二絶縁層に第一のホールをドライエッチングにより形
成して前記レジスト層を剥離して、次に前記第一のホー
ルの底面及び第一のホールの周囲をエッチングして第一
ゲート電極層を露出させ、次に回転斜め蒸着によって第
二ゲート電極層上及び前記第一のホールの壁部及び前記
第一のホールの底面となる第一ゲート電極部の一部にメ
タル層を形成し、次に前記第一ゲート電極層及び前記第
一絶縁層に第二のホールをエッチングにより形成し、次
にエミッタ材料層を堆積させることによって前記第二の
ホール内にコーン状のエミッタを形成して、前記メタル
層及びエミッタ材料層をリフトオフすることを特徴とす
る電界放出素子の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183797A JP3044603B2 (ja) | 1997-01-08 | 1997-01-08 | 電界放出素子の製造方法 |
| KR1019980000137A KR100307192B1 (ko) | 1997-01-08 | 1998-01-06 | 전계방출소자의제조방법 |
| FR9800118A FR2758206B1 (fr) | 1997-01-08 | 1998-01-08 | Procede de fabrication d'une cathode a emission de champ |
| TW087100182A TW407288B (en) | 1997-01-08 | 1998-01-08 | Method for manufacturing field emission cathode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183797A JP3044603B2 (ja) | 1997-01-08 | 1997-01-08 | 電界放出素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10199400A JPH10199400A (ja) | 1998-07-31 |
| JP3044603B2 true JP3044603B2 (ja) | 2000-05-22 |
Family
ID=11788860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183797A Expired - Fee Related JP3044603B2 (ja) | 1997-01-08 | 1997-01-08 | 電界放出素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP3044603B2 (ja) |
| KR (1) | KR100307192B1 (ja) |
| FR (1) | FR2758206B1 (ja) |
| TW (1) | TW407288B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100576733B1 (ko) * | 2003-01-15 | 2006-05-03 | 학교법인 포항공과대학교 | 일체형 3극구조 전계방출디스플레이 및 그 제조 방법 |
| KR100523840B1 (ko) | 2003-08-27 | 2005-10-27 | 한국전자통신연구원 | 전계 방출 소자 |
| JP2010225297A (ja) * | 2009-03-19 | 2010-10-07 | Futaba Corp | 冷陰極電子源の製造方法及び冷陰極電子源。 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05314891A (ja) * | 1992-05-12 | 1993-11-26 | Nec Corp | 電界放出冷陰極およびその製造方法 |
| JP3246137B2 (ja) * | 1993-10-25 | 2002-01-15 | 双葉電子工業株式会社 | 電界放出カソード及び電界放出カソードの製造方法 |
| US5442193A (en) * | 1994-02-22 | 1995-08-15 | Motorola | Microelectronic field emission device with breakdown inhibiting insulated gate electrode |
| JPH07282720A (ja) * | 1994-04-08 | 1995-10-27 | Sony Corp | 電子放出源の製造方法 |
| EP0724280B1 (en) * | 1995-01-30 | 2002-07-24 | Nec Corporation | Method of fabricating a field-emission cold cathode |
| JP3070469B2 (ja) * | 1995-03-20 | 2000-07-31 | 日本電気株式会社 | 電界放射冷陰極およびその製造方法 |
-
1997
- 1997-01-08 JP JP1183797A patent/JP3044603B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-06 KR KR1019980000137A patent/KR100307192B1/ko not_active IP Right Cessation
- 1998-01-08 FR FR9800118A patent/FR2758206B1/fr not_active Expired - Fee Related
- 1998-01-08 TW TW087100182A patent/TW407288B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
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| KR19980070360A (ko) | 1998-10-26 |
| JPH10199400A (ja) | 1998-07-31 |
| FR2758206A1 (fr) | 1998-07-10 |
| TW407288B (en) | 2000-10-01 |
| FR2758206B1 (fr) | 1999-08-20 |
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