JP2846988B2 - 電界放出型電子放出源素子 - Google Patents
電界放出型電子放出源素子Info
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- JP2846988B2 JP2846988B2 JP34720291A JP34720291A JP2846988B2 JP 2846988 B2 JP2846988 B2 JP 2846988B2 JP 34720291 A JP34720291 A JP 34720291A JP 34720291 A JP34720291 A JP 34720291A JP 2846988 B2 JP2846988 B2 JP 2846988B2
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Description
【０００１】
【産業上の利用分野】本発明は、電界放出の原理により
電子を放出する電界放出型電子放出源素子に関する。
電子を放出する電界放出型電子放出源素子に関する。
【０００２】
【従来の技術】電界放出型の陰極構造を有する集積型真
空管は、例えば、シー．エー．スピント（C.A.Spindt）
等の米国特許第３、７８９、４７１号によって公知であ
る。これらのデバイスの素子構成は、電子放出部である
陰極と、陰極に電界を印加し陰極より電子を放出させる
役割を有するゲート電極とを基本としている。電界放出
型陰極において、その動作電圧を低下させる一つの手段
としては、陰極に印加される実効的な電界強度を大きく
するために陰極、ゲート電極間の距離を小さくすること
が挙げられる。現在、広く知られている素子は、シー．
エー．スピント（C.A.Spindt）等の米国特許第３、７８
９、４７１号や、エイチ．エフ．グレイ（H. F. Gray)
等の米国特許第４、３０７、５０７号に見られる構造を
採用している。
空管は、例えば、シー．エー．スピント（C.A.Spindt）
等の米国特許第３、７８９、４７１号によって公知であ
る。これらのデバイスの素子構成は、電子放出部である
陰極と、陰極に電界を印加し陰極より電子を放出させる
役割を有するゲート電極とを基本としている。電界放出
型陰極において、その動作電圧を低下させる一つの手段
としては、陰極に印加される実効的な電界強度を大きく
するために陰極、ゲート電極間の距離を小さくすること
が挙げられる。現在、広く知られている素子は、シー．
エー．スピント（C.A.Spindt）等の米国特許第３、７８
９、４７１号や、エイチ．エフ．グレイ（H. F. Gray)
等の米国特許第４、３０７、５０７号に見られる構造を
採用している。
【０００３】図７に、シー．エー．スピント（C.A.Spin
dt）等によって提案された基本的な電界放出型電子放出
源素子の構成図を示す。
dt）等によって提案された基本的な電界放出型電子放出
源素子の構成図を示す。
【０００４】この電界放出型電子放出源素子は、円錐形
状の電子放出部である陰極３３が、金属又は半導体材料
で形成された基板電極３０の上に形成され、陰極３３の
周辺の基板電極３０の上には絶縁層３１を挟んでゲート
電極３２が積層されている。このような構成において、
陰極３３とゲート電極３２との間に電圧を印加すると、
その間に高電界が発生し、電界放出の原理によって陰極
３３の先端より電子が放出される。
状の電子放出部である陰極３３が、金属又は半導体材料
で形成された基板電極３０の上に形成され、陰極３３の
周辺の基板電極３０の上には絶縁層３１を挟んでゲート
電極３２が積層されている。このような構成において、
陰極３３とゲート電極３２との間に電圧を印加すると、
その間に高電界が発生し、電界放出の原理によって陰極
３３の先端より電子が放出される。
【０００５】次に、この素子の製造工程について図８を
参照して説明する。
参照して説明する。
【０００６】同図（Ａ）に示すように、半導体（例えば
シリコン）基板３０の表面に絶縁層３１ａ（例えば二酸
化シリコンＳｉＯ2 ）、ゲート電極層３２ａを順次形成
する。次に、図８（Ｂ）に示すようにゲート電極層３２
ａ上にレジストを塗布し、そのレジスト膜に所望するパ
ターンを焼き付け、現像処理を行い、レジストパターン
を設け、所定の領域のみゲート電極層を露出させる。こ
の後、表面に露出したゲート電極層３２ａと絶縁層３１
ａとを順次エッチング等の手段によって除去すると、図
８（Ｃ）に示す微小のアパーチャ３５が半導体基板上に
形成される。そしてアパーチャ３５に対して垂直に金属
材料を蒸着することによって、図８（Ｄ）に示すように
アパーチャ径の縮小とともに電子放出部である円錐形状
の陰極３３が半導体基板３０の上に形成される。ゲート
電極３２の面上に残留している金属層３３ａをリフトオ
フ法によって除去し、また、レジスト層３４を除去する
ことによって図８（Ｅ）に示す電界放出型電子放出源素
子が得られる。通常、この電界放出型電子放出源素子
は、アレイ状に複数個同一基板上に形成される。
シリコン）基板３０の表面に絶縁層３１ａ（例えば二酸
化シリコンＳｉＯ2 ）、ゲート電極層３２ａを順次形成
する。次に、図８（Ｂ）に示すようにゲート電極層３２
ａ上にレジストを塗布し、そのレジスト膜に所望するパ
ターンを焼き付け、現像処理を行い、レジストパターン
を設け、所定の領域のみゲート電極層を露出させる。こ
の後、表面に露出したゲート電極層３２ａと絶縁層３１
ａとを順次エッチング等の手段によって除去すると、図
８（Ｃ）に示す微小のアパーチャ３５が半導体基板上に
形成される。そしてアパーチャ３５に対して垂直に金属
材料を蒸着することによって、図８（Ｄ）に示すように
アパーチャ径の縮小とともに電子放出部である円錐形状
の陰極３３が半導体基板３０の上に形成される。ゲート
電極３２の面上に残留している金属層３３ａをリフトオ
フ法によって除去し、また、レジスト層３４を除去する
ことによって図８（Ｅ）に示す電界放出型電子放出源素
子が得られる。通常、この電界放出型電子放出源素子
は、アレイ状に複数個同一基板上に形成される。
【０００７】
【発明が解決しようとする課題】この種の構造におい
て、陰極とゲート電極との距離は、初期のレジストパタ
ーンに設けられた穴の大きさにより決定される。このた
め、複数個の電子放出源素子を再現性良く、均一に作製
するには、リソグラフィ工程、エッチング工程の精度を
上げる必要がある。しかし、これらの技術は装置性能に
大きく左右される上に、その制御は容易ではない。即
ち、微細化に伴う陰極形状や陰極とゲート電極間距離の
ばらつきによる各素子毎の電子放出特性のばらつきは製
造上避けることができないという問題点がある。また、
現状技術の範囲内においてアパーチャの直径及び陰極の
高さは最小で１μｍ程度が製造上の限界であるため、陰
極とゲート電極間距離は容易に縮めることができないの
で、動作電圧（陰極とゲート電極間の電圧）の低減化は
困難である。
て、陰極とゲート電極との距離は、初期のレジストパタ
ーンに設けられた穴の大きさにより決定される。このた
め、複数個の電子放出源素子を再現性良く、均一に作製
するには、リソグラフィ工程、エッチング工程の精度を
上げる必要がある。しかし、これらの技術は装置性能に
大きく左右される上に、その制御は容易ではない。即
ち、微細化に伴う陰極形状や陰極とゲート電極間距離の
ばらつきによる各素子毎の電子放出特性のばらつきは製
造上避けることができないという問題点がある。また、
現状技術の範囲内においてアパーチャの直径及び陰極の
高さは最小で１μｍ程度が製造上の限界であるため、陰
極とゲート電極間距離は容易に縮めることができないの
で、動作電圧（陰極とゲート電極間の電圧）の低減化は
困難である。
【０００８】従って、本発明は、特性のばらつきが小さ
く、動作電圧が小さい電界放出型電子放出源素子を提供
するものである。
く、動作電圧が小さい電界放出型電子放出源素子を提供
するものである。
【０００９】
【課題を解決するための手段】本発明によれば、基板
と、該基板上に積層された第１の絶縁層と、該第１の絶
縁層の上に積層された第１の電極層と、該第１の電極層
の上に積層された第２の絶縁層と、該第２の絶縁層の上
に積層された第２の電極層と、該第２の電極層の上に積
層された第３の絶縁層と、該第３の絶縁層の上に積層さ
れた第３の電極層とからなる積層部と、前記積層部を貫
通しており、電子放出空間としての溝とを備えた電界放
出型電子放出源素子であって、前記溝によって隔てられ
た一方の積層部の前記第２の電極層が陰極として動作す
る電圧を該一方の積層部の前記第２の電極層に、該一方
の積層部の前記第１および第３の電極層がゲート電極と
して動作する電圧を該一方の積層部の前記第１および第
３の電極層に、前記溝によって隔てられた他方の積層部
の前記第２の電極層が陽極として動作する電圧を該他方
の積層部の前記第２の電極層に印加する電界放出型電子
放出源素子が提供される。
と、該基板上に積層された第１の絶縁層と、該第１の絶
縁層の上に積層された第１の電極層と、該第１の電極層
の上に積層された第２の絶縁層と、該第２の絶縁層の上
に積層された第２の電極層と、該第２の電極層の上に積
層された第３の絶縁層と、該第３の絶縁層の上に積層さ
れた第３の電極層とからなる積層部と、前記積層部を貫
通しており、電子放出空間としての溝とを備えた電界放
出型電子放出源素子であって、前記溝によって隔てられ
た一方の積層部の前記第２の電極層が陰極として動作す
る電圧を該一方の積層部の前記第２の電極層に、該一方
の積層部の前記第１および第３の電極層がゲート電極と
して動作する電圧を該一方の積層部の前記第１および第
３の電極層に、前記溝によって隔てられた他方の積層部
の前記第２の電極層が陽極として動作する電圧を該他方
の積層部の前記第２の電極層に印加する電界放出型電子
放出源素子が提供される。
【００１０】
【作用】例えば、溝によって隔てられた一方の積層部の
第２の電極層が陰極として動作する電圧を該一方の積層
部の第２の電極層に、該一方の積層部の第１および第３
の電極層がゲート電極として動作する電圧を該一方の積
層部の第１および第３の電極層に、溝によって隔てられ
た他方の積層部の第２の電極層が陽極として動作する電
圧を該他方の積層部の第２の電極層に印加すると、電界
放出の原理に基づいて該一方の積層部の第２の電極層か
ら電子が放出され、溝によって隔てられた他方の積層部
の第２の電極層が陽極として動作する三極管となる。
第２の電極層が陰極として動作する電圧を該一方の積層
部の第２の電極層に、該一方の積層部の第１および第３
の電極層がゲート電極として動作する電圧を該一方の積
層部の第１および第３の電極層に、溝によって隔てられ
た他方の積層部の第２の電極層が陽極として動作する電
圧を該他方の積層部の第２の電極層に印加すると、電界
放出の原理に基づいて該一方の積層部の第２の電極層か
ら電子が放出され、溝によって隔てられた他方の積層部
の第２の電極層が陽極として動作する三極管となる。
【００１１】
【実施例】本発明による電界放出型電子放出源素子の実
施例について図面を参照して説明する。
施例について図面を参照して説明する。
【００１２】図１は本発明に係る電界放出型電子放出源
素子の一実施例の断面図、図２は図１の素子の平面図、
図３は図２のＢ−Ｂ線の素子断面図である。尚、図１は
図２のＡ−Ａ線の断面図である。
素子の一実施例の断面図、図２は図１の素子の平面図、
図３は図２のＢ−Ｂ線の素子断面図である。尚、図１は
図２のＡ−Ａ線の断面図である。
【００１３】図１に示すように、シリコン基板１０上に
は二酸化シリコンから成る第１の絶縁層１１、タングス
テン（Ｗ）で形成された第１の電界印加用電極層１２、
二酸化シリコンから成る第２の絶縁層１３、タングステ
ンで形成された電子放出用電極層１４、二酸化シリコン
から成る第３の絶縁層１５、タングステンで形成された
第２の電界印加用電極層１６、及び絶縁部１７がこの順
番で積層されている。さらに、第１の絶縁層１１、第１
の電界印加用電極層１２、第２の絶縁層１３、電子放出
用電極層１４、第３の絶縁層１５、第２の電界印加用電
極層１６、及び絶縁部１７を貫通する溝が、第１の絶縁
層１１、第１の電界印加用電極層１２、第２の絶縁層１
３、電子放出用電極層１４、第３の絶縁層１５、第２の
電界印加用電極層１６、及び絶縁部１７から成る２つの
積層部を隔てている。また、絶縁部１７は、第１の絶縁
層１１、第１の電界印加用電極層１２、第２の絶縁層１
３、電子放出用電極層１４、第３の絶縁層１５及び第２
の電界印加用電極層１６から成る部分を図２及び図３に
示すように溝１８に面する部分を除いて覆うように形成
されている。
は二酸化シリコンから成る第１の絶縁層１１、タングス
テン（Ｗ）で形成された第１の電界印加用電極層１２、
二酸化シリコンから成る第２の絶縁層１３、タングステ
ンで形成された電子放出用電極層１４、二酸化シリコン
から成る第３の絶縁層１５、タングステンで形成された
第２の電界印加用電極層１６、及び絶縁部１７がこの順
番で積層されている。さらに、第１の絶縁層１１、第１
の電界印加用電極層１２、第２の絶縁層１３、電子放出
用電極層１４、第３の絶縁層１５、第２の電界印加用電
極層１６、及び絶縁部１７を貫通する溝が、第１の絶縁
層１１、第１の電界印加用電極層１２、第２の絶縁層１
３、電子放出用電極層１４、第３の絶縁層１５、第２の
電界印加用電極層１６、及び絶縁部１７から成る２つの
積層部を隔てている。また、絶縁部１７は、第１の絶縁
層１１、第１の電界印加用電極層１２、第２の絶縁層１
３、電子放出用電極層１４、第３の絶縁層１５及び第２
の電界印加用電極層１６から成る部分を図２及び図３に
示すように溝１８に面する部分を除いて覆うように形成
されている。
【００１４】このような、微小間隔の溝１８を隔てて対
向した積層構造において、電子放出部である電子放出用
電極層１４に電圧Ｖ１、電界印加用電極である第１の電
界印加用電極層１２及び第２の電界印加用電極層１６に
電圧Ｖ２を、Ｖ１＜Ｖ２になるように印加すると、電界
放出の原理に基づき電子放出用電極層１４の先端部から
電子放出が起こる。また、電子放出部である電子放出用
電極層１４に電圧Ｖ１、電界印加用電極である第１の電
界印加用電極層１２及び第２の電界印加用電極層１６に
電圧Ｖ２、溝１８を隔てた電子放出用電極層１４と対向
する電子放出用電極層１４と同一の材料を有する積層で
ある電極層１４ｂに電圧Ｖ３を、Ｖ１＜Ｖ２、Ｖ１＜Ｖ
３となるように印加すると、電子放出用電極層１４は陰
極、第１の電界印加用電極層１２及び第２の電界印加用
電極層１６はゲート電極、電極層１４ｂは陽極として動
作するため、三極管としての機能を付加することができ
る。尚、この場合、溝１８によって隔てられた電極層１
２ｂ及び１６ｂには電圧を印加しない。しかし、電極層
１４ｂと同様に、電極層１２ｂ及び１６ｂに電圧Ｖ３程
度の電圧を印加することによって陽極として動作させる
ことも可能である。
向した積層構造において、電子放出部である電子放出用
電極層１４に電圧Ｖ１、電界印加用電極である第１の電
界印加用電極層１２及び第２の電界印加用電極層１６に
電圧Ｖ２を、Ｖ１＜Ｖ２になるように印加すると、電界
放出の原理に基づき電子放出用電極層１４の先端部から
電子放出が起こる。また、電子放出部である電子放出用
電極層１４に電圧Ｖ１、電界印加用電極である第１の電
界印加用電極層１２及び第２の電界印加用電極層１６に
電圧Ｖ２、溝１８を隔てた電子放出用電極層１４と対向
する電子放出用電極層１４と同一の材料を有する積層で
ある電極層１４ｂに電圧Ｖ３を、Ｖ１＜Ｖ２、Ｖ１＜Ｖ
３となるように印加すると、電子放出用電極層１４は陰
極、第１の電界印加用電極層１２及び第２の電界印加用
電極層１６はゲート電極、電極層１４ｂは陽極として動
作するため、三極管としての機能を付加することができ
る。尚、この場合、溝１８によって隔てられた電極層１
２ｂ及び１６ｂには電圧を印加しない。しかし、電極層
１４ｂと同様に、電極層１２ｂ及び１６ｂに電圧Ｖ３程
度の電圧を印加することによって陽極として動作させる
ことも可能である。
【００１５】次に、図を参照して上記実施例の電界放出
型電子放出源素子の製造方法について説明する。
型電子放出源素子の製造方法について説明する。
【００１６】図４は、図１に示した本実施例による電界
放出型電子放出源素子の側面断面図を用いて示す電界放
出型電子放出源素子の製造工程図であり、図５は、図３
に示した本実施例による電界放出型電子放出源素子の側
面断面図を用いて示す電界放出型電子放出源素子の製造
工程であり、図６は、本実施例による電界放出型電子放
出源素子の製造工程を示す平面図である。尚、図４から
図６の各図はそれぞれ対応している。
放出型電子放出源素子の側面断面図を用いて示す電界放
出型電子放出源素子の製造工程図であり、図５は、図３
に示した本実施例による電界放出型電子放出源素子の側
面断面図を用いて示す電界放出型電子放出源素子の製造
工程であり、図６は、本実施例による電界放出型電子放
出源素子の製造工程を示す平面図である。尚、図４から
図６の各図はそれぞれ対応している。
【００１７】シリコン（Ｓｉ）基板１０上に、第１の絶
縁層となる二酸化シリコン層１１ａ、第１の電界印加用
電極層となるタングステン層１２ａ、第２の絶縁層とな
る二酸化シリコン層１３ａ、電子放出用電極層となるタ
ングステン層１４ａ、第３の絶縁層となる二酸化シリコ
ン層１５ａ、第２の電界印加用電極層となるタングステ
ン層１６ａを、この順番でスパッタリング装置によって
堆積し、タングステン層１６ａ表面にレジスト膜１９を
スピンナによって塗布する。これによって製造された積
層構造を図４（Ａ）、図５（Ａ）及び図６（Ａ）に示
す。この際、絶縁層となる二酸化シリコン層１１ａ、１
３ａ及び１５ａの厚さは０．３〜０．５μｍ程度，電極
層となるタングステン層１２ａ、１４ａ及び１６ａの厚
さは０．２〜０．４μｍ程度の範囲で堆積する。この
後、レジスト膜にパターンの焼き付けを行い、図５
（Ｂ）及び図６（Ｂ）に示すようなレジストパターン１
９ａを得る。
縁層となる二酸化シリコン層１１ａ、第１の電界印加用
電極層となるタングステン層１２ａ、第２の絶縁層とな
る二酸化シリコン層１３ａ、電子放出用電極層となるタ
ングステン層１４ａ、第３の絶縁層となる二酸化シリコ
ン層１５ａ、第２の電界印加用電極層となるタングステ
ン層１６ａを、この順番でスパッタリング装置によって
堆積し、タングステン層１６ａ表面にレジスト膜１９を
スピンナによって塗布する。これによって製造された積
層構造を図４（Ａ）、図５（Ａ）及び図６（Ａ）に示
す。この際、絶縁層となる二酸化シリコン層１１ａ、１
３ａ及び１５ａの厚さは０．３〜０．５μｍ程度，電極
層となるタングステン層１２ａ、１４ａ及び１６ａの厚
さは０．２〜０．４μｍ程度の範囲で堆積する。この
後、レジスト膜にパターンの焼き付けを行い、図５
（Ｂ）及び図６（Ｂ）に示すようなレジストパターン１
９ａを得る。
【００１８】レジストパターン作製後露出した積層した
各層から成るエッジ部分をドライエッチング法によって
エッチングしたものが図５（Ｃ）及び図６（Ｃ）であ
る。エッチング処理を施した後、スパッタリング装置に
よって二酸化シリコン膜１７ａを０．３〜０．５μｍ程
度の厚さで、タングステン層１６ａ及び基板１０の表面
全体に形成した。これを示したものが図４（Ｄ），図５
（Ｄ）及び図６（Ｄ）である。以上の工程は、素子動作
時エッジ部分での電気的絶縁性を保持するために行う。
これらの工程が終了した後、電子放出部分作製のための
工程に移る。まず、図４（Ｅ），図５（Ｅ）及び図６
（Ｅ）に示すようにレジストを用いて所望するレジスト
パターン２０を二酸化シリコン膜１７ａ表面に形成す
る。次に、露出させた部分をドライエッチング法によっ
て順次基板面までエッチングを行い、図４（Ｆ）及び図
６（Ｆ）に示すような溝１８が形成された構造を得る。
この後、表面に残っているレジストパターン２０をアッ
シングで除去して図４（Ｇ），図５（Ｇ）及び図６
（Ｇ）に示す電界放出型電子放出源素子を得る。
各層から成るエッジ部分をドライエッチング法によって
エッチングしたものが図５（Ｃ）及び図６（Ｃ）であ
る。エッチング処理を施した後、スパッタリング装置に
よって二酸化シリコン膜１７ａを０．３〜０．５μｍ程
度の厚さで、タングステン層１６ａ及び基板１０の表面
全体に形成した。これを示したものが図４（Ｄ），図５
（Ｄ）及び図６（Ｄ）である。以上の工程は、素子動作
時エッジ部分での電気的絶縁性を保持するために行う。
これらの工程が終了した後、電子放出部分作製のための
工程に移る。まず、図４（Ｅ），図５（Ｅ）及び図６
（Ｅ）に示すようにレジストを用いて所望するレジスト
パターン２０を二酸化シリコン膜１７ａ表面に形成す
る。次に、露出させた部分をドライエッチング法によっ
て順次基板面までエッチングを行い、図４（Ｆ）及び図
６（Ｆ）に示すような溝１８が形成された構造を得る。
この後、表面に残っているレジストパターン２０をアッ
シングで除去して図４（Ｇ），図５（Ｇ）及び図６
（Ｇ）に示す電界放出型電子放出源素子を得る。
【００１９】このように、上記した製造方法によって本
実施例による電界放出型電子放出源素子は製造されるの
で、膜厚を制御しながら電極層及び絶縁層の薄膜を均一
にかつ再現性良く形成することができる。また、本素子
の構造では、第１の電極層と第２の電極層との距離が中
間層である第２の絶縁層の膜厚で制御可能であるので、
動作電圧の低減化を達成することも可能である。
実施例による電界放出型電子放出源素子は製造されるの
で、膜厚を制御しながら電極層及び絶縁層の薄膜を均一
にかつ再現性良く形成することができる。また、本素子
の構造では、第１の電極層と第２の電極層との距離が中
間層である第２の絶縁層の膜厚で制御可能であるので、
動作電圧の低減化を達成することも可能である。
【００２０】本実施例では、１つの素子のみを示した
が、通常、この電界放出型電子放出源素子は、アレイ状
に複数個同一基板上に形成される。また、電極材料にタ
ングステンを用いたがこれに限られるものではなく、モ
リブデン（Ｍｏ）等の他の金属を使用しても同様な構造
の電極を実現できる。
が、通常、この電界放出型電子放出源素子は、アレイ状
に複数個同一基板上に形成される。また、電極材料にタ
ングステンを用いたがこれに限られるものではなく、モ
リブデン（Ｍｏ）等の他の金属を使用しても同様な構造
の電極を実現できる。
【００２１】
【発明の効果】以上説明したように、本発明による電界
放出型電子放出源素子は、基板と、該基板上に積層され
た第１の絶縁層と、該第１の絶縁層の上に積層された第
１の電極層と、該第１の電極層の上に積層された第２の
絶縁層と、該第２の絶縁層の上に積層された第２の電極
層と、該第２の電極層の上に積層された第３の絶縁層
と、該第３の絶縁層の上に積層された第３の電極層とか
らなる積層部と、前記積層部を貫通しており、電子放出
空間としての溝とを備えた電界放出型電子放出源素子で
あって、前記溝によって隔てられた一方の積層部の前記
第２の電極層が陰極として動作する電圧を該一方の積層
部の前記第２の電極層に、該一方の積層部の前記第１お
よび第３の電極層がゲート電極として動作する電圧を該
一方の積層部の前記第１および第３の電極層に、前記溝
によって隔てられた他方の積層部の前記第２の電極層が
陽極として動作する電圧を該他方の積層部の前記第２の
電極層に印加するので、膜厚を制御しながら各層の薄膜
を均一にかつ再現性良く形成することができる。また、
本素子の構造では、第１の電極層と第２の電極層との距
離が中間層である第２の絶縁層の膜厚で、また第２の電
極層と第３の電極層との距離が中間層である第３の絶縁
層の膜厚で制御可能であるので、動作電圧の低減化を達
成することも可能である。
放出型電子放出源素子は、基板と、該基板上に積層され
た第１の絶縁層と、該第１の絶縁層の上に積層された第
１の電極層と、該第１の電極層の上に積層された第２の
絶縁層と、該第２の絶縁層の上に積層された第２の電極
層と、該第２の電極層の上に積層された第３の絶縁層
と、該第３の絶縁層の上に積層された第３の電極層とか
らなる積層部と、前記積層部を貫通しており、電子放出
空間としての溝とを備えた電界放出型電子放出源素子で
あって、前記溝によって隔てられた一方の積層部の前記
第２の電極層が陰極として動作する電圧を該一方の積層
部の前記第２の電極層に、該一方の積層部の前記第１お
よび第３の電極層がゲート電極として動作する電圧を該
一方の積層部の前記第１および第３の電極層に、前記溝
によって隔てられた他方の積層部の前記第２の電極層が
陽極として動作する電圧を該他方の積層部の前記第２の
電極層に印加するので、膜厚を制御しながら各層の薄膜
を均一にかつ再現性良く形成することができる。また、
本素子の構造では、第１の電極層と第２の電極層との距
離が中間層である第２の絶縁層の膜厚で、また第２の電
極層と第３の電極層との距離が中間層である第３の絶縁
層の膜厚で制御可能であるので、動作電圧の低減化を達
成することも可能である。
【図１】本発明に係る電界放出型電子放出源素子の一実
施例の要部断面図である。
施例の要部断面図である。
【図２】本発明に係る電界放出型電子放出源素子の一実
施例の要部平面図である。
施例の要部平面図である。
【図３】図２のＢ−Ｂ線の断面図である。
【図４】図１に示した本実施例による電界放出型電子放
出源素子の側面断面図を用いて示す電界放出型電子放出
源素子の製造工程図である。
出源素子の側面断面図を用いて示す電界放出型電子放出
源素子の製造工程図である。
【図５】図３に示した本実施例による電界放出型電子放
出源素子の側面断面図を用いて示す電界放出型電子放出
源素子の製造工程図である。
出源素子の側面断面図を用いて示す電界放出型電子放出
源素子の製造工程図である。
【図６】図２に示した本実施例による電界放出型電子放
出源素子の平面図を用いて示す電界放出型電子放出源素
子の製造工程図である。
出源素子の平面図を用いて示す電界放出型電子放出源素
子の製造工程図である。
【図７】従来の縦型電界放出型電子放出源素子の要部断
面図である。
面図である。
【図８】従来の縦型電界放出型電子放出源素子の製造工
程図である。
程図である。
１０ シリコン基板 １１ 第１絶縁層 １２ 第１電界印加用電極層 １３ 第２絶縁層 １４ 電子放出用電極層 １５ 第３絶縁層 １６ 第２電界印加用電極層 １７ 絶縁部 １８ 溝
Claims (1)
- 【請求項１】 基板と、該基板上に積層された第１の絶
縁層と、該第１の絶縁層の上に積層された第１の電極層
と、該第１の電極層の上に積層された第２の絶縁層と、
該第２の絶縁層の上に積層された第２の電極層と、該第
２の電極層の上に積層された第３の絶縁層と、該第３の
絶縁層の上に積層された第３の電極層とからなる積層部
と、前記積層部を貫通しており、電子放出空間としての
溝とを備えた電界放出型電子放出源素子であって、前記
溝によって隔てられた一方の積層部の前記第２の電極層
が陰極として動作する電圧を該一方の積層部の前記第２
の電極層に、該一方の積層部の前記第１および第３の電
極層がゲート電極として動作する電圧を該一方の積層部
の前記第１および第３の電極層に、前記溝によって隔て
られた他方の積層部の前記第２の電極層が陽極として動
作する電圧を該他方の積層部の前記第２の電極層に印加
することを特徴とする電界放出型電子放出源素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34720291A JP2846988B2 (ja) | 1991-12-27 | 1991-12-27 | 電界放出型電子放出源素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34720291A JP2846988B2 (ja) | 1991-12-27 | 1991-12-27 | 電界放出型電子放出源素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05182581A JPH05182581A (ja) | 1993-07-23 |
| JP2846988B2 true JP2846988B2 (ja) | 1999-01-13 |
Family
ID=18388615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34720291A Expired - Lifetime JP2846988B2 (ja) | 1991-12-27 | 1991-12-27 | 電界放出型電子放出源素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2846988B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11232997A (ja) * | 1998-02-17 | 1999-08-27 | Sony Corp | 電子放出装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738438B2 (ja) * | 1988-05-27 | 1995-04-26 | 工業技術院長 | 冷電子放出型能動素子及びその製造方法 |
| JPH0340332A (ja) * | 1989-07-07 | 1991-02-21 | Matsushita Electric Ind Co Ltd | 電界放出型スウィチング素子およびその製造方法 |
-
1991
- 1991-12-27 JP JP34720291A patent/JP2846988B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05182581A (ja) | 1993-07-23 |
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