JP3156265B2 - 機能性電子放出素子の製造方法 - Google Patents
機能性電子放出素子の製造方法Info
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- JP3156265B2 JP3156265B2 JP6157491A JP6157491A JP3156265B2 JP 3156265 B2 JP3156265 B2 JP 3156265B2 JP 6157491 A JP6157491 A JP 6157491A JP 6157491 A JP6157491 A JP 6157491A JP 3156265 B2 JP3156265 B2 JP 3156265B2
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Description
【０００１】
【産業上の利用分野】本発明は、電子の電界放出現象を
利用し、信号の増幅、変調あるいはスイッチング等の機
能を持つ三端子デバイスとして用いる機能性電子放出素
子の製造方法に関するものである。
利用し、信号の増幅、変調あるいはスイッチング等の機
能を持つ三端子デバイスとして用いる機能性電子放出素
子の製造方法に関するものである。
【０００２】
【従来の技術】最近、微細加工技術の進展にともない、
微小な電子放出素子、いわゆる冷陰極に関する研究開発
の動きが活発になってきており、いくつかあるタイプの
中で、電界放出型の電子放出素子が種々の長所を有する
ことからよく研究されている。電界放出型の電子放出素
子においては、電子を放出させるためにエミッタの先端
の曲率を数百ｎｍ以下となるように針状加工し、このエ
ミッタ先端に１０7Ｖ／ｃｍ程度の強電界を集中させる
ことにより電子放出を行なわせるようになっている。
微小な電子放出素子、いわゆる冷陰極に関する研究開発
の動きが活発になってきており、いくつかあるタイプの
中で、電界放出型の電子放出素子が種々の長所を有する
ことからよく研究されている。電界放出型の電子放出素
子においては、電子を放出させるためにエミッタの先端
の曲率を数百ｎｍ以下となるように針状加工し、このエ
ミッタ先端に１０7Ｖ／ｃｍ程度の強電界を集中させる
ことにより電子放出を行なわせるようになっている。
【０００３】上述の微小な電子放出素子を用いた新たな
デバイスとして、第５１回応用物理学会学術講演会予稿
集、（１９９０）ｐ１２０９に示されているような図５
の構成の三極素子が提案されている。図５において、図
５（ａ）は三極素子の平面図、図５（ｂ）は図５（ａ）
のＡ−Ａ線に沿う断面図である。以下その構成を図５を
用いて説明する。基板５１上にくさび型のエミッタ５２
と、そのエミッタ５２の先端から所定の間隔をおいて形
成され一部円柱状に加工されたゲート５３と、ゲート５
３に対してエミッタ５２と反対側に所定の間隔をおいて
形成されたアノード５４を有し、さらにエミッタ５２と
ゲート５３及びゲート５３とアノード５４の間の基板５
１の一部が除去された構成である。
デバイスとして、第５１回応用物理学会学術講演会予稿
集、（１９９０）ｐ１２０９に示されているような図５
の構成の三極素子が提案されている。図５において、図
５（ａ）は三極素子の平面図、図５（ｂ）は図５（ａ）
のＡ−Ａ線に沿う断面図である。以下その構成を図５を
用いて説明する。基板５１上にくさび型のエミッタ５２
と、そのエミッタ５２の先端から所定の間隔をおいて形
成され一部円柱状に加工されたゲート５３と、ゲート５
３に対してエミッタ５２と反対側に所定の間隔をおいて
形成されたアノード５４を有し、さらにエミッタ５２と
ゲート５３及びゲート５３とアノード５４の間の基板５
１の一部が除去された構成である。
【０００４】次に図６（ａ）〜（ｆ）を用いてその作製
方法を説明する。図６（ａ）に示すように基板６１上に
タングステン（Ｗ）薄膜６２を形成し、さらにその上に
レジスト６３を所定の形状に形成する。次に図６（ｂ）
に示すようにレジスト６３をマスクにＷ薄膜６２をエッ
チングする。次に図６（ｃ）に示すようにゲート６４の
一部を円柱状に加工するため再度レジスト６５を所定の
形状に形成し、その後、図６（ｄ）に示すように再度Ｗ
薄膜６２をエッチングする。このようにしてエミッタ６
６、ゲート６４、及びアノード６７を形成し、最後に図
６（ｅ）に示すように、基板の一部をエッチングするも
のである。
方法を説明する。図６（ａ）に示すように基板６１上に
タングステン（Ｗ）薄膜６２を形成し、さらにその上に
レジスト６３を所定の形状に形成する。次に図６（ｂ）
に示すようにレジスト６３をマスクにＷ薄膜６２をエッ
チングする。次に図６（ｃ）に示すようにゲート６４の
一部を円柱状に加工するため再度レジスト６５を所定の
形状に形成し、その後、図６（ｄ）に示すように再度Ｗ
薄膜６２をエッチングする。このようにしてエミッタ６
６、ゲート６４、及びアノード６７を形成し、最後に図
６（ｅ）に示すように、基板の一部をエッチングするも
のである。
【０００５】次に上述のように構成された三極素子につ
いて、以下その動作について説明する。図５において、
エミッタ５２を負、ゲート５３を正となるように両者の
間に電圧を印加し、所定以上の電界がエミッタ５２に印
加されるとエミッタ５２から電子が放出される。そし
て、印加電圧を変化させると放出電子量を変化させるこ
とができ、アノード５４に十分な電圧を印加しておくこ
とによりエミッタ５２から放出された電子をアノード５
４に取り込むことができる。即ち、エミッタ５２とゲー
ト５３間の電圧の変化によりアノード５４に流入する電
子量を変化させることができ、一種のトランジスタ動作
あるいはスイッチング動作ができる。そして、通常のト
ランジスタにおいては固体中を電子が走行するのに対
し、このデバイスの電子は真空中を走行するため、高速
動作が可能となる。
いて、以下その動作について説明する。図５において、
エミッタ５２を負、ゲート５３を正となるように両者の
間に電圧を印加し、所定以上の電界がエミッタ５２に印
加されるとエミッタ５２から電子が放出される。そし
て、印加電圧を変化させると放出電子量を変化させるこ
とができ、アノード５４に十分な電圧を印加しておくこ
とによりエミッタ５２から放出された電子をアノード５
４に取り込むことができる。即ち、エミッタ５２とゲー
ト５３間の電圧の変化によりアノード５４に流入する電
子量を変化させることができ、一種のトランジスタ動作
あるいはスイッチング動作ができる。そして、通常のト
ランジスタにおいては固体中を電子が走行するのに対
し、このデバイスの電子は真空中を走行するため、高速
動作が可能となる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、その作製方法において２回のレジスト
パターニングを行うので位置合わせが必要となり、高度
な微小加工技術を必要とするため、素子の再現性および
特性の安定性に関して問題があった。
従来の構成では、その作製方法において２回のレジスト
パターニングを行うので位置合わせが必要となり、高度
な微小加工技術を必要とするため、素子の再現性および
特性の安定性に関して問題があった。
【０００７】本発明は上記従来の課題を解決するもの
で、再現性のよい安定した特性の機能性電子放出素子と
容易な素子作製が可能な製造方法を提供することを目的
とする。
で、再現性のよい安定した特性の機能性電子放出素子と
容易な素子作製が可能な製造方法を提供することを目的
とする。
【０００８】
【０００９】
【００１０】
【課題を解決するための手段】 上記課題を解決するため
の本発明の技術的手段は、 基板上に導電体層と、この導
電体層とは異なる材質からなる被覆材を順次形成し、ま
ず被覆材を平面において少なくともその一部の幅が徐々
に減少しながら変わり、所定の部分で所定の幅のくびれ
部分を形成した後、また幅が増加する形状にエッチング
加工し、その後、この被覆材をマスクとして導電体層を
被覆材の形状よりやや小さめにエッチング加工し、その
上から絶縁層とゲート電極材料を順次形成し、その後、
上記被覆材をその上の絶縁層およびゲート電極と共に除
去するようにしたものである。
の本発明の技術的手段は、 基板上に導電体層と、この導
電体層とは異なる材質からなる被覆材を順次形成し、ま
ず被覆材を平面において少なくともその一部の幅が徐々
に減少しながら変わり、所定の部分で所定の幅のくびれ
部分を形成した後、また幅が増加する形状にエッチング
加工し、その後、この被覆材をマスクとして導電体層を
被覆材の形状よりやや小さめにエッチング加工し、その
上から絶縁層とゲート電極材料を順次形成し、その後、
上記被覆材をその上の絶縁層およびゲート電極と共に除
去するようにしたものである。
【００１１】そして、基板上に導電体層とこの導電体層
とは異なる材質からなる被覆材を順次形成し、まず被覆
材を平面において少なくともその一部の幅が徐々に減少
しながら変わり、所定の部分で所定の幅のくびれ部分を
形成した後、また幅が増加する形状にエッチング加工
し、その後、この被覆材をマスクとして導電体層を被覆
材の形状よりやや小さめにエッチング加工し、その上か
らゲート電極材料を形成し、その後、上記被覆材をその
上のゲート電極と共に除去し、最後に上記基板の上記カ
ソード、アノード及びゲート電極が形成されていない部
分とその近傍の少なくとも一部を除去するようにしたも
のである。
とは異なる材質からなる被覆材を順次形成し、まず被覆
材を平面において少なくともその一部の幅が徐々に減少
しながら変わり、所定の部分で所定の幅のくびれ部分を
形成した後、また幅が増加する形状にエッチング加工
し、その後、この被覆材をマスクとして導電体層を被覆
材の形状よりやや小さめにエッチング加工し、その上か
らゲート電極材料を形成し、その後、上記被覆材をその
上のゲート電極と共に除去し、最後に上記基板の上記カ
ソード、アノード及びゲート電極が形成されていない部
分とその近傍の少なくとも一部を除去するようにしたも
のである。
【００１２】
【００１３】
【作用】 したがって本発明によれば、 その製造方法で
は、製造工程においてレジストパターニングが一度だけ
であり、セルフアライメントを利用するため、容易に再
現性よい機能性電子放出素子を得ることができ、そして
エミッタとゲート間の間隔およびゲートとアノード間の
間隔をエッチングにおけるサイドエッチング幅を利用す
るため非常に制御性の高い製造方法であり、安定な特性
の素子を得ることができる。
は、製造工程においてレジストパターニングが一度だけ
であり、セルフアライメントを利用するため、容易に再
現性よい機能性電子放出素子を得ることができ、そして
エミッタとゲート間の間隔およびゲートとアノード間の
間隔をエッチングにおけるサイドエッチング幅を利用す
るため非常に制御性の高い製造方法であり、安定な特性
の素子を得ることができる。
【００１４】
【実施例】（実施例１）以下本発明の一実施例につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１５】図１（ａ）は本発明の一実施例における機
能性電子放出素子の平面図であり、図１（ｂ）は図１
（ａ）のＡ−Ａ線に沿う断面図、図１（ｃ）は図１
（ａ）のＢ−Ｂ線に沿う断面図である。１１は基板、１
２はカソード、１３はアノード、１４はゲート電極、１
５は絶縁層、１６はバイアス電源、１７は信号入力部、
１８はアノード電源、１９は抵抗、１１０及び１１１は
端子、１１２はカソード先端部を示す。その構成は、ガ
ラスやセラミック等からなる絶縁体基板１１の上にＭ
ｏ，Ｔａ，Ｗ，ＺｒＣ，ＬａＢ6等の材料からなり、平
面において少なくともその一部の幅が徐々に変わってい
る、いわゆる楔状の部分を有するカソード１２が形成さ
れ、この楔状カソード１２の先端部１１２から所定の間
隔をおいてＭｏ，Ｔａ，Ｃｒ，Ａｌ，Ａｕ等の材料から
なるアノード１３が形成されている。また、これらカソ
ード１２とアノード１３から所定の間隔をおいてＳｉＯ
2，Ｓｉ3Ｎ4，Ａｌ2Ｏ3，Ｔａ2Ｏ5等の材料からなる絶
縁層１５が形成されており、この絶縁層１５の上の所定
の部分にＭｏ，Ｔａ，Ｃｒ，Ａｌ，Ａｕ等の材料からな
るゲート１４が形成されている。
能性電子放出素子の平面図であり、図１（ｂ）は図１
（ａ）のＡ−Ａ線に沿う断面図、図１（ｃ）は図１
（ａ）のＢ−Ｂ線に沿う断面図である。１１は基板、１
２はカソード、１３はアノード、１４はゲート電極、１
５は絶縁層、１６はバイアス電源、１７は信号入力部、
１８はアノード電源、１９は抵抗、１１０及び１１１は
端子、１１２はカソード先端部を示す。その構成は、ガ
ラスやセラミック等からなる絶縁体基板１１の上にＭ
ｏ，Ｔａ，Ｗ，ＺｒＣ，ＬａＢ6等の材料からなり、平
面において少なくともその一部の幅が徐々に変わってい
る、いわゆる楔状の部分を有するカソード１２が形成さ
れ、この楔状カソード１２の先端部１１２から所定の間
隔をおいてＭｏ，Ｔａ，Ｃｒ，Ａｌ，Ａｕ等の材料から
なるアノード１３が形成されている。また、これらカソ
ード１２とアノード１３から所定の間隔をおいてＳｉＯ
2，Ｓｉ3Ｎ4，Ａｌ2Ｏ3，Ｔａ2Ｏ5等の材料からなる絶
縁層１５が形成されており、この絶縁層１５の上の所定
の部分にＭｏ，Ｔａ，Ｃｒ，Ａｌ，Ａｕ等の材料からな
るゲート１４が形成されている。
【００１６】以上のように構成された機能性電子放出素
子について、その動作について説明する。例えばカソー
ド１２とゲート１４の間にはバイアス電源１６と信号入
力部１７を、カソード１２とアノード１３の間にはアノ
ード電源１８と抵抗１９を図１（ａ）のように接続し、
バイアス電源１６によりカソード１２とゲート１４の間
に適当なバイアス電圧を印加する。次に、信号入力部１
７より適当な電圧を印加すると、カソード１２とゲート
１４の間の電圧はバイアス電圧と入力信号電圧との和と
なり、その合成電圧に応じた電界がカソード１２にかか
る。ここで、カソード１２の各表面での電界はゲート１
４の各表面との幾何学的位置関係により定まる合成電界
であり、シミュレーション解析の結果、楔状カソード１
２の電界は楔状の先端部１１２が最も集中し、強いこと
がわかっている。電子放出は合成電圧によるカソード１
２各部の電界に応じて起こるが、この楔状カソード１２
においては、上記のようにカソード先端部１１２に特に
電界が集中するため、ほとんどこのカソード先端部１１
２から電子を放出することができる。さらにアノード電
源１８に十分なる正の電圧を印加しておくことにより、
真空中に放出された電子をアノード１３に取り込むこと
ができ、その結果、抵抗１９に電流がながれ端子１１０
と端子１１１の間に電圧の変化が生じる。すなわち信号
入力部１７での電圧変化に応じ、アノード１３の出力端
子１１１より出力電圧の変化として出力を取り出すこと
ができる。
子について、その動作について説明する。例えばカソー
ド１２とゲート１４の間にはバイアス電源１６と信号入
力部１７を、カソード１２とアノード１３の間にはアノ
ード電源１８と抵抗１９を図１（ａ）のように接続し、
バイアス電源１６によりカソード１２とゲート１４の間
に適当なバイアス電圧を印加する。次に、信号入力部１
７より適当な電圧を印加すると、カソード１２とゲート
１４の間の電圧はバイアス電圧と入力信号電圧との和と
なり、その合成電圧に応じた電界がカソード１２にかか
る。ここで、カソード１２の各表面での電界はゲート１
４の各表面との幾何学的位置関係により定まる合成電界
であり、シミュレーション解析の結果、楔状カソード１
２の電界は楔状の先端部１１２が最も集中し、強いこと
がわかっている。電子放出は合成電圧によるカソード１
２各部の電界に応じて起こるが、この楔状カソード１２
においては、上記のようにカソード先端部１１２に特に
電界が集中するため、ほとんどこのカソード先端部１１
２から電子を放出することができる。さらにアノード電
源１８に十分なる正の電圧を印加しておくことにより、
真空中に放出された電子をアノード１３に取り込むこと
ができ、その結果、抵抗１９に電流がながれ端子１１０
と端子１１１の間に電圧の変化が生じる。すなわち信号
入力部１７での電圧変化に応じ、アノード１３の出力端
子１１１より出力電圧の変化として出力を取り出すこと
ができる。
【００１７】（実施例２）以下本発明の第２実施例につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【００１８】図２（ａ）は本発明の第２の実施例におけ
る機能性電子放出素子の平面図であり、図２（ｂ）は図
２（ａ）のＡ−Ａ線に沿う断面図、図２（ｃ）は図２
（ａ）のＢ−Ｂ線に沿う断面図である。２１は基板、２
２はカソード、２３はアノード、２４はゲート、２５は
溝、２６はカソード先端部を示す。その構成は、ガラス
やセラミック等からなる絶縁体基板２１の上にＭｏ，Ｔ
ａ，Ｗ，ＺｒＣ，ＬａＢ6等の材料からなり、平面にお
いて少なくともその一部の幅が徐々に変わっている、い
わゆる楔状の部分を有するカソード２２が形成され、こ
のくさび状カソード２２の先端部２６から所定の間隔を
おいてＭｏ，Ｔａ，Ｃｒ，Ａｌ，Ａｕ等の材料からなる
アノード２３が形成されている。また、これらカソード
２２とアノード２３から所定の間隔をおいて所定の部分
にＭｏ，Ｔａ，Ｃｒ，Ａｌ，Ａｕ等の材料からなるゲー
ト２４が形成されおり、上記基板２１においてカソード
２２、アノード２３及びゲート２４が形成されていない
部分およびその近傍の少なくとも一部は除去され、溝２
５となった構成である。その動作は第一の実施例と同様
であるので、説明を省略する。
る機能性電子放出素子の平面図であり、図２（ｂ）は図
２（ａ）のＡ−Ａ線に沿う断面図、図２（ｃ）は図２
（ａ）のＢ−Ｂ線に沿う断面図である。２１は基板、２
２はカソード、２３はアノード、２４はゲート、２５は
溝、２６はカソード先端部を示す。その構成は、ガラス
やセラミック等からなる絶縁体基板２１の上にＭｏ，Ｔ
ａ，Ｗ，ＺｒＣ，ＬａＢ6等の材料からなり、平面にお
いて少なくともその一部の幅が徐々に変わっている、い
わゆる楔状の部分を有するカソード２２が形成され、こ
のくさび状カソード２２の先端部２６から所定の間隔を
おいてＭｏ，Ｔａ，Ｃｒ，Ａｌ，Ａｕ等の材料からなる
アノード２３が形成されている。また、これらカソード
２２とアノード２３から所定の間隔をおいて所定の部分
にＭｏ，Ｔａ，Ｃｒ，Ａｌ，Ａｕ等の材料からなるゲー
ト２４が形成されおり、上記基板２１においてカソード
２２、アノード２３及びゲート２４が形成されていない
部分およびその近傍の少なくとも一部は除去され、溝２
５となった構成である。その動作は第一の実施例と同様
であるので、説明を省略する。
【００１９】（実施例３）以下本発明の第３の実施例に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００２０】図３（ａ）は本発明の第３の実施例におけ
る機能性電子放出素子の製造工程の第一段階の平面図で
あり、図３（ｂ）は図３（ａ）のＢ−Ｂ線に沿う断面図
である。図３（ｃ）〜（ｆ）は各工程の断面図であり、
図３（ｇ）は完成した段階の平面図である。３１は基
板、３２は導電体層、３３は被覆材、３４はフォトレジ
スト、３５は絶縁層、３６はゲート電極材料、３７はカ
ソード、３８はアノードを示す。
る機能性電子放出素子の製造工程の第一段階の平面図で
あり、図３（ｂ）は図３（ａ）のＢ−Ｂ線に沿う断面図
である。図３（ｃ）〜（ｆ）は各工程の断面図であり、
図３（ｇ）は完成した段階の平面図である。３１は基
板、３２は導電体層、３３は被覆材、３４はフォトレジ
スト、３５は絶縁層、３６はゲート電極材料、３７はカ
ソード、３８はアノードを示す。
【００２１】まず、図３（ａ）及び図３（ａ）のＢ−Ｂ
線に沿う断面図である図３（ｂ）に示すようにガラスま
たはセラミック等からなる基板３１の上にＭｏ，Ｔａ，
Ｗ，ＺｒＣ，ＬａＢ6等の材料からなる導電層３２と被
覆材３３を真空蒸着あるいはスパッタ等の方法で所定の
膜厚に順次形成する。さらにその上にフォトレジスト３
４を通常のリソグラフィ技術を用いて、平面において少
なくともその一部の幅が徐々に減少しながら変わり、所
定の部分で所定の幅のくびれ部分を形成した後、また幅
が増加する形状に形成する。上記被覆材としては金属あ
るいは絶縁物を用いることができ、後述のプロセスにお
いて導電体層３２のエッチング加工時に耐え、またこれ
を除去するときに他の材料を腐食しないような材料であ
れば良い。次に、図３（ｃ）に示すように、フォトレジ
ストをマスクとして被覆材３３をエッチングし、次に、
図３（ｄ）に示すように、フォトレジストを除去した後
に、被覆材３３をマスクとして導電体層３２をウエット
エッチングあるいはドライエッチング等の方法で加工す
る。その際、導電体層３２は被覆材３３のパターン形状
に比べ、所定の長さだけ小さくなるようにサイドエッチ
ングし、図３（ｇ）の完成段階の平面図に示すようにカ
ソード３７は楔状に加工され、かつ、所定の間隔をおい
て、アノード３８が形成されるようにする。次に、図３
（ｅ）に示すように、その上からＳｉＯ2，Ｓｉ3Ｎ4，
Ａｌ2Ｏ3，Ｔａ2Ｏ5等の材料からなる絶縁層３５とＭ
ｏ，Ｔａ，Ｃｒ，Ａｌ，Ａｕ等の材料からなるゲート電
極材料３６を真空蒸着あるいはスパッタ等の方法で順次
形成する。次に、図３（ｆ）に示すように、被覆材３３
を除去することにより、その上の絶縁層３５とゲート電
極材料３６も同時に除去して、導電層３２を露出する。
その時の平面図を図３（ｇ）に示す。このようにエッチ
ング加工により楔状となった導電体層３２をカソード３
７とし、このカソード３７と所定の間隔をおいて形成さ
れた導電体層３２をアノード３８とする。
線に沿う断面図である図３（ｂ）に示すようにガラスま
たはセラミック等からなる基板３１の上にＭｏ，Ｔａ，
Ｗ，ＺｒＣ，ＬａＢ6等の材料からなる導電層３２と被
覆材３３を真空蒸着あるいはスパッタ等の方法で所定の
膜厚に順次形成する。さらにその上にフォトレジスト３
４を通常のリソグラフィ技術を用いて、平面において少
なくともその一部の幅が徐々に減少しながら変わり、所
定の部分で所定の幅のくびれ部分を形成した後、また幅
が増加する形状に形成する。上記被覆材としては金属あ
るいは絶縁物を用いることができ、後述のプロセスにお
いて導電体層３２のエッチング加工時に耐え、またこれ
を除去するときに他の材料を腐食しないような材料であ
れば良い。次に、図３（ｃ）に示すように、フォトレジ
ストをマスクとして被覆材３３をエッチングし、次に、
図３（ｄ）に示すように、フォトレジストを除去した後
に、被覆材３３をマスクとして導電体層３２をウエット
エッチングあるいはドライエッチング等の方法で加工す
る。その際、導電体層３２は被覆材３３のパターン形状
に比べ、所定の長さだけ小さくなるようにサイドエッチ
ングし、図３（ｇ）の完成段階の平面図に示すようにカ
ソード３７は楔状に加工され、かつ、所定の間隔をおい
て、アノード３８が形成されるようにする。次に、図３
（ｅ）に示すように、その上からＳｉＯ2，Ｓｉ3Ｎ4，
Ａｌ2Ｏ3，Ｔａ2Ｏ5等の材料からなる絶縁層３５とＭ
ｏ，Ｔａ，Ｃｒ，Ａｌ，Ａｕ等の材料からなるゲート電
極材料３６を真空蒸着あるいはスパッタ等の方法で順次
形成する。次に、図３（ｆ）に示すように、被覆材３３
を除去することにより、その上の絶縁層３５とゲート電
極材料３６も同時に除去して、導電層３２を露出する。
その時の平面図を図３（ｇ）に示す。このようにエッチ
ング加工により楔状となった導電体層３２をカソード３
７とし、このカソード３７と所定の間隔をおいて形成さ
れた導電体層３２をアノード３８とする。
【００２２】以上のように本実施例の機能性電子放出素
子の製造方法によれば、レジストのパターニングが一回
なので位置合わせを必要とせず、また、機能性電子放出
素子の特性に大きく影響するカソード３７、ゲート３６
およびアノード３８の位置関係がエッチングの際のサイ
ドエッチング幅で制御でき、かつ、セルフアライメント
を利用できるため、再現性よく製造することができ、素
子の安定性を向上させることができる。
子の製造方法によれば、レジストのパターニングが一回
なので位置合わせを必要とせず、また、機能性電子放出
素子の特性に大きく影響するカソード３７、ゲート３６
およびアノード３８の位置関係がエッチングの際のサイ
ドエッチング幅で制御でき、かつ、セルフアライメント
を利用できるため、再現性よく製造することができ、素
子の安定性を向上させることができる。
【００２３】（実施例４）以下本発明の第４の実施例に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００２４】図４（ａ）は本発明の第４の実施例におけ
る機能性電子放出素子の製造工程の第一段階の平面図で
あり、図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿う断面図
である。図４（ｃ）〜（ｇ）は各製造工程の断面図であ
り、図４（ｈ）は完成した段階の平面図である。４１は
基板、４２は導電体層、４３は被覆材、４４はフォトレ
ジスト、４５はゲート電極材料、４６は溝、４７はカソ
ード、４８はアノードを示す。
る機能性電子放出素子の製造工程の第一段階の平面図で
あり、図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿う断面図
である。図４（ｃ）〜（ｇ）は各製造工程の断面図であ
り、図４（ｈ）は完成した段階の平面図である。４１は
基板、４２は導電体層、４３は被覆材、４４はフォトレ
ジスト、４５はゲート電極材料、４６は溝、４７はカソ
ード、４８はアノードを示す。
【００２５】まず、図４（ａ）及び図４（ａ）のＢ−Ｂ
線に沿う断面図である図４（ｂ）に示すようにガラスま
たはセラミック等からなる基板４１の上にＭｏ，Ｔａ，
Ｗ，ＺｒＣ，ＬａＢ6等の材料からなる導電層４２と被
覆材４３を真空蒸着あるいはスパッタ等の方法で所定の
膜厚に順次形成する。さらにその上にフォトレジスト４
４を通常のリソグラフィ技術を用いて、平面において少
なくともその一部の幅が徐々に減少しながら変わり、所
定の部分で所定の幅のくびれ部分を形成した後、また幅
が増加する形状に形成する。上記被覆材としては金属あ
るいは絶縁物を用いることができ、後述のプロセスにお
いて導電体層４２のエッチング加工時に耐え、またこれ
を除去するときに他の材料を腐食しないような材料であ
れば良い。次に、図４（ｃ）に示すように、フォトレジ
スト４４をマスクとして被覆材４３をエッチングし、次
に、図４（ｄ）に示すように、フォトレジストを除去し
た後に、被覆材４３をマスクとして導電体層４２をウエ
ットエッチングあるいはドライエッチング等の方法で加
工する。その際、導電体層４２は被覆材４３のパターン
形状に比べ、所定の長さだけ小さくなるようにサイドエ
ッチングし、図４（ｈ）の完成段階の平面図に示すよう
にカソード４７は楔状に加工され、かつ、所定の間隔を
おいて、アノード４８が形成されるようにする。次に、
図４（ｅ）に示すように、その上からＭｏ，Ｔａ，Ｃ
ｒ，Ａｌ，Ａｕ等の材料からなるゲート電極材料４５を
真空蒸着あるいはスパッタ等の方法で形成する。次に、
図４（ｆ）に示すように、被覆材４３を除去することに
より、その上のゲート電極材料４５も同時に除去して、
導電層４２を露出する。次に図４（ｇ）に示すように、
導電層４２とゲート電極材料４５をマスクとして基板４
１の一部をエッチングし、導電体層とゲート電極材料の
間に溝４６を形成する。その時の平面図を図４（ｈ）に
示す。このようにエッチング加工により楔状となった導
電体層４２をカソード４７とし、このカソード４７と所
定の間隔をおいて形成された導電体層４２をアノード４
８とする。
線に沿う断面図である図４（ｂ）に示すようにガラスま
たはセラミック等からなる基板４１の上にＭｏ，Ｔａ，
Ｗ，ＺｒＣ，ＬａＢ6等の材料からなる導電層４２と被
覆材４３を真空蒸着あるいはスパッタ等の方法で所定の
膜厚に順次形成する。さらにその上にフォトレジスト４
４を通常のリソグラフィ技術を用いて、平面において少
なくともその一部の幅が徐々に減少しながら変わり、所
定の部分で所定の幅のくびれ部分を形成した後、また幅
が増加する形状に形成する。上記被覆材としては金属あ
るいは絶縁物を用いることができ、後述のプロセスにお
いて導電体層４２のエッチング加工時に耐え、またこれ
を除去するときに他の材料を腐食しないような材料であ
れば良い。次に、図４（ｃ）に示すように、フォトレジ
スト４４をマスクとして被覆材４３をエッチングし、次
に、図４（ｄ）に示すように、フォトレジストを除去し
た後に、被覆材４３をマスクとして導電体層４２をウエ
ットエッチングあるいはドライエッチング等の方法で加
工する。その際、導電体層４２は被覆材４３のパターン
形状に比べ、所定の長さだけ小さくなるようにサイドエ
ッチングし、図４（ｈ）の完成段階の平面図に示すよう
にカソード４７は楔状に加工され、かつ、所定の間隔を
おいて、アノード４８が形成されるようにする。次に、
図４（ｅ）に示すように、その上からＭｏ，Ｔａ，Ｃ
ｒ，Ａｌ，Ａｕ等の材料からなるゲート電極材料４５を
真空蒸着あるいはスパッタ等の方法で形成する。次に、
図４（ｆ）に示すように、被覆材４３を除去することに
より、その上のゲート電極材料４５も同時に除去して、
導電層４２を露出する。次に図４（ｇ）に示すように、
導電層４２とゲート電極材料４５をマスクとして基板４
１の一部をエッチングし、導電体層とゲート電極材料の
間に溝４６を形成する。その時の平面図を図４（ｈ）に
示す。このようにエッチング加工により楔状となった導
電体層４２をカソード４７とし、このカソード４７と所
定の間隔をおいて形成された導電体層４２をアノード４
８とする。
【００２６】以上のように本実施例の機能性電子放出素
子の製造方法によれば、レジストのパターニングが一回
なので位置合わせを必要とせず、また、機能性電子放出
素子の特性に大きく影響するカソード４７、ゲート４５
およびアノード４８の位置関係がエッチングの際のサイ
ドエッチング幅で制御でき、かつ、セルフアライメント
を利用できるため、再現性よく製造することができる。
また、カソード４７、ゲート４５およびアノード４８の
間の基板４１の一部を除去することにより、リーク電流
を防ぐことができるため、素子の特性、安定性の一層の
向上を図ることができる。
子の製造方法によれば、レジストのパターニングが一回
なので位置合わせを必要とせず、また、機能性電子放出
素子の特性に大きく影響するカソード４７、ゲート４５
およびアノード４８の位置関係がエッチングの際のサイ
ドエッチング幅で制御でき、かつ、セルフアライメント
を利用できるため、再現性よく製造することができる。
また、カソード４７、ゲート４５およびアノード４８の
間の基板４１の一部を除去することにより、リーク電流
を防ぐことができるため、素子の特性、安定性の一層の
向上を図ることができる。
【００２７】
【００２８】
【発明の効果】 以上説明したように本発明は、 素子の製
造工程においてレジストパターニングが一度だけであ
り、セルフアライメントを利用するため、容易に再現性
よい機能性電子放出素子を得ることができ、またエミッ
タとゲート間の間隔およびゲートとアノード間の間隔を
エッチングにおけるサイドエッチング幅を利用するため
非常に制御性の高い製造方法であり、安定な特性の素子
を得ることができる。
造工程においてレジストパターニングが一度だけであ
り、セルフアライメントを利用するため、容易に再現性
よい機能性電子放出素子を得ることができ、またエミッ
タとゲート間の間隔およびゲートとアノード間の間隔を
エッチングにおけるサイドエッチング幅を利用するため
非常に制御性の高い製造方法であり、安定な特性の素子
を得ることができる。
【図１】（ａ）本発明第一の実施例における機能性電子
放出素子の平面図 （ｂ）図１（ａ）のＡ−Ａ線に沿う断面図 （ｃ）図１（ａ）のＢ−Ｂ線に沿う断面図
放出素子の平面図 （ｂ）図１（ａ）のＡ−Ａ線に沿う断面図 （ｃ）図１（ａ）のＢ−Ｂ線に沿う断面図
【図２】（ａ）本発明第二の実施例における機能性電子
放出素子の平面図 （ｂ）図２（ａ）のＡ−Ａ線に沿う断面図 （ｃ）図２（ａ）のＢ−Ｂ線に沿う断面図
放出素子の平面図 （ｂ）図２（ａ）のＡ−Ａ線に沿う断面図 （ｃ）図２（ａ）のＢ−Ｂ線に沿う断面図
【図３】（ａ）本発明第三の実施例における機能性電子
放出素子の製造方法の第一段階の平面図 （ｂ）〜（ｆ）各製造工程の断面図 （ｇ）第三の実施例における機能性電子放出素子の製造
方法の完成した段階の平面図
放出素子の製造方法の第一段階の平面図 （ｂ）〜（ｆ）各製造工程の断面図 （ｇ）第三の実施例における機能性電子放出素子の製造
方法の完成した段階の平面図
【図４】（ａ）本発明第四の実施例における機能性電子
放出素子の製造方法の第一段階の平面図 （ｂ）〜（ｇ）各製造工程の断面図 （ｈ）第四の実施例における機能性電子放出素子の製造
方法の完成した段階の平面図
放出素子の製造方法の第一段階の平面図 （ｂ）〜（ｇ）各製造工程の断面図 （ｈ）第四の実施例における機能性電子放出素子の製造
方法の完成した段階の平面図
【図５】（ａ）従来の機能性電子放出素子の平面図 （ｂ）図５（ａ）のＡ−Ａ線に沿う断面図
【図６】（ａ）〜（ｅ）従来の機能性電子放出素子の製
造工程図
造工程図
１１ 基板 １２ カソード １３ アノード １４ ゲート １１２ カソード先端部
フロントページの続き (56)参考文献 特開 平２−139843（ＪＰ，Ａ) 特公 昭46−20944（ＪＰ，Ｂ１) 特公 昭46−20943（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 9/02 H01J 1/304 H01J 19/24 H01J 21/10 H01J 31/12
Claims (2)
- 【請求項１】 基板上に導電体層と、この導電体層とは
異なる材質からなる被覆材を順次形成し、まず被覆材を
平面において少なくともその一部の幅が徐々に減少しな
がら変わり、所定の部分で所定の幅のくびれ部分を形成
した後、また幅が増加する形状にエッチング加工し、そ
の後、この被覆材をマスクとして導電体層を被覆材の形
状よりやや小さめにエッチング加工し、その上から絶縁
体層とゲート電極材料を順次形成し、その後、上記被覆
材をその上の絶縁体層およびゲート電極材料と共に除去
することを特徴とする機能性電子放出素子の製造方法。 - 【請求項２】 基板上に導電体層とこの導電体層とは異
なる材質からなる被覆材を順次形成し、まず被覆材を平
面において少なくともその一部の幅が徐々に減少しなが
ら変わり、所定の部分で所定の幅のくびれ部分を形成し
た後、また幅が増加する形状にエッチング加工し、その
後、この被覆材をマスクとして導電体層を被覆材の形状
よりやや小さめにエッチング加工し、その上からゲート
電極材料を形成し、その後、上記被覆材をその上のゲー
ト電極材料と共に除去し、最後に上記基板の上記導電体
層及びゲート電極材料が形成されていない部分とその近
傍の少なくとも一部を除去することを特徴とする機能性
電子放出素子の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6157491A JP3156265B2 (ja) | 1991-03-26 | 1991-03-26 | 機能性電子放出素子の製造方法 |
| EP19910311052 EP0490536B1 (en) | 1990-11-28 | 1991-11-28 | Vacuum microelectronic field-emission device |
| DE1991628702 DE69128702T2 (de) | 1990-11-28 | 1991-11-28 | Mikroelektronische Feldemissionsvorrichtung |
| US08/227,228 US5469015A (en) | 1990-11-28 | 1994-04-13 | Functional vacuum microelectronic field-emission device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6157491A JP3156265B2 (ja) | 1991-03-26 | 1991-03-26 | 機能性電子放出素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04296421A JPH04296421A (ja) | 1992-10-20 |
| JP3156265B2 true JP3156265B2 (ja) | 2001-04-16 |
Family
ID=13175032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6157491A Expired - Fee Related JP3156265B2 (ja) | 1990-11-28 | 1991-03-26 | 機能性電子放出素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156265B2 (ja) |
-
1991
- 1991-03-26 JP JP6157491A patent/JP3156265B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04296421A (ja) | 1992-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |