JP3320603B2 - 電界放出型冷陰極装置及びその製造方法 - Google Patents
電界放出型冷陰極装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体プロセスを利
用した電界放出型冷陰極装置及びその製造方法に関す
る。
用した電界放出型冷陰極装置及びその製造方法に関す
る。
【０００２】
【従来の技術】半導体集積回路を中心に発達してきた微
細加工技術を用いて微小冷陰極装置を形成する方法の開
発が近年活発に進められている。これまでに、超高周波
数素子、フラットディスプレイ、光源、センサー等への
微小冷陰極装置の応用研究が行われている。そして、そ
の電子源の特徴を生かした、半導体の固体素子の限界を
越えるデバイスの開発への期待が寄せられている。
細加工技術を用いて微小冷陰極装置を形成する方法の開
発が近年活発に進められている。これまでに、超高周波
数素子、フラットディスプレイ、光源、センサー等への
微小冷陰極装置の応用研究が行われている。そして、そ
の電子源の特徴を生かした、半導体の固体素子の限界を
越えるデバイスの開発への期待が寄せられている。
【０００３】その典型的な例としてはＣ．Ａ．Ｓpindt
により提案された電界放出型冷陰極装置が知られてい
る。この電界放出型冷陰極装置の例を図９に示す。同図
に示すように、この装置は、Ｓｉ等からなる基板１上に
形成された、Ｍｏ等からなるエミッタ２、ＳｉＯ2 等か
らなる酸化膜３、Ｍｏ等からなるゲート電極４等を具備
する。なお、エミッタ２は、先端部ができるだけ鋭くな
るよう、縦断面がほぼ三角形となるように形成されてい
る。
により提案された電界放出型冷陰極装置が知られてい
る。この電界放出型冷陰極装置の例を図９に示す。同図
に示すように、この装置は、Ｓｉ等からなる基板１上に
形成された、Ｍｏ等からなるエミッタ２、ＳｉＯ2 等か
らなる酸化膜３、Ｍｏ等からなるゲート電極４等を具備
する。なお、エミッタ２は、先端部ができるだけ鋭くな
るよう、縦断面がほぼ三角形となるように形成されてい
る。
【０００４】電界放出型エミッタの原理としてＦowler-
Ｎordheim の理論が用いられている。この理論によれ
ば、放出電流値は、エミッタ材料の仕事関数と電子を放
射する部分の電界強度とによって決まる。
Ｎordheim の理論が用いられている。この理論によれ
ば、放出電流値は、エミッタ材料の仕事関数と電子を放
射する部分の電界強度とによって決まる。
【０００５】放出電流を高める方法としては、エミッタ
の先端の曲率半径を小さくして電界強度を高める方法
と、エミッタ材料として親和力の小さい材料を用いるこ
とにより仕事関数を小さくする方法と、が用いられてい
る。
の先端の曲率半径を小さくして電界強度を高める方法
と、エミッタ材料として親和力の小さい材料を用いるこ
とにより仕事関数を小さくする方法と、が用いられてい
る。
【０００６】従来の電界放出型冷陰極装置の基本構造
は、金属或いは半導体を鋭く尖らせた電子放射部（エミ
ッタ）と、エミッタの先端部に強い電界を誘起させるゲ
ートとからなる。この様なエミッタ及びゲートの組合わ
せが、アレイ基板上に多数集積配置される。
は、金属或いは半導体を鋭く尖らせた電子放射部（エミ
ッタ）と、エミッタの先端部に強い電界を誘起させるゲ
ートとからなる。この様なエミッタ及びゲートの組合わ
せが、アレイ基板上に多数集積配置される。
【０００７】しかしながら、上述した従来の電界放出型
冷陰極装置及びその製造方法においては、以下の重要な
問題点がある。
冷陰極装置及びその製造方法においては、以下の重要な
問題点がある。
【０００８】従来の電界放出型冷陰極装置では、エミッ
タの形状に依存して電界集中させるため、エミッタ先端
部の成形時におけるナノメートルオーダーサイズの制御
が不可欠となる。しかし、現在の微細加工技術では、エ
ミッタの高さや先端部の形状等にはバラ付きが生じやす
く、エミッタの構造を均一化することが困難である。エ
ミッタ放射電流は極めて構造に対して敏感であるため、
エミッタの寸法にバラツキがあると、アレイの一部しか
動作しない状態が生じる。これは、電界放出電流の低下
等の問題につながる。
タの形状に依存して電界集中させるため、エミッタ先端
部の成形時におけるナノメートルオーダーサイズの制御
が不可欠となる。しかし、現在の微細加工技術では、エ
ミッタの高さや先端部の形状等にはバラ付きが生じやす
く、エミッタの構造を均一化することが困難である。エ
ミッタ放射電流は極めて構造に対して敏感であるため、
エミッタの寸法にバラツキがあると、アレイの一部しか
動作しない状態が生じる。これは、電界放出電流の低下
等の問題につながる。
【０００９】また、エミッタアレイの形状に凹凸が存在
するため、その後にゲート電極を形成する際、エミッタ
先端とゲート電極との間の距離の制御が難しくなる。即
ち、プロセスの再現性及び歩留まりが悪くなる上、ＬＳ
Ｉのプレーナ技術との整合性に欠けることとなる。
するため、その後にゲート電極を形成する際、エミッタ
先端とゲート電極との間の距離の制御が難しくなる。即
ち、プロセスの再現性及び歩留まりが悪くなる上、ＬＳ
Ｉのプレーナ技術との整合性に欠けることとなる。
【００１０】一方、親和力が小さいまたは負になるエミ
ッタ材料として、最近、ダイヤモンドの研究が行われて
いる。ダイヤモンドは親和力が小さい以外に、耐久性と
耐熱性等構造的に安定であることも優れたエミッタ材料
として有望である。この場合、平面型エミッタの形成も
可能であり、エミッタを尖らせるための加工は必ずしも
必要ではないが、以下のような問題点がある。
ッタ材料として、最近、ダイヤモンドの研究が行われて
いる。ダイヤモンドは親和力が小さい以外に、耐久性と
耐熱性等構造的に安定であることも優れたエミッタ材料
として有望である。この場合、平面型エミッタの形成も
可能であり、エミッタを尖らせるための加工は必ずしも
必要ではないが、以下のような問題点がある。
【００１１】現在の成膜技術では、ダイヤモンド薄膜が
Ｐ型しか形成できない。従って、Ｐ型ダイヤモンドの場
合、電子親和力が負であっても、仕事関数はフェルミレ
ベルから真空準位までの差であるから、この値が約５．
５ｅＶ程大きくなる。このため、十分な電界放出電流が
取れない。
Ｐ型しか形成できない。従って、Ｐ型ダイヤモンドの場
合、電子親和力が負であっても、仕事関数はフェルミレ
ベルから真空準位までの差であるから、この値が約５．
５ｅＶ程大きくなる。このため、十分な電界放出電流が
取れない。
【００１２】
【発明が解決しようとする課題】上述の如く、従来の電
界放出型冷陰極は、エミッタ形状の再現性や均一性が低
く、ゲート電極等の形成プロセスの制御性が悪いため、
電界放出効率の低下や不均一化、プレーナ技術との整合
性が悪い等の多くの問題をかかえている。
界放出型冷陰極は、エミッタ形状の再現性や均一性が低
く、ゲート電極等の形成プロセスの制御性が悪いため、
電界放出効率の低下や不均一化、プレーナ技術との整合
性が悪い等の多くの問題をかかえている。
【００１３】また、ダイヤモンドエミッタの場合、成膜
技術の限界によりＰ型しか形成できないため、負の電子
親和力にも係らず、仕事関数は十分な低い値がとれな
い。従って、低電圧駆動の大電流放出は実現できていな
い。
技術の限界によりＰ型しか形成できないため、負の電子
親和力にも係らず、仕事関数は十分な低い値がとれな
い。従って、低電圧駆動の大電流放出は実現できていな
い。
【００１４】本発明の目的は、低電圧駆動下でも電界放
出効率の向上及び均一化が可能な電界放出型冷陰極装置
及びその製造方法を提供することである。
出効率の向上及び均一化が可能な電界放出型冷陰極装置
及びその製造方法を提供することである。
【００１５】本発明の別の目的は、プレーナプロセスと
の整合性を図ることができる電界放出型冷陰極装置及び
その製造方法を提供することである。
の整合性を図ることができる電界放出型冷陰極装置及び
その製造方法を提供することである。
【００１６】本発明の更に別の目的は、大面積化が可能
で量産性に富んだ電界放出型冷陰極装置及びその製造方
法を提供することである。
で量産性に富んだ電界放出型冷陰極装置及びその製造方
法を提供することである。
【００１７】
【課題を解決するための手段】本発明の第１の視点は、
電界放出型冷陰極装置であって、電子親和力の小さい半
導体からなるＰ型半導体膜と、前記Ｐ型半導体層上に配
設された絶縁膜と、前記Ｐ型半導体膜と前記絶縁膜と
は、それらの界面に対して交差する端面を有すること
と、前記端面の近傍において前記絶縁膜を介して前記Ｐ
型半導体膜と対向するゲート電極と、を具備し、前記ゲ
ート電極と前記Ｐ型半導体膜との間に前記ゲート電極が
正となるように電圧を付与することにより、前記ゲート
電極と対向する前記Ｐ型半導体膜の表面領域の仕事関数
を低下させ、前記端面に位置する前記表面領域の部分か
ら電子を電界放出させることと、前記端面が数ナノメー
トルの厚さの薄い絶縁膜で被覆されることと、を特徴と
する。
電界放出型冷陰極装置であって、電子親和力の小さい半
導体からなるＰ型半導体膜と、前記Ｐ型半導体層上に配
設された絶縁膜と、前記Ｐ型半導体膜と前記絶縁膜と
は、それらの界面に対して交差する端面を有すること
と、前記端面の近傍において前記絶縁膜を介して前記Ｐ
型半導体膜と対向するゲート電極と、を具備し、前記ゲ
ート電極と前記Ｐ型半導体膜との間に前記ゲート電極が
正となるように電圧を付与することにより、前記ゲート
電極と対向する前記Ｐ型半導体膜の表面領域の仕事関数
を低下させ、前記端面に位置する前記表面領域の部分か
ら電子を電界放出させることと、前記端面が数ナノメー
トルの厚さの薄い絶縁膜で被覆されることと、を特徴と
する。
【００１８】本発明の第２の視点は、電界放出型冷陰極
装置であって、電子親和力の小さい半導体からなるＰ型
半導体膜と、前記Ｐ型半導体層上に配設された絶縁膜
と、前記Ｐ型半導体膜と前記絶縁膜とは、それらの界面
に対して交差する端面を有することと、前記端面の近傍
において前記絶縁膜を介して前記Ｐ型半導体膜と対向す
るゲート電極と、を具備し、前記ゲート電極と前記Ｐ型
半導体膜との間に前記ゲート電極が正となるように電圧
を付与することにより、前記ゲート電極と対向する前記
Ｐ型半導体膜の表面領域の仕事関数を低下させ、前記端
面に位置する前記表面領域の部分から電子を電界放出さ
せることと、前記Ｐ型半導体膜が基板上に配設され、前
記基板は前記Ｐ型半導体膜、前記絶縁膜及び前記ゲート
電極を埋め込む溝を有し、前記端面が複数個、同一平面
上に配置されることと、を特徴とする。
装置であって、電子親和力の小さい半導体からなるＰ型
半導体膜と、前記Ｐ型半導体層上に配設された絶縁膜
と、前記Ｐ型半導体膜と前記絶縁膜とは、それらの界面
に対して交差する端面を有することと、前記端面の近傍
において前記絶縁膜を介して前記Ｐ型半導体膜と対向す
るゲート電極と、を具備し、前記ゲート電極と前記Ｐ型
半導体膜との間に前記ゲート電極が正となるように電圧
を付与することにより、前記ゲート電極と対向する前記
Ｐ型半導体膜の表面領域の仕事関数を低下させ、前記端
面に位置する前記表面領域の部分から電子を電界放出さ
せることと、前記Ｐ型半導体膜が基板上に配設され、前
記基板は前記Ｐ型半導体膜、前記絶縁膜及び前記ゲート
電極を埋め込む溝を有し、前記端面が複数個、同一平面
上に配置されることと、を特徴とする。
【００１９】本発明の第３の視点は、第２の視点に係る
電界放出型冷陰極装置において、前記端面が数ナノメー
トルの厚さの薄い絶縁膜で被覆されることを特徴とす
る。
電界放出型冷陰極装置において、前記端面が数ナノメー
トルの厚さの薄い絶縁膜で被覆されることを特徴とす
る。
【００２０】本発明の第４の視点は、第２の視点の電界
放出型冷陰極装置の製造方法において、前記基板上に前
記溝を形成する工程と、前記基板上に前記Ｐ型半導体
膜、前記絶縁膜、前記ゲート電極の夫々の材料膜を順に
形成する工程と、少なくとも、前記絶縁膜、前記ゲート
電極の夫々の材料膜をエッチングし、前記端面の複数個
を、同一平面上に露出させる工程と、を具備することを
特徴とする。
放出型冷陰極装置の製造方法において、前記基板上に前
記溝を形成する工程と、前記基板上に前記Ｐ型半導体
膜、前記絶縁膜、前記ゲート電極の夫々の材料膜を順に
形成する工程と、少なくとも、前記絶縁膜、前記ゲート
電極の夫々の材料膜をエッチングし、前記端面の複数個
を、同一平面上に露出させる工程と、を具備することを
特徴とする。
【００２１】本発明においては、凸形エミッタを加工形
成するのではなく、積層技術を用いてダイヤモンド等の
薄膜を含むＭＯＳダイオードを構成し、同薄膜の端面の
表面領域をエミッタとしている。これにより、ナノメー
トルオーダーサイズのエミッタ層を制御よく形成するこ
とができる。
成するのではなく、積層技術を用いてダイヤモンド等の
薄膜を含むＭＯＳダイオードを構成し、同薄膜の端面の
表面領域をエミッタとしている。これにより、ナノメー
トルオーダーサイズのエミッタ層を制御よく形成するこ
とができる。
【００２２】また、トレンチ型のＭＯＳ構造を利用して
プレーナ型エミッタアレイを形成すると、大面積化可能
なトレンチ型ＭＯＳダイオードの断面から電子を電界放
出させることができる。
プレーナ型エミッタアレイを形成すると、大面積化可能
なトレンチ型ＭＯＳダイオードの断面から電子を電界放
出させることができる。
【００２３】また、電子親和力の小さいまたは負の半導
体からなるＰ型半導体に電界を付与し、その表面領域の
仕事関数を大幅に低減しているため、低電圧駆動の高効
率な電界放出特性を得ることができる。
体からなるＰ型半導体に電界を付与し、その表面領域の
仕事関数を大幅に低減しているため、低電圧駆動の高効
率な電界放出特性を得ることができる。
【００２４】本発明におけるエミッタ材料としては、ダ
イヤモンド等の親和力の小さいまたは負の半導体、或い
はＳｉＣ等の親和力の小さい半導体を用いることができ
る。また、エミッタ材料としては、Ｐ型半導体以外にＮ
型半導体を用いることができる。半導体の成膜技術とし
ては、ＣＶＤ、ＭＢＥ等を用いることができる。
イヤモンド等の親和力の小さいまたは負の半導体、或い
はＳｉＣ等の親和力の小さい半導体を用いることができ
る。また、エミッタ材料としては、Ｐ型半導体以外にＮ
型半導体を用いることができる。半導体の成膜技術とし
ては、ＣＶＤ、ＭＢＥ等を用いることができる。
【００２５】
【発明の実施の形態】図１は本発明の実施の形態に係る
電界放出型冷陰極装置を製造工程順に示す断面図であ
る。本実施の形態においては、ダイヤモンド薄膜を具備
するトレンチ型ＭＯＳ構造が利用される。以下、図１を
参照し、この電界放出型冷陰極装置の製造工程を説明す
る。
電界放出型冷陰極装置を製造工程順に示す断面図であ
る。本実施の形態においては、ダイヤモンド薄膜を具備
するトレンチ型ＭＯＳ構造が利用される。以下、図１を
参照し、この電界放出型冷陰極装置の製造工程を説明す
る。
【００２６】先ず、通常の半導体ウェハの標準洗浄によ
り表面処理したＮ型Ｓｉ基板１１を用意する。なお、Ｓ
ｉ基板１１はＰ型としてもよい。次に、フォトリソグラ
フィによりパターニングしたレジストマスクを使用し、
基板１１をドライエッチングする。これにより、図１
（ａ）に示すように、多数の円柱状の凸部１２ａとこれ
を囲む溝１２ｂとを基板１１上に形成する。
り表面処理したＮ型Ｓｉ基板１１を用意する。なお、Ｓ
ｉ基板１１はＰ型としてもよい。次に、フォトリソグラ
フィによりパターニングしたレジストマスクを使用し、
基板１１をドライエッチングする。これにより、図１
（ａ）に示すように、多数の円柱状の凸部１２ａとこれ
を囲む溝１２ｂとを基板１１上に形成する。
【００２７】次に、図１（ｂ）に示すように、基板１１
全面上、即ち凸部１２ａ及び溝１２ｂの全体上にＣＶＤ
を用いて数μｍ厚さのダイヤモンド薄膜１３を成膜す
る。この際、ダイヤモンド薄膜１３はＰ型の導電型を有
することとなる。次に、図１（ｃ）に示すように、ダイ
ヤモンド薄膜１３上にＳｉＯ2 絶縁膜１４を蒸着法によ
り成膜する。そして、図１（ｄ）に示すように、絶縁膜
１４上にＣＶＤ法によりポリシリコン膜１５を形成す
る。
全面上、即ち凸部１２ａ及び溝１２ｂの全体上にＣＶＤ
を用いて数μｍ厚さのダイヤモンド薄膜１３を成膜す
る。この際、ダイヤモンド薄膜１３はＰ型の導電型を有
することとなる。次に、図１（ｃ）に示すように、ダイ
ヤモンド薄膜１３上にＳｉＯ2 絶縁膜１４を蒸着法によ
り成膜する。そして、図１（ｄ）に示すように、絶縁膜
１４上にＣＶＤ法によりポリシリコン膜１５を形成す
る。
【００２８】次に、ドライエッチングを用いてポリシリ
コン膜１５及びＳｉＯ2 絶縁膜１４をエッチングし、ダ
イヤモンド薄膜１３が露出したところでエッチングを停
止し、図１（ｅ）に示すように、ゲート絶縁膜１６及び
ゲート電極１７を形成する。ここで、ダイヤモンド薄膜
１３、ゲート絶縁膜１６及びゲート電極１７の露出端面
２０は、同一平面上にあり且つ膜１３、１６の界面に直
交する。最後に、端面２０に対して、真空雰囲気を介し
て対向するように、アノード電極１８を配設する。図２
は図１図示の工程により製造された電界放出型冷陰極装
置を示す部分断面斜視図である。
コン膜１５及びＳｉＯ2 絶縁膜１４をエッチングし、ダ
イヤモンド薄膜１３が露出したところでエッチングを停
止し、図１（ｅ）に示すように、ゲート絶縁膜１６及び
ゲート電極１７を形成する。ここで、ダイヤモンド薄膜
１３、ゲート絶縁膜１６及びゲート電極１７の露出端面
２０は、同一平面上にあり且つ膜１３、１６の界面に直
交する。最後に、端面２０に対して、真空雰囲気を介し
て対向するように、アノード電極１８を配設する。図２
は図１図示の工程により製造された電界放出型冷陰極装
置を示す部分断面斜視図である。
【００２９】図１及び図２図示の電界放出型冷陰極装置
においては、ゲート電極１７が正となるようにゲート電
極１７と基板１１との間に電圧が印加されると、ダイヤ
モンド薄膜１３とゲート絶縁膜１６と界面に沿ったダイ
ヤモンド薄膜１３の表面領域の仕事関数が低下する。表
面領域の仕事関数は、ダイヤモンド薄膜１３の電子親和
力及び電極１７と基板１１との間の電圧に依存し、ゼロ
近傍まで低減することができる。また、薄膜１３の電子
親和力が負ではなく、小さいが正の場合は、表面領域の
導電型を反転させ、Ｎ型とすることができる。従って、
アノード電極１８にゲート電極１７よりも高い電位が印
加されると、仕事関数が低下したダイヤモンド薄膜１３
の表面領域の端面２０上の部分から、図１（ｅ）中に矢
印で示すように、電子が放出される。
においては、ゲート電極１７が正となるようにゲート電
極１７と基板１１との間に電圧が印加されると、ダイヤ
モンド薄膜１３とゲート絶縁膜１６と界面に沿ったダイ
ヤモンド薄膜１３の表面領域の仕事関数が低下する。表
面領域の仕事関数は、ダイヤモンド薄膜１３の電子親和
力及び電極１７と基板１１との間の電圧に依存し、ゼロ
近傍まで低減することができる。また、薄膜１３の電子
親和力が負ではなく、小さいが正の場合は、表面領域の
導電型を反転させ、Ｎ型とすることができる。従って、
アノード電極１８にゲート電極１７よりも高い電位が印
加されると、仕事関数が低下したダイヤモンド薄膜１３
の表面領域の端面２０上の部分から、図１（ｅ）中に矢
印で示すように、電子が放出される。
【００３０】図３はダイヤモンド等の負の親和力をもつ
Ｐ型半導体のエネギーバンドの概念を示す。同図におい
て、Ｅｏは真空準位を表わし、Ｅｆはフェルミレベルを
表わす。また、ＥｃとＥｖと夫々伝導帯の底と価電帯の
上限とを表わし、Ｅｉは禁止帯の中央を表わす。仕事関
数ＷはＥｏからＥｆまでのエネルギー差を表わす。図３
より、Ｐ型半導体の場合、負の親和力をもつにも係ら
ず、仕事関数Ｗは依然として大きいことがわかる。
Ｐ型半導体のエネギーバンドの概念を示す。同図におい
て、Ｅｏは真空準位を表わし、Ｅｆはフェルミレベルを
表わす。また、ＥｃとＥｖと夫々伝導帯の底と価電帯の
上限とを表わし、Ｅｉは禁止帯の中央を表わす。仕事関
数ＷはＥｏからＥｆまでのエネルギー差を表わす。図３
より、Ｐ型半導体の場合、負の親和力をもつにも係ら
ず、仕事関数Ｗは依然として大きいことがわかる。
【００３１】図４は図１（ｅ）に示す構成におけるエネ
ルギーバンドの概念を示す。図４に示すように、このＭ
ＯＳ構造は半導体層３１（図１では膜１３）、絶縁膜３
２（図１では膜１６）及びゲート電極３３（図１では電
極１７）により構成されている。半導体層３１に電界が
かかると、半導体層３１と絶縁層３２との界面に沿っ
た、半導体層３１表面内の厚みが数ナノメートルオーダ
ーの表面領域３４の仕事関数が低下する。この時、図４
より、フェルミレベルが伝導帯の底より上に上がり、仕
事関数が大幅に低減されることがわかる。従って、電界
放出に必要な駆動電圧は半導体ＭＯＳダイオードの動作
電圧と同レベルのわずか数ボルトとなる。また、アノー
ド電圧も非常に低い電圧で放出電流を収集することがで
きる。
ルギーバンドの概念を示す。図４に示すように、このＭ
ＯＳ構造は半導体層３１（図１では膜１３）、絶縁膜３
２（図１では膜１６）及びゲート電極３３（図１では電
極１７）により構成されている。半導体層３１に電界が
かかると、半導体層３１と絶縁層３２との界面に沿っ
た、半導体層３１表面内の厚みが数ナノメートルオーダ
ーの表面領域３４の仕事関数が低下する。この時、図４
より、フェルミレベルが伝導帯の底より上に上がり、仕
事関数が大幅に低減されることがわかる。従って、電界
放出に必要な駆動電圧は半導体ＭＯＳダイオードの動作
電圧と同レベルのわずか数ボルトとなる。また、アノー
ド電圧も非常に低い電圧で放出電流を収集することがで
きる。
【００３２】図５は本発明の別の実施の形態に係る電界
放出型冷陰極装置を示す部分断面斜視図である。
放出型冷陰極装置を示す部分断面斜視図である。
【００３３】この冷陰極装置を製造する場合、先ず、Ｎ
型或いはＰ型のＳｉ基板４１に、断面がＶ字形の複数の
溝を平行に形成する。次に、ダイヤモンド薄膜４２をＣ
ＶＤにより全面に成膜する。次に、ＳｉＯ2 膜を全面に
堆積成膜すると共にエッチングによりパターニングし、
ゲート絶縁膜４３を形成する。次に、電極材料膜、例え
ばポリシリコン膜を全面に堆積成膜する共にエッチング
によりパターニングし、ゲート電極４４を形成する。こ
こで、ダイヤモンド薄膜４２及びゲート絶縁膜４３の界
面に交差するように、膜４２、４３及びゲート電極４４
の端面４６が露出する。最後に、端面４６に対して、真
空雰囲気を介して対向するように、アノード電極４５を
配設する。
型或いはＰ型のＳｉ基板４１に、断面がＶ字形の複数の
溝を平行に形成する。次に、ダイヤモンド薄膜４２をＣ
ＶＤにより全面に成膜する。次に、ＳｉＯ2 膜を全面に
堆積成膜すると共にエッチングによりパターニングし、
ゲート絶縁膜４３を形成する。次に、電極材料膜、例え
ばポリシリコン膜を全面に堆積成膜する共にエッチング
によりパターニングし、ゲート電極４４を形成する。こ
こで、ダイヤモンド薄膜４２及びゲート絶縁膜４３の界
面に交差するように、膜４２、４３及びゲート電極４４
の端面４６が露出する。最後に、端面４６に対して、真
空雰囲気を介して対向するように、アノード電極４５を
配設する。
【００３４】図５図示の電界放出型冷陰極装置において
も、ゲート電極４４が正となるようにゲート電極４４と
基板４１との間に電圧が印加されると、ダイヤモンド薄
膜４２とゲート絶縁膜４３と界面に沿ったダイヤモンド
薄膜４２の表面領域の仕事関数が低下する。従って、ア
ノード電極４５にゲート電極４４よりも高い電位が印加
されると、仕事関数が低下したダイヤモンド薄膜４２の
表面領域の端面４６上の部分から、図５中に矢印で示す
ように、電子が放出される。
も、ゲート電極４４が正となるようにゲート電極４４と
基板４１との間に電圧が印加されると、ダイヤモンド薄
膜４２とゲート絶縁膜４３と界面に沿ったダイヤモンド
薄膜４２の表面領域の仕事関数が低下する。従って、ア
ノード電極４５にゲート電極４４よりも高い電位が印加
されると、仕事関数が低下したダイヤモンド薄膜４２の
表面領域の端面４６上の部分から、図５中に矢印で示す
ように、電子が放出される。
【００３５】図６は本発明の更に別の実施の形態に係る
電界放出型冷陰極装置を示す断面図である。
電界放出型冷陰極装置を示す断面図である。
【００３６】この冷陰極装置を製造する場合、先ず、Ｎ
型或いはＰ型のＳｉ基板４１に、断面がＶ字形の複数の
溝を平行に形成する。次に、ダイヤモンド薄膜４２をＣ
ＶＤにより全面に成膜する。次に、厚みが数ナノメート
ルの薄いＳｉＯ2 絶縁膜５３を全面に堆積成膜する。最
後に、絶縁膜５３の尾根に対して、真空雰囲気を介して
対向するように引出し電極５４を配設する。
型或いはＰ型のＳｉ基板４１に、断面がＶ字形の複数の
溝を平行に形成する。次に、ダイヤモンド薄膜４２をＣ
ＶＤにより全面に成膜する。次に、厚みが数ナノメート
ルの薄いＳｉＯ2 絶縁膜５３を全面に堆積成膜する。最
後に、絶縁膜５３の尾根に対して、真空雰囲気を介して
対向するように引出し電極５４を配設する。
【００３７】図６図示の電界放出型冷陰極装置において
は、引出し電極５４が図５図示の構造のゲート電極４４
及びアノード電極４５の両者の役割を兼ねる。引出し電
極５４が正となるように電極５４と基板４１との間に電
圧が印加されると、ダイヤモンド薄膜４２と絶縁膜５３
と界面に沿ったダイヤモンド薄膜４２の表面領域の仕事
関数が低下する。そして、Ｓｉ基板４１の尾根に隣接す
るダイヤモンド薄膜４２と絶縁膜５３との界面の端面５
６から、図６中に矢印で示すように、絶縁膜５３を通過
して電子が放出される。また、ダイヤモンド薄膜４２上
に薄いＳｉＯ2膜５３が形成されているため、ダイヤモ
ンドの表面が理想的となり、表面準位を大幅に低減する
ことができる。
は、引出し電極５４が図５図示の構造のゲート電極４４
及びアノード電極４５の両者の役割を兼ねる。引出し電
極５４が正となるように電極５４と基板４１との間に電
圧が印加されると、ダイヤモンド薄膜４２と絶縁膜５３
と界面に沿ったダイヤモンド薄膜４２の表面領域の仕事
関数が低下する。そして、Ｓｉ基板４１の尾根に隣接す
るダイヤモンド薄膜４２と絶縁膜５３との界面の端面５
６から、図６中に矢印で示すように、絶縁膜５３を通過
して電子が放出される。また、ダイヤモンド薄膜４２上
に薄いＳｉＯ2膜５３が形成されているため、ダイヤモ
ンドの表面が理想的となり、表面準位を大幅に低減する
ことができる。
【００３８】図７は本発明の更に別の実施の形態に係る
電界放出型冷陰極装置を示す断面図である。
電界放出型冷陰極装置を示す断面図である。
【００３９】この冷陰極装置を製造する場合、先ず、図
１の（ａ）〜（ｅ）までと同様な工程を経て図１（ｅ）
に示すような中間構造物を形成する。次に、ポリシリコ
ン膜をエッチングし、ゲート電極６７を形成する。この
際、ゲート絶縁膜６６となる薄いＳｉＯ2 酸化膜をエッ
チングせず、ダイヤモンド薄膜１３を覆った状態のまま
に残す。この場合、ＳｉＯ2 酸化膜６６の厚みは数ナノ
メートルの薄いものとする。
１の（ａ）〜（ｅ）までと同様な工程を経て図１（ｅ）
に示すような中間構造物を形成する。次に、ポリシリコ
ン膜をエッチングし、ゲート電極６７を形成する。この
際、ゲート絶縁膜６６となる薄いＳｉＯ2 酸化膜をエッ
チングせず、ダイヤモンド薄膜１３を覆った状態のまま
に残す。この場合、ＳｉＯ2 酸化膜６６の厚みは数ナノ
メートルの薄いものとする。
【００４０】図７図示の電界放出型冷陰極装置において
も、ゲート電極６７が正となるようにゲート電極６７と
基板１１との間に電圧が印加されると共に、アノード電
極６８にゲート電極６７よりも高い電位が印加される
と、図７中に矢印で示すように、ゲート絶縁膜６６を通
過して電子が放出される。ダイヤモンド薄膜１３上にＳ
ｉＯ2 膜６６が存在しているため、ダイヤモンド薄膜１
３の断面は表面準位のない理想状態となる。従って、よ
り低電圧駆動と高放出効率とが実現できる。
も、ゲート電極６７が正となるようにゲート電極６７と
基板１１との間に電圧が印加されると共に、アノード電
極６８にゲート電極６７よりも高い電位が印加される
と、図７中に矢印で示すように、ゲート絶縁膜６６を通
過して電子が放出される。ダイヤモンド薄膜１３上にＳ
ｉＯ2 膜６６が存在しているため、ダイヤモンド薄膜１
３の断面は表面準位のない理想状態となる。従って、よ
り低電圧駆動と高放出効率とが実現できる。
【００４１】図８は本発明の更に別の実施の形態に係る
電界放出型冷陰極装置を示す部分断面斜視図である。
電界放出型冷陰極装置を示す部分断面斜視図である。
【００４２】この冷陰極装置を製造する場合、先ず、Ｎ
型或いはＰ型のＳｉ基板７１上に、ダイヤモンド薄膜、
ＳｉＯ2 膜、及び電極材料膜を順に形成する。次に、エ
ッチングにより、これらの膜を順に選択的に除去すると
共に、Ｓｉ基板７１に断面がＵ字形の複数の溝を平行に
形成する。これにより、Ｓｉ基板７１の凸部上に、ダイ
ヤモンド薄膜７２、ゲート絶縁膜７３、ゲート電極７４
が積層された構造が得られる。最後に、Ｓｉ基板７１の
凸部に対して、真空雰囲気を介して対向するように、ア
ノード電極７５を配設する。
型或いはＰ型のＳｉ基板７１上に、ダイヤモンド薄膜、
ＳｉＯ2 膜、及び電極材料膜を順に形成する。次に、エ
ッチングにより、これらの膜を順に選択的に除去すると
共に、Ｓｉ基板７１に断面がＵ字形の複数の溝を平行に
形成する。これにより、Ｓｉ基板７１の凸部上に、ダイ
ヤモンド薄膜７２、ゲート絶縁膜７３、ゲート電極７４
が積層された構造が得られる。最後に、Ｓｉ基板７１の
凸部に対して、真空雰囲気を介して対向するように、ア
ノード電極７５を配設する。
【００４３】図８図示の電界放出型冷陰極装置において
も、ゲート電極７４が正となるようにゲート電極７４と
基板７１との間に電圧が印加されると共に、アノード電
極７５にゲート電極７４よりも高い電位が印加される
と、ダイヤモンド薄膜７２とゲート絶縁膜７３との界面
の端面７６上の部分から、図８中に矢印で示すように、
電子が放出される。
も、ゲート電極７４が正となるようにゲート電極７４と
基板７１との間に電圧が印加されると共に、アノード電
極７５にゲート電極７４よりも高い電位が印加される
と、ダイヤモンド薄膜７２とゲート絶縁膜７３との界面
の端面７６上の部分から、図８中に矢印で示すように、
電子が放出される。
【００４４】
【発明の効果】本発明によれば、従来に比べて非常に小
さい仕事関数を有するエミッタを具備し、低電圧駆動と
高効率電界放出が可能な電界放出型冷陰極装置を実現で
きる。また、エミッタの凸形状加工なしに、プレーナ型
で量産性に富んだ大面積な電界放出型冷陰極装置を提供
することができる。
さい仕事関数を有するエミッタを具備し、低電圧駆動と
高効率電界放出が可能な電界放出型冷陰極装置を実現で
きる。また、エミッタの凸形状加工なしに、プレーナ型
で量産性に富んだ大面積な電界放出型冷陰極装置を提供
することができる。
【図１】本発明の実施の形態に係る電界放出型冷陰極装
置を製造工程順に示す断面図。
置を製造工程順に示す断面図。
【図２】図１図示の工程により製造された電界放出型冷
陰極装置を示す部分断面斜視図。
陰極装置を示す部分断面斜視図。
【図３】負の親和力をもつＰ型半導体のエネギーバンド
の概念図。
の概念図。
【図４】図１（ｅ）に示す構成におけるエネルギーバン
ドの概念図。
ドの概念図。
【図５】本発明の別の実施の形態に係る電界放出型冷陰
極装置を示す部分断面斜視図。
極装置を示す部分断面斜視図。
【図６】本発明の更に別の実施の形態に係る電界放出型
冷陰極装置を示す断面図。
冷陰極装置を示す断面図。
【図７】本発明の更に別の実施の形態に係る電界放出型
冷陰極装置を示す断面図。
冷陰極装置を示す断面図。
【図８】本発明の更に別の実施の形態に係る電界放出型
冷陰極装置を示す部分断面斜視図。
冷陰極装置を示す部分断面斜視図。
【図９】従来の電界放出型冷陰極装置を示す断面図。
１１、４１、７１…基板、１３、４２、７２…ダイヤモ
ンド薄膜、１６、４３、６６、７３…ゲート絶縁膜、１
７、４４、６７、７４…ゲート電極、１８、４５、６
８、７５…アノード電極、２０、４６、５６、７６…端
面、５３…薄い絶縁膜、５４…引出し電極。
ンド薄膜、１６、４３、６６、７３…ゲート絶縁膜、１
７、４４、６７、７４…ゲート電極、１８、４５、６
８、７５…アノード電極、２０、４６、５６、７６…端
面、５３…薄い絶縁膜、５４…引出し電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−211245（ＪＰ，Ａ) 特開 平７−272618（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 1/30 H01J 9/02
Claims (4)
- 【請求項１】電子親和力の小さい半導体からなるＰ型半
導体膜と、 前記Ｐ型半導体層上に配設された絶縁膜と、前記Ｐ型半
導体膜と前記絶縁膜とは、それらの界面に対して交差す
る端面を有することと、 前記端面の近傍において前記絶縁膜を介して前記Ｐ型半
導体膜と対向するゲート電極と、 を具備し、前記ゲート電極と前記Ｐ型半導体膜との間に
前記ゲート電極が正となるように電圧を付与することに
より、前記ゲート電極と対向する前記Ｐ型半導体膜の表
面領域の仕事関数を低下させ、前記端面に位置する前記
表面領域の部分から電子を電界放出させることと、 前記端面が数ナノメートルの厚さの薄い絶縁膜で被覆さ
れることと、 を特徴とする電界放出型冷陰極装置。 - 【請求項２】電子親和力の小さい半導体からなるＰ型半
導体膜と、 前記Ｐ型半導体層上に配設された絶縁膜と、前記Ｐ型半
導体膜と前記絶縁膜とは、それらの界面に対して交差す
る端面を有することと、 前記端面の近傍において前記絶縁膜を介して前記Ｐ型半
導体膜と対向するゲート電極と、 を具備し、前記ゲート電極と前記Ｐ型半導体膜との間に
前記ゲート電極が正となるように電圧を付与することに
より、前記ゲート電極と対向する前記Ｐ型半導体膜の表
面領域の仕事関数を低下させ、前記端面に位置する前記
表面領域の部分から電子を電界放出させることと、 前記Ｐ型半導体膜が基板上に配設され、前記基板は前記
Ｐ型半導体膜、前記絶縁膜及び前記ゲート電極を埋め込
む溝を有し、前記端面が複数個、同一平面上に配置され
ることと、 を特徴とする電界放出型冷陰極装置。 - 【請求項３】前記端面が数ナノメートルの厚さの薄い絶
縁膜で被覆されることを特徴とする請求項２に記載の電
界放出型冷陰極装置。 - 【請求項４】前記基板上に前記溝を形成する工程と、 前記基板上に前記Ｐ型半導体膜、前記絶縁膜、前記ゲー
ト電極の夫々の材料膜を順に形成する工程と、 少なくとも、前記絶縁膜、前記ゲート電極の夫々の材料
膜をエッチングし、前記端面の複数個を、同一平面上に
露出させる工程と、 を具備することを特徴とする請求項２に記載の電界放出
型冷陰極装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1744896A JP3320603B2 (ja) | 1996-02-02 | 1996-02-02 | 電界放出型冷陰極装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1744896A JP3320603B2 (ja) | 1996-02-02 | 1996-02-02 | 電界放出型冷陰極装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213202A JPH09213202A (ja) | 1997-08-15 |
| JP3320603B2 true JP3320603B2 (ja) | 2002-09-03 |
Family
ID=11944312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1744896A Expired - Fee Related JP3320603B2 (ja) | 1996-02-02 | 1996-02-02 | 電界放出型冷陰極装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3320603B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296710B1 (ko) * | 1997-09-18 | 2001-08-07 | 오길록 | 다이아몬드진공소자의제조방법 |
| KR100575632B1 (ko) * | 1999-06-12 | 2006-05-03 | 엘지전자 주식회사 | 고주파구동 전계 방출 표시장치 |
| JP5023392B2 (ja) * | 2007-08-24 | 2012-09-12 | Ｎｅｃライティング株式会社 | 電界放出型カソードおよび、電界放出型ランプ |
| CN111627873A (zh) * | 2020-04-17 | 2020-09-04 | 柯文政 | 具高导热能力的钻石薄膜导电层结构及其制造方法 |
-
1996
- 1996-02-02 JP JP1744896A patent/JP3320603B2/ja not_active Expired - Fee Related
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|---|---|
| JPH09213202A (ja) | 1997-08-15 |
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