JP3135823B2 - 冷電子放出素子及びその製造方法 - Google Patents
冷電子放出素子及びその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
- H01J1/02—Main electrodes
- H01J1/30—Cold cathodes, e.g. field-emissive cathode
- H01J1/304—Field-emissive cathodes
- H01J1/3042—Field-emissive cathodes microengineered, e.g. Spindt-type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
- H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
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- Manufacturing & Machinery (AREA)
- Cold Cathode And The Manufacture (AREA)
Description
【０００１】
【産業上の利用分野】本発明はフラットパネルディスプ
レイ等の画像表示装置、電子顕微鏡、電子ビーム露光装
置、超高速電子デバイス、又は各種センサー等の電子装
置への応用が期待され、放出電流が安定であると共に、
高性能な冷電子放出素子及びその製造方法に関する。
レイ等の画像表示装置、電子顕微鏡、電子ビーム露光装
置、超高速電子デバイス、又は各種センサー等の電子装
置への応用が期待され、放出電流が安定であると共に、
高性能な冷電子放出素子及びその製造方法に関する。
【０００２】
【従来の技術】電界放出型の微小な電子放出素子は、画
像表示装置、電子顕微鏡及び電子ビーム露光装置等の電
子装置への応用が期待されている。そして、従来の電子
放出素子には単結晶シリコンを使用したものが報告され
ている（K.Betui,Technical Digest of 4th Int.Vacuum
Microelectronics Conference,Nagahama,Japan,1991,
p.26）。
像表示装置、電子顕微鏡及び電子ビーム露光装置等の電
子装置への応用が期待されている。そして、従来の電子
放出素子には単結晶シリコンを使用したものが報告され
ている（K.Betui,Technical Digest of 4th Int.Vacuum
Microelectronics Conference,Nagahama,Japan,1991,
p.26）。
【０００３】図５は単結晶シリコンを使用した冷電子放
出素子を示す模式的断面図である。先ず、図５に示すよ
うに、単結晶シリコン層からなるエミッタの基部５１
に、高さが数μｍ程度の円錐形（コーン型）のエミッタ
突起部５４が形成されている。そして、単結晶シリコン
層上に、エミッタ突起部５４を取り囲むように、直径が
数μｍである開口部を設けた絶縁層５２及び引き出し電
極５３が形成されている。
出素子を示す模式的断面図である。先ず、図５に示すよ
うに、単結晶シリコン層からなるエミッタの基部５１
に、高さが数μｍ程度の円錐形（コーン型）のエミッタ
突起部５４が形成されている。そして、単結晶シリコン
層上に、エミッタ突起部５４を取り囲むように、直径が
数μｍである開口部を設けた絶縁層５２及び引き出し電
極５３が形成されている。
【０００４】このように構成された冷電子放出素子にお
いては、引き出し電極５３に数十ボルト程度の電圧を印
加すると、エミッタ突起部５４の先鋭端５４ｃに１０7
Ｖ／ｃｍ以上の強い電界が誘起される。その結果、量子
力学的トンネル現象よりエミッタ突起部５４の先鋭端５
４ｃから、エミッタの基部５１に垂直の方向に電子ｅ-
が放出される。
いては、引き出し電極５３に数十ボルト程度の電圧を印
加すると、エミッタ突起部５４の先鋭端５４ｃに１０7
Ｖ／ｃｍ以上の強い電界が誘起される。その結果、量子
力学的トンネル現象よりエミッタ突起部５４の先鋭端５
４ｃから、エミッタの基部５１に垂直の方向に電子ｅ-
が放出される。
【０００５】このコーン型のエミッタ突起部５４は、ド
ライエッチング及び熱酸化を組み合わせた加工法により
単結晶シリコン基板から加工され、その先鋭端５４ｃは
曲率半径が約５ｎｍ程度となるまで先鋭化することがで
きる。このように、単結晶基板を使用することにより加
工精度が良好となり、再現性が優れたコーン型のエミッ
タを加工することができる。この点においては、金属材
料を真空蒸着することにより形成されたスピント型のエ
ミッタに対して、単結晶基板を使用するコーン型のエミ
ッタが優れている。
ライエッチング及び熱酸化を組み合わせた加工法により
単結晶シリコン基板から加工され、その先鋭端５４ｃは
曲率半径が約５ｎｍ程度となるまで先鋭化することがで
きる。このように、単結晶基板を使用することにより加
工精度が良好となり、再現性が優れたコーン型のエミッ
タを加工することができる。この点においては、金属材
料を真空蒸着することにより形成されたスピント型のエ
ミッタに対して、単結晶基板を使用するコーン型のエミ
ッタが優れている。
【０００６】また、前記スピント型の各エミッタに直列
に抵抗を接続することにより、出力電流の安定化を図る
ことが提案されている（R.Meyer,Technical Digest of
4thInt.Vacuum Microelectronics Confernce,Nagahama,
Japan,1991,p.6 ）。
に抵抗を接続することにより、出力電流の安定化を図る
ことが提案されている（R.Meyer,Technical Digest of
4thInt.Vacuum Microelectronics Confernce,Nagahama,
Japan,1991,p.6 ）。
【０００７】図６はスピント型のエミッタに直列に抵抗
を接続した冷電子放出素子を示す模式的断面図である。
図６に示すように、導電性の基板６８の表面に抵抗層６
６が形成され、その上に、モリブデン等の金属材料を真
空蒸着することによって、スピント型のエミッタ６４が
設けられている。そして、図５と同様に、抵抗層６６上
に、エミッタ６４を取り囲むようにエミッタ６４を中心
とする開口部を設けた絶縁層６２及び引き出し電極６３
が形成されている。
を接続した冷電子放出素子を示す模式的断面図である。
図６に示すように、導電性の基板６８の表面に抵抗層６
６が形成され、その上に、モリブデン等の金属材料を真
空蒸着することによって、スピント型のエミッタ６４が
設けられている。そして、図５と同様に、抵抗層６６上
に、エミッタ６４を取り囲むようにエミッタ６４を中心
とする開口部を設けた絶縁層６２及び引き出し電極６３
が形成されている。
【０００８】このように構成されたエミッタ６４は、直
列抵抗として抵抗層６６が接続されているので、エミッ
タ６４に電流が流れた際に抵抗層６６にて電圧降下が発
生する。その結果、エミッタの電流が増大するとエミッ
タ６４とゲート（引き出し電極６３）との間の電圧が低
下し、エミッタの電流が減少するとエミッタとゲートと
の間の電圧が増加することより、電流の安定化を図るこ
とができるという効果がある。
列抵抗として抵抗層６６が接続されているので、エミッ
タ６４に電流が流れた際に抵抗層６６にて電圧降下が発
生する。その結果、エミッタの電流が増大するとエミッ
タ６４とゲート（引き出し電極６３）との間の電圧が低
下し、エミッタの電流が減少するとエミッタとゲートと
の間の電圧が増加することより、電流の安定化を図るこ
とができるという効果がある。
【０００９】また、抵抗の代わりに電界効果トランジス
タ（ＦＥＴ）を使用することにより、出力電流を更に一
層安定化することが提案されている（K.Yokoo,他,Proc.
4thInt.Vacuum Microelectronics Conference,Grenobl
e,France,1994,p.58）。図７はＦＥＴによる電流制御部
及び電子放出素子部を有する基板を示す模式的断面図で
ある。図７に示すように、ｐ型半導体基板７８の表面に
は、少なくとも２箇所のｎ型半導体領域７７ａ及び７７
ｂが形成されており、一方のｎ型半導体領域７７ａ上に
エミッタ突起部７４と、このエミッタ突起部７４を取り
囲むように開口部を設けた絶縁層７２とこの絶縁層７２
上の引き出し電極７３とが形成されて、電子放出素子部
７９を構成している。また、ドレイン電極７６は、エミ
ッタ突起部７４の近傍にて、絶縁層７２に設けたコンタ
クトホール内に形成され、ｎ型半導体領域７７ａに接触
している。絶縁層７２ａはｎ型半導体領域７７ａ及び７
７ｂの一部を含む基板７８上に形成されており、絶縁層
７２ａ上にゲート電極７５が形成されている。そして、
ソース電極７１がｎ型半導体領域７７ｂ上に形成された
絶縁層７２のコンタクトホール内に形成されていて、こ
れらがＦＥＴとして電流制御部を構成している。
タ（ＦＥＴ）を使用することにより、出力電流を更に一
層安定化することが提案されている（K.Yokoo,他,Proc.
4thInt.Vacuum Microelectronics Conference,Grenobl
e,France,1994,p.58）。図７はＦＥＴによる電流制御部
及び電子放出素子部を有する基板を示す模式的断面図で
ある。図７に示すように、ｐ型半導体基板７８の表面に
は、少なくとも２箇所のｎ型半導体領域７７ａ及び７７
ｂが形成されており、一方のｎ型半導体領域７７ａ上に
エミッタ突起部７４と、このエミッタ突起部７４を取り
囲むように開口部を設けた絶縁層７２とこの絶縁層７２
上の引き出し電極７３とが形成されて、電子放出素子部
７９を構成している。また、ドレイン電極７６は、エミ
ッタ突起部７４の近傍にて、絶縁層７２に設けたコンタ
クトホール内に形成され、ｎ型半導体領域７７ａに接触
している。絶縁層７２ａはｎ型半導体領域７７ａ及び７
７ｂの一部を含む基板７８上に形成されており、絶縁層
７２ａ上にゲート電極７５が形成されている。そして、
ソース電極７１がｎ型半導体領域７７ｂ上に形成された
絶縁層７２のコンタクトホール内に形成されていて、こ
れらがＦＥＴとして電流制御部を構成している。
【００１０】このように構成された基板において、ゲー
ト電極７５に正の電圧を印加すると、絶縁層７２ａを介
してｐ型半導体基板７８における絶縁層７２ａとの界面
にｎ型チャネルが形成され、ソース電極７１とドレイン
電極７６との間に電流が流れることにより、エミッタ７
４に電流が供給されると共に、ゲート電極７５への印加
電圧を調整することにより、エミッタ電流が制御され
る。従って、ＦＥＴのドレイン電流をエミッタ電流より
も十分小さくすることにより、エミッタに抵抗を接続し
た図６に示す場合より電子を安定に放出することができ
る。
ト電極７５に正の電圧を印加すると、絶縁層７２ａを介
してｐ型半導体基板７８における絶縁層７２ａとの界面
にｎ型チャネルが形成され、ソース電極７１とドレイン
電極７６との間に電流が流れることにより、エミッタ７
４に電流が供給されると共に、ゲート電極７５への印加
電圧を調整することにより、エミッタ電流が制御され
る。従って、ＦＥＴのドレイン電流をエミッタ電流より
も十分小さくすることにより、エミッタに抵抗を接続し
た図６に示す場合より電子を安定に放出することができ
る。
【００１１】
【発明が解決しようとする課題】しかしながら、エミッ
タに単結晶シリコンを使用する図５に示す素子では、構
造の再現性が良好なエミッタ突起部を得ることはできる
が、電流の安定化については改善されていない。電界放
射を使用して真空中に電子を放出する素子においては、
真空中でエミッタ表面に吸着した分子の運動等により原
理的に電流が不安定になりやすいという問題点がある。
タに単結晶シリコンを使用する図５に示す素子では、構
造の再現性が良好なエミッタ突起部を得ることはできる
が、電流の安定化については改善されていない。電界放
射を使用して真空中に電子を放出する素子においては、
真空中でエミッタ表面に吸着した分子の運動等により原
理的に電流が不安定になりやすいという問題点がある。
【００１２】この問題点を解決するために提案されたエ
ミッタに抵抗を接続する図６に示す素子では、直列抵抗
による電圧降下を利用しているので、直列抵抗の抵抗値
を大きくすることによりエミッタからの放出電流の変動
を低減することはできるが、本質的に放出電流の安定化
を図るものではなく、この効果には限界がある。
ミッタに抵抗を接続する図６に示す素子では、直列抵抗
による電圧降下を利用しているので、直列抵抗の抵抗値
を大きくすることによりエミッタからの放出電流の変動
を低減することはできるが、本質的に放出電流の安定化
を図るものではなく、この効果には限界がある。
【００１３】これに対して、エミッタにＦＥＴを接続す
る図７に示す素子では、ＦＥＴの安定な放出電流を利用
することにより、エミッタ電流を安定化する顕著な効果
が期待できるが、ＦＥＴを接続するための工程によっ
て、エミッタを作成する工程数が倍増するために歩留ま
りが低下するという問題点がある。更に、各エミッタに
ＦＥＴを基板面内に離間して形成するので、ＦＥＴを接
続することによりエミッタ１個に対する所要面積が倍増
し、エミッタの集積化を困難にするという問題点もあ
る。
る図７に示す素子では、ＦＥＴの安定な放出電流を利用
することにより、エミッタ電流を安定化する顕著な効果
が期待できるが、ＦＥＴを接続するための工程によっ
て、エミッタを作成する工程数が倍増するために歩留ま
りが低下するという問題点がある。更に、各エミッタに
ＦＥＴを基板面内に離間して形成するので、ＦＥＴを接
続することによりエミッタ１個に対する所要面積が倍増
し、エミッタの集積化を困難にするという問題点もあ
る。
【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、エミッタ突起部の先鋭端の加工精度及び構
造の均一化が優れていると共に、電流を安定して放出す
ることができる冷電子放出素子及びその製造方法を提供
することを目的とする。
のであって、エミッタ突起部の先鋭端の加工精度及び構
造の均一化が優れていると共に、電流を安定して放出す
ることができる冷電子放出素子及びその製造方法を提供
することを目的とする。
【００１５】
【課題を解決するための手段】本発明に係る冷電子放出
素子は、ｐ型半導体基板と、このｐ型半導体基板の表面
に形成されたｎ型半導体からなる基部及びこの基部から
突出する突起部を含み、この突起部には少なくとも１つ
の先鋭端が設けられているエミッタと、前記基板の表面
に形成されたn型半導体からなるソース領域と、前記エ
ミッタの基部及びソース領域の一部を含む前記基板上に
選択的に形成された絶縁層と、この絶縁層上に形成され
その電圧印加により前記エミッタの前記突起部から電子
を放出させる引き出し電極と、を有し、前記引き出し電
極は同時にｐ型半導体基板の表面に反転層を生成して前
記ソース領域と前記エミッタの基部との間に流れる電流
を制御するゲート電極として機能することを特徴とす
る。
素子は、ｐ型半導体基板と、このｐ型半導体基板の表面
に形成されたｎ型半導体からなる基部及びこの基部から
突出する突起部を含み、この突起部には少なくとも１つ
の先鋭端が設けられているエミッタと、前記基板の表面
に形成されたn型半導体からなるソース領域と、前記エ
ミッタの基部及びソース領域の一部を含む前記基板上に
選択的に形成された絶縁層と、この絶縁層上に形成され
その電圧印加により前記エミッタの前記突起部から電子
を放出させる引き出し電極と、を有し、前記引き出し電
極は同時にｐ型半導体基板の表面に反転層を生成して前
記ソース領域と前記エミッタの基部との間に流れる電流
を制御するゲート電極として機能することを特徴とす
る。
【００１６】このソース領域及び引き出し電極を相互に
直交するようにストライプ状に複数本形成し、前記ソー
ス領域と前記引き出し電極との平面視での交点位置に、
そのソース領域に囲まれるようにエミッタを配置し、特
定のソース領域と引き出し電極に所定の電圧を印加する
ことにより、それらの平面視での交点に位置するエミッ
タのみが動作するように構成することができる。
直交するようにストライプ状に複数本形成し、前記ソー
ス領域と前記引き出し電極との平面視での交点位置に、
そのソース領域に囲まれるようにエミッタを配置し、特
定のソース領域と引き出し電極に所定の電圧を印加する
ことにより、それらの平面視での交点に位置するエミッ
タのみが動作するように構成することができる。
【００１７】また、前記ソース領域上には、金属又はそ
の化合物からなるソース電極を形成することができる。
の化合物からなるソース電極を形成することができる。
【００１８】更に、エミッタの突起部は単結晶シリコン
又は金属材料により形成することができる。
又は金属材料により形成することができる。
【００１９】更にまた、前記基板は抵抗率が１０Ω・ｃ
ｍ以上の導電性を有するｐ型半導体であることが好まし
い。
ｍ以上の導電性を有するｐ型半導体であることが好まし
い。
【００２０】本発明に係る冷電子放出素子の製造方法
は、ｐ型半導体基板上に基部及び先鋭端が設けられた突
起部からなるエミッタ予定領域を形成する工程と、前記
エミッタ予定領域の基部及びソース予定領域の一部を含
む前記基板上に絶縁層を選択的に形成する工程と、前記
絶縁層上に、前記エミッタの突起部から電子を放出させ
ると共に、前記ｐ型半導体基板の表面に反転層を生成し
てソース領域とエミッタの基部との間に流れる電流を制
御する機能を合わせもつ引き出し電極を形成する工程
と、前記エミッタ予定領域の基部及びソース予定領域に
ｎ型不純物を導入してエミッタ領域及びソース領域を形
成する工程と、を有することを特徴とする。
は、ｐ型半導体基板上に基部及び先鋭端が設けられた突
起部からなるエミッタ予定領域を形成する工程と、前記
エミッタ予定領域の基部及びソース予定領域の一部を含
む前記基板上に絶縁層を選択的に形成する工程と、前記
絶縁層上に、前記エミッタの突起部から電子を放出させ
ると共に、前記ｐ型半導体基板の表面に反転層を生成し
てソース領域とエミッタの基部との間に流れる電流を制
御する機能を合わせもつ引き出し電極を形成する工程
と、前記エミッタ予定領域の基部及びソース予定領域に
ｎ型不純物を導入してエミッタ領域及びソース領域を形
成する工程と、を有することを特徴とする。
【００２１】
【作用】本願発明者が前記課題を解決するために鋭意研
究を重ねた結果、基板内にＦＥＴ機能を内蔵することに
より、エミッタ電流の安定化を図ることができることを
見い出した。即ち、ＦＥＴによりエミッタに供給される
固体中の電子を制限して、放出電流の変動を抑制すると
いう顕著な効果を得るものである。
究を重ねた結果、基板内にＦＥＴ機能を内蔵することに
より、エミッタ電流の安定化を図ることができることを
見い出した。即ち、ＦＥＴによりエミッタに供給される
固体中の電子を制限して、放出電流の変動を抑制すると
いう顕著な効果を得るものである。
【００２２】本発明においては、基板にｐ型シリコンを
使用し、この基板上にｎ型半導体の基部及び突起部から
なるエミッタとｎ型半導体のソース領域とを形成し、エ
ミッタとソース領域との間に絶縁層を介して引き出し電
極を形成する。そうすると、本来エミッタ突起部の先鋭
端に強い電界を印加して電子をエミッタから引き出すた
めに設けられていた引き出し電極が、エミッタ基部及び
突起部に流れる電流量を制御するゲート電極としての働
きも有することになる。即ち、エミッタ突起部の先鋭端
から電子を引き出すために引き出し電極に正の電圧を印
加すると、この引き出し電極の電圧は、絶縁層を介して
相対するｐ型シリコン基板の表面にも電圧を与え、この
ｐ型シリコン基板の表面に反転層（ｎチャネル）を形成
する。このｎチャネルによりエミッタ基部及び突起部は
ソース電極と電気的に接続され、エミッタ突起部に安定
した電流が供給されることになる。従って、引き出し電
極はゲート電極としても作用する。
使用し、この基板上にｎ型半導体の基部及び突起部から
なるエミッタとｎ型半導体のソース領域とを形成し、エ
ミッタとソース領域との間に絶縁層を介して引き出し電
極を形成する。そうすると、本来エミッタ突起部の先鋭
端に強い電界を印加して電子をエミッタから引き出すた
めに設けられていた引き出し電極が、エミッタ基部及び
突起部に流れる電流量を制御するゲート電極としての働
きも有することになる。即ち、エミッタ突起部の先鋭端
から電子を引き出すために引き出し電極に正の電圧を印
加すると、この引き出し電極の電圧は、絶縁層を介して
相対するｐ型シリコン基板の表面にも電圧を与え、この
ｐ型シリコン基板の表面に反転層（ｎチャネル）を形成
する。このｎチャネルによりエミッタ基部及び突起部は
ソース電極と電気的に接続され、エミッタ突起部に安定
した電流が供給されることになる。従って、引き出し電
極はゲート電極としても作用する。
【００２３】このゲート電極として作用した引き出し電
極の部分には、電界効果トランジスタ（ＦＥＴ）の基本
構成であるＭＯＳ（Metal-Oxide-Semiconductor ）が形
成されたことになり、エミッタにＦＥＴを接続したとき
と同一原理で同一の効果を得ることができ、エミッタ電
流を制御することができる。このように、エミッタ先鋭
端から放出される電子は量子力学的トンネル現象による
ものだけではなく、ｐ型半導体の絶縁膜との界面に誘起
される電子の量で制限されるため、図７における従来技
術と同様に、安定な放出電流を与える効果が極めて高
い。一方、本発明においては、引き出し電極がゲート電
極を兼ねているので、図７に示す従来技術と異なり、エ
ミッタ１個に対する所要面積が低減され、単純な構造で
高性能な冷電子放出素子を得ることができる。
極の部分には、電界効果トランジスタ（ＦＥＴ）の基本
構成であるＭＯＳ（Metal-Oxide-Semiconductor ）が形
成されたことになり、エミッタにＦＥＴを接続したとき
と同一原理で同一の効果を得ることができ、エミッタ電
流を制御することができる。このように、エミッタ先鋭
端から放出される電子は量子力学的トンネル現象による
ものだけではなく、ｐ型半導体の絶縁膜との界面に誘起
される電子の量で制限されるため、図７における従来技
術と同様に、安定な放出電流を与える効果が極めて高
い。一方、本発明においては、引き出し電極がゲート電
極を兼ねているので、図７に示す従来技術と異なり、エ
ミッタ１個に対する所要面積が低減され、単純な構造で
高性能な冷電子放出素子を得ることができる。
【００２４】
【実施例】以下、本発明の実施例について添付の図面を
参照して具体的に説明する。図１は本発明の第１の実施
例に係る冷電子放出素子の製造方法を工程順に示す模式
的断面図である。先ず、図１（ａ）に示すように、ｐ型
シリコン基板１８の表面を熱酸化することによりシリコ
ン酸化膜を形成し、これをフォトリソグラフィとウエッ
トエッチングにより円盤状のシリコン酸化膜１１に成形
する。
参照して具体的に説明する。図１は本発明の第１の実施
例に係る冷電子放出素子の製造方法を工程順に示す模式
的断面図である。先ず、図１（ａ）に示すように、ｐ型
シリコン基板１８の表面を熱酸化することによりシリコ
ン酸化膜を形成し、これをフォトリソグラフィとウエッ
トエッチングにより円盤状のシリコン酸化膜１１に成形
する。
【００２５】次に、図１（ｂ）に示すように、円盤状の
シリコン酸化膜１１をマスクにしてｐ型シリコン基板１
８をドライエッチングすることにより、ｐ型シリコン基
板１８の一部をエミッタ形状に成形する。
シリコン酸化膜１１をマスクにしてｐ型シリコン基板１
８をドライエッチングすることにより、ｐ型シリコン基
板１８の一部をエミッタ形状に成形する。
【００２６】その後、図１（ｃ）に示すように、このエ
ミッタ形状の先端を先鋭化するために、ｐ型シリコン基
板１８の表面を熱酸化して酸化膜１２を形成する。この
とき、電極及び絶縁層の開口部を設けるために、円盤状
のシリコン酸化膜１１を残存させておく。その後、ソー
ス領域形成予定領域の酸化膜１２上にフォトレジスト１
５のパターンを形成する。
ミッタ形状の先端を先鋭化するために、ｐ型シリコン基
板１８の表面を熱酸化して酸化膜１２を形成する。この
とき、電極及び絶縁層の開口部を設けるために、円盤状
のシリコン酸化膜１１を残存させておく。その後、ソー
ス領域形成予定領域の酸化膜１２上にフォトレジスト１
５のパターンを形成する。
【００２７】次に、図１（ｄ）に示すように、円盤状の
シリコン酸化膜１１及び酸化膜１２上並びにフォトレジ
スト１５上に、夫々電極材料である金属膜１３ｃ、１３
ａ及び１３ｂを蒸着する。
シリコン酸化膜１１及び酸化膜１２上並びにフォトレジ
スト１５上に、夫々電極材料である金属膜１３ｃ、１３
ａ及び１３ｂを蒸着する。
【００２８】次いで、図１（ｅ）に示すように、フォト
レジスト１５をレジスト剥離液により除去して、フォト
レジスト１５上の金属膜１３ｂをリフトオフ法により除
去した後、フッ酸溶液等により金属膜１３ａをマスクと
して、この金属膜１３ａに覆われていない部分のシリコ
ン酸化膜１２を選択的に除去する。このとき、円盤状の
シリコン酸化膜１１及びその下方のシリコン酸化膜１２
の部分も除去され、円錐状のエミッタ突起部１４が形成
される。これにより、基板１８上に残存した酸化膜１２
は絶縁層１２ａとなる。
レジスト１５をレジスト剥離液により除去して、フォト
レジスト１５上の金属膜１３ｂをリフトオフ法により除
去した後、フッ酸溶液等により金属膜１３ａをマスクと
して、この金属膜１３ａに覆われていない部分のシリコ
ン酸化膜１２を選択的に除去する。このとき、円盤状の
シリコン酸化膜１１及びその下方のシリコン酸化膜１２
の部分も除去され、円錐状のエミッタ突起部１４が形成
される。これにより、基板１８上に残存した酸化膜１２
は絶縁層１２ａとなる。
【００２９】その後、図１（ｆ）に示すように、金属膜
１３ａ及び絶縁層１２ａをマスクとして、ｎ型不純物を
イオン注入することにより、基板１８の表面に、ｎ型の
エミッタ突起部１４及び基部１４ｂとソース領域１７と
を形成する。このようにして、冷電子放出素子が完成す
る。このように、先鋭化されたエミッタ及び電極を有し
た構造に対しても、イオン注入又はアニール処理を施す
ことにより所望の半導体特性を形成することができる。
１３ａ及び絶縁層１２ａをマスクとして、ｎ型不純物を
イオン注入することにより、基板１８の表面に、ｎ型の
エミッタ突起部１４及び基部１４ｂとソース領域１７と
を形成する。このようにして、冷電子放出素子が完成す
る。このように、先鋭化されたエミッタ及び電極を有し
た構造に対しても、イオン注入又はアニール処理を施す
ことにより所望の半導体特性を形成することができる。
【００３０】図２はこの第１の実施例に係る冷電子放出
素子の構造を拡大して示す模式的断面図である。前述の
如く、ｐ型シリコン基板１８の表面に、ｎ型半導体から
なるエミッタ基部１４ｂ及び突起部１４とソース領域１
７とが離間して形成されている。このエミッタ基部１４
ｂ及び突起部１４と、ソース領域１７とは、基板１８の
表面に交互に連続して多数形成されている。また、この
エミッタ基部１４ｂ及びソース領域１７を含む基板１８
上に絶縁層１２ａが形成されており、この絶縁層１２ａ
上に引き出し電極及びゲート電極として作用する金属膜
１３ａが形成されている。
素子の構造を拡大して示す模式的断面図である。前述の
如く、ｐ型シリコン基板１８の表面に、ｎ型半導体から
なるエミッタ基部１４ｂ及び突起部１４とソース領域１
７とが離間して形成されている。このエミッタ基部１４
ｂ及び突起部１４と、ソース領域１７とは、基板１８の
表面に交互に連続して多数形成されている。また、この
エミッタ基部１４ｂ及びソース領域１７を含む基板１８
上に絶縁層１２ａが形成されており、この絶縁層１２ａ
上に引き出し電極及びゲート電極として作用する金属膜
１３ａが形成されている。
【００３１】このように構成された本実施例の冷電子放
出素子においては、金属膜１３ａに正の電圧を印加する
と、絶縁層１２ａを介して相対するｐ型シリコン基板１
８に対しても電圧が印加されることによって、ｐ型シリ
コン基板１８表面の絶縁層１２ａとの界面にｎ型反転層
が誘起され、この部分にのみ抵抗が小さいチャネルが生
成される。従って、このｎ型反転層を介してエミッタ基
部１４ｂ及び突起部１４がソース領域１７と電気的に接
続されて、突起部１４にエミッタ電流が供給されるた
め、金属膜１３ａに対する印加電圧を制御することによ
りエミッタ突起部１４には安定した電流が供給される。
出素子においては、金属膜１３ａに正の電圧を印加する
と、絶縁層１２ａを介して相対するｐ型シリコン基板１
８に対しても電圧が印加されることによって、ｐ型シリ
コン基板１８表面の絶縁層１２ａとの界面にｎ型反転層
が誘起され、この部分にのみ抵抗が小さいチャネルが生
成される。従って、このｎ型反転層を介してエミッタ基
部１４ｂ及び突起部１４がソース領域１７と電気的に接
続されて、突起部１４にエミッタ電流が供給されるた
め、金属膜１３ａに対する印加電圧を制御することによ
りエミッタ突起部１４には安定した電流が供給される。
【００３２】図３は本発明の第２の実施例に係る冷電子
放出素子を示す模式的断面図である。本実施例が図２に
示す実施例と異なる点は、エミッタ突起部３４がｎ型半
導体ではなく、モリブデン等の金属材料により形成され
ており、金属又はその化合物により形成されたソース電
極３７ａが、図２に示すソース領域１７上に形成されて
いる点であり、その他の構成は図２に示す実施例と同一
であるので、図３において図２と同一物には同一符号を
付して、その詳細な説明は省略する。
放出素子を示す模式的断面図である。本実施例が図２に
示す実施例と異なる点は、エミッタ突起部３４がｎ型半
導体ではなく、モリブデン等の金属材料により形成され
ており、金属又はその化合物により形成されたソース電
極３７ａが、図２に示すソース領域１７上に形成されて
いる点であり、その他の構成は図２に示す実施例と同一
であるので、図３において図２と同一物には同一符号を
付して、その詳細な説明は省略する。
【００３３】図３に示すように、金属材料からなるソー
ス電極が形成された冷電子放出素子においても、第１の
実施例と同様の効果によりエミッタ突起部３４への電流
制御が可能となるため、ソース領域１７とソース電極３
７ａとの間でショットキ接合が形成されていてもよい。
また、ソース電極３７ａを形成する場合には、ソース領
域１７をｎ型半導体にしなくても、同様の効果が得られ
る。
ス電極が形成された冷電子放出素子においても、第１の
実施例と同様の効果によりエミッタ突起部３４への電流
制御が可能となるため、ソース領域１７とソース電極３
７ａとの間でショットキ接合が形成されていてもよい。
また、ソース電極３７ａを形成する場合には、ソース領
域１７をｎ型半導体にしなくても、同様の効果が得られ
る。
【００３４】図４は本発明の第３の実施例を示し、冷電
子放出素子をアレイ状に多数配置した状態を示す斜視図
である。各素子の構造は図２に示すものと同様である。
図４に示すように、ｐ型半導体からなる基板４８の表面
に、１方向に延びるストライプ状のｎ型半導体からなる
複数のソース領域４７が、相互に平行に適宜間隔をおい
て形成されている。また、このストライプ状のソース領
域４７に対して直交する方向に延びるストライプ状の複
数の引き出し電極４３が、絶縁層を介してソース領域４
７の上方に相互に平行に適宜間隔をおいて形成されてい
る。そして、平面視でソース領域４７と引き出し電極４
３とが交差する交点位置に、ｎ型半導体からなる複数個
のエミッタ４４が配置されている。このエミッタ４４は
ストライプ状のソース領域４７内に形成される基板４８
表面のリング状のｐ型領域４９の中心に位置するように
形成されている。また、この引き出し電極４３には、エ
ミッタ４４の突起部を取り囲むように開口部が設けられ
ている。各ソース領域にはソース電極（図示せず）が接
続されている。
子放出素子をアレイ状に多数配置した状態を示す斜視図
である。各素子の構造は図２に示すものと同様である。
図４に示すように、ｐ型半導体からなる基板４８の表面
に、１方向に延びるストライプ状のｎ型半導体からなる
複数のソース領域４７が、相互に平行に適宜間隔をおい
て形成されている。また、このストライプ状のソース領
域４７に対して直交する方向に延びるストライプ状の複
数の引き出し電極４３が、絶縁層を介してソース領域４
７の上方に相互に平行に適宜間隔をおいて形成されてい
る。そして、平面視でソース領域４７と引き出し電極４
３とが交差する交点位置に、ｎ型半導体からなる複数個
のエミッタ４４が配置されている。このエミッタ４４は
ストライプ状のソース領域４７内に形成される基板４８
表面のリング状のｐ型領域４９の中心に位置するように
形成されている。また、この引き出し電極４３には、エ
ミッタ４４の突起部を取り囲むように開口部が設けられ
ている。各ソース領域にはソース電極（図示せず）が接
続されている。
【００３５】このように構成された冷電子放出素子は、
簡素な製造工程で製造することができるが、引き出し電
極４３及びソース電極（ソース領域４７）をエミッタ４
４のスイッチング電極として使用することにより、エミ
ッタ素子はマトリックス動作をすることができる。即
ち、ストライプ状に形成された引き出し電極４３の内の
特定の引き出し電極と、ソース電極（ソース領域４７）
の内の特定のソース電極とに所定の電圧を印加すること
により、電圧が印加された引き出し電極とソース領域と
の平面視での交点に位置するエミッタ４４のみを動作
（マトリックス駆動）させることができる。また、本実
施例においては、エミッタ４４はソース領域４７に囲ま
れて配置されているため、隣接する素子との間で相互雑
音が発生することを防止できる。このようなマトリック
ス駆動のエミッタアレイは、平面型ディスプレイ等の用
途に対して有効である。
簡素な製造工程で製造することができるが、引き出し電
極４３及びソース電極（ソース領域４７）をエミッタ４
４のスイッチング電極として使用することにより、エミ
ッタ素子はマトリックス動作をすることができる。即
ち、ストライプ状に形成された引き出し電極４３の内の
特定の引き出し電極と、ソース電極（ソース領域４７）
の内の特定のソース電極とに所定の電圧を印加すること
により、電圧が印加された引き出し電極とソース領域と
の平面視での交点に位置するエミッタ４４のみを動作
（マトリックス駆動）させることができる。また、本実
施例においては、エミッタ４４はソース領域４７に囲ま
れて配置されているため、隣接する素子との間で相互雑
音が発生することを防止できる。このようなマトリック
ス駆動のエミッタアレイは、平面型ディスプレイ等の用
途に対して有効である。
【００３６】なお、本実施例においては、エミッタ４４
と、ソース領域４７と引き出し電極４３との構造的な関
係は、図２に示すものと同じであるが、その製造方法は
図１に示すものと異なる。図１に示す製造方法では、ソ
ース領域１７を最後の工程で形成したが、図４に示す実
施例では、ゲート電極（引き出し電極４３）の形成に先
立ち、ソース領域４７を形成しておく必要がある。
と、ソース領域４７と引き出し電極４３との構造的な関
係は、図２に示すものと同じであるが、その製造方法は
図１に示すものと異なる。図１に示す製造方法では、ソ
ース領域１７を最後の工程で形成したが、図４に示す実
施例では、ゲート電極（引き出し電極４３）の形成に先
立ち、ソース領域４７を形成しておく必要がある。
【００３７】
【発明の効果】以上詳述したように、本発明によれば、
基板にｐ型半導体を使用し、この基板表面のエミッタ基
部及びソース領域をｎ型にすると共に、素子そのものの
にＦＥＴ機能を内蔵した構造を有するため、エミッタの
集積化が容易になると共に、電流を安定して放出するこ
とができる高性能な冷電子放出素子を得ることができ
る。また、エミッタを単結晶シリコンで形成すると、そ
の加工精度が高い冷電子放出素子を得ることができる。
更に、本発明の方法においては、ソース予定領域の形成
工程とｎ型不純物の導入工程により冷電子放出素子を製
造できるので、その製造が容易である。
基板にｐ型半導体を使用し、この基板表面のエミッタ基
部及びソース領域をｎ型にすると共に、素子そのものの
にＦＥＴ機能を内蔵した構造を有するため、エミッタの
集積化が容易になると共に、電流を安定して放出するこ
とができる高性能な冷電子放出素子を得ることができ
る。また、エミッタを単結晶シリコンで形成すると、そ
の加工精度が高い冷電子放出素子を得ることができる。
更に、本発明の方法においては、ソース予定領域の形成
工程とｎ型不純物の導入工程により冷電子放出素子を製
造できるので、その製造が容易である。
【図１】本発明の第１の実施例に係る冷電子放出素子の
製造方法を工程順に示す模式的断面図である。
製造方法を工程順に示す模式的断面図である。
【図２】本発明の第１の実施例に係る冷電子放出素子の
構造を拡大して示す模式的断面図である。
構造を拡大して示す模式的断面図である。
【図３】本発明の第２の実施例に係る冷電子放出素子を
示す模式的断面図である。
示す模式的断面図である。
【図４】本発明の第３の実施例を示し、冷電子放出素子
をアレイ状に多数配置した状態を示す斜視図である。
をアレイ状に多数配置した状態を示す斜視図である。
【図５】単結晶シリコンを使用した冷電子放出素子を示
す模式的断面図である。
す模式的断面図である。
【図６】スピント型エミッタに直列に抵抗を導入した冷
電子放出素子を示す模式的断面図である。
電子放出素子を示す模式的断面図である。
【図７】ＦＥＴによる電流制御部及び電子放出素子部を
有する基板を示す模式的断面図である。
有する基板を示す模式的断面図である。
１１、１２；酸化膜 １２ａ、５２，６２、７２、７２ａ；絶縁層 １３ａ、１３ｂ、１３ｃ；金属膜 １４、３４、５４、６４、７４；突起部 １４ｂ、５１；基部 １５；フォトレジスト １７、４７；ソース領域 １８、４８、６８、７８；基板 ３７ａ、７１；ソース電極 ４３、５３、６３、７３；引き出し電極 ４４、５７；エミッタ ４９；ｐ型領域 ５４ｃ、６４ｃ；先鋭端 ６６；抵抗層 ７５；ゲート電極 ７６；ドレイン電極 ７７ａ、７７ｂ；ｎ型半導体領域 ７９；電子放出素子部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 順司 茨城県つくば市梅園１−１−４ 工業技 術院電子技術総合研究所内 (72)発明者 金丸 正剛 茨城県つくば市梅園１−１−４ 工業技 術院電子技術総合研究所内 審査官 波多江 進 (56)参考文献 特表 平10−503877（ＪＰ，Ａ) 新井 学他、”電界放射冷陰極アレイ の電流制御”、第41回応用物理学関係連 合講演会講演予稿集、平成６年３月28 日、29ｐ−ＺＮ−４ (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 1/304 H01J 9/02 H01J 31/12 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (10)
- 【請求項１】 ｐ型半導体基板と、このｐ型半導体基板
の表面に形成されたｎ型半導体からなる基部及びこの基
部から突出する突起部を含み、この突起部には少なくと
も１つの先鋭端が設けられているエミッタと、前記基板
の表面に形成されたn型半導体からなるソース領域と、
前記エミッタの基部及びソース領域の一部を含む前記基
板上に選択的に形成された絶縁層と、この絶縁層上に形
成されその電圧印加により前記エミッタの前記突起部か
ら電子を放出させる引き出し電極と、を有し、前記引き
出し電極は同時にｐ型半導体基板の表面に反転層を生成
して前記ソース領域と前記エミッタの基部との間に流れ
る電流を制御するゲート電極として機能することを特徴
とする冷電子放出素子。 - 【請求項２】 前記ソース領域及び前記引き出し電極は
相互に直交するようにストライプ状に複数本形成されて
おり、前記ソース領域と前記引き出し電極との平面視で
の交点位置に、そのソース領域に囲まれて前記エミッタ
が配置されていて、特定のソース領域と引き出し電極に
所定の電圧を印加することにより、前記特定のソース領
域と引き出し電極との平面視での交点に位置するエミッ
タのみが動作するものであることを特徴とする請求項１
に記載の冷電子放出素子。 - 【請求項３】 前記ソース領域上に、金属又はその化合
物からなるソース電極が形成されていることを特徴とす
る請求項１又は２に記載の冷電子放出素子。 - 【請求項４】 前記エミッタの突起部は単結晶シリコン
により形成されていることを特徴とする請求項１乃至３
のいずれか１項に記載の冷電子放出素子。 - 【請求項５】 前記エミッタの突起部は金属材料により
形成されていることを特徴とする請求項１乃至３のいず
れか１項に記載の冷電子放出素子。 - 【請求項６】 前記基板は抵抗率が１０Ω・ｃｍ以上の
導電性を有するｐ型半導体であることを特徴とする請求
項１乃至５のいずれか１項に記載の冷電子放出素子。 - 【請求項７】 ｐ型半導体基板上に基部及び先鋭端が設
けられた突起部からなるエミッタ予定領域を形成する工
程と、前記エミッタ予定領域の基部及びソース予定領域
の一部を含む前記基板上に絶縁層を選択的に形成する工
程と、前記絶縁層上に、前記エミッタの突起部から電子
を放出させると共に、前記ｐ型半導体 基板の表面に反転
層を生成してソース領域とエミッタの基部との間に流れ
る電流を制御する機能を合わせもつ引き出し電極を形成
する工程と、前記エミッタ予定領域の基部及びソース予
定領域にｎ型不純物を導入してエミッタ領域及びソース
領域を形成する工程と、を有することを特徴とする冷電
子放出素子の製造方法。 - 【請求項８】 前記エミッタ突起部を金属材料により形
成することを特徴とする請求項７に記載の冷電子放出素
子の製造方法。 - 【請求項９】 前記エミッタ突起部を単結晶シリコンに
より形成することを特徴とする請求項７に記載の冷電子
放出素子の製造方法。 - 【請求項１０】 前記ソース領域上に金属又はその化合
物からなるソース電極を形成することを特徴とする請求
項７乃至９のいずれか１項に記載の冷電子放出素子の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21707195A JP3135823B2 (ja) | 1995-08-25 | 1995-08-25 | 冷電子放出素子及びその製造方法 |
| US08/701,866 US5780318A (en) | 1995-08-25 | 1996-08-23 | Cold electron emitting device and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21707195A JP3135823B2 (ja) | 1995-08-25 | 1995-08-25 | 冷電子放出素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0963466A JPH0963466A (ja) | 1997-03-07 |
| JP3135823B2 true JP3135823B2 (ja) | 2001-02-19 |
Family
ID=16698386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21707195A Expired - Lifetime JP3135823B2 (ja) | 1995-08-25 | 1995-08-25 | 冷電子放出素子及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5780318A (ja) |
| JP (1) | JP3135823B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10255645A (ja) * | 1997-03-11 | 1998-09-25 | Agency Of Ind Science & Technol | 冷電子放出素子 |
| KR100262144B1 (ko) * | 1997-07-02 | 2000-07-15 | 하제준 | 일체화된 mosfet로 조절되는 fea 및 그 제조방법 |
| US5930590A (en) * | 1997-08-06 | 1999-07-27 | American Energy Services | Fabrication of volcano-shaped field emitters by chemical-mechanical polishing (CMP) |
| KR100300193B1 (ko) * | 1997-09-05 | 2001-10-27 | 하제준 | 절연층상에 형성된 실리콘(soi)기판상의 전계방출어레이(fea)제조방법 |
| JPH11167858A (ja) * | 1997-10-01 | 1999-06-22 | Toppan Printing Co Ltd | 冷電子放出素子及びその製造方法 |
| JP3832070B2 (ja) * | 1998-02-06 | 2006-10-11 | 凸版印刷株式会社 | 冷電子放出素子の製造方法 |
| US6168491B1 (en) | 1998-03-23 | 2001-01-02 | The United States Of America As Represented By The Secretary Of The Navy | Method of forming field emitter cell and array with vertical thin-film-edge emitter |
| US6084245A (en) * | 1998-03-23 | 2000-07-04 | The United States Of America As Represented By The Secretary Of The Navy | Field emitter cell and array with vertical thin-film-edge emitter |
| US6861791B1 (en) * | 1998-04-30 | 2005-03-01 | Crystals And Technologies, Ltd. | Stabilized and controlled electron sources, matrix systems of the electron sources, and method for production thereof |
| US6028322A (en) * | 1998-07-22 | 2000-02-22 | Micron Technology, Inc. | Double field oxide in field emission display and method |
| US6236149B1 (en) * | 1998-07-30 | 2001-05-22 | Micron Technology, Inc. | Field emission devices and methods of forming field emission devices having reduced capacitance |
| US6936484B2 (en) * | 1998-10-16 | 2005-08-30 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Method of manufacturing semiconductor device and semiconductor device |
| JP3293571B2 (ja) * | 1998-10-28 | 2002-06-17 | 日本電気株式会社 | 電界放出型冷陰極素子及びその駆動方法並びにそれらを用いた画像表示装置 |
| JP4151861B2 (ja) * | 1998-12-01 | 2008-09-17 | 凸版印刷株式会社 | 冷電子放出素子及びその製造方法 |
| US6344378B1 (en) * | 1999-03-01 | 2002-02-05 | Micron Technology, Inc. | Field effect transistors, field emission apparatuses, thin film transistors, and methods of forming field effect transistors |
| JP2000260299A (ja) * | 1999-03-09 | 2000-09-22 | Matsushita Electric Ind Co Ltd | 冷電子放出素子及びその製造方法 |
| EP1190206A2 (en) * | 1999-05-31 | 2002-03-27 | Evgeny Invievich Givargizov | Tip structures, devices on their basis, and methods for their preparation |
| US6366266B1 (en) | 1999-09-02 | 2002-04-02 | Micron Technology, Inc. | Method and apparatus for programmable field emission display |
| US6333598B1 (en) | 2000-01-07 | 2001-12-25 | The United States Of America As Represented By The Secretary Of The Navy | Low gate current field emitter cell and array with vertical thin-film-edge emitter |
| US6392355B1 (en) | 2000-04-25 | 2002-05-21 | Mcnc | Closed-loop cold cathode current regulator |
| DE60113245T2 (de) * | 2001-07-06 | 2006-06-29 | Ict, Integrated Circuit Testing Gmbh | Elektronenemissionsapparat |
| JP4498733B2 (ja) * | 2002-12-27 | 2010-07-07 | 株式会社半導体エネルギー研究所 | 電界放出素子の作製方法 |
| FR2934716B1 (fr) * | 2008-07-31 | 2010-09-10 | Commissariat Energie Atomique | Diode electroluminescente en materiau semiconducteur et son procede de fabrication |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212426A (en) * | 1991-01-24 | 1993-05-18 | Motorola, Inc. | Integrally controlled field emission flat display device |
| US5318918A (en) * | 1991-12-31 | 1994-06-07 | Texas Instruments Incorporated | Method of making an array of electron emitters |
| US5256888A (en) * | 1992-05-04 | 1993-10-26 | Motorola, Inc. | Transistor device apparatus employing free-space electron emission from a diamond material surface |
| US5268648A (en) * | 1992-07-13 | 1993-12-07 | The United States Of America As Represented By The Secretary Of The Air Force | Field emitting drain field effect transistor |
| US5359256A (en) * | 1992-07-30 | 1994-10-25 | The United States Of America As Represented By The Secretary Of The Navy | Regulatable field emitter device and method of production thereof |
| JP3142388B2 (ja) * | 1992-09-16 | 2001-03-07 | 富士通株式会社 | 陰極装置 |
| FR2700217B1 (fr) * | 1992-12-04 | 1999-08-27 | Pixel Int Sa | Procédé de réalisation sur silicium, de cathodes émissives à micropointes pour écran plat de petites dimensions, et produits obtenus. |
| JPH06176686A (ja) * | 1992-12-10 | 1994-06-24 | Fujitsu Ltd | 電界放出陰極装置及びその製造方法 |
| JP2861755B2 (ja) * | 1993-10-28 | 1999-02-24 | 日本電気株式会社 | 電界放出型陰極装置 |
| JP3195170B2 (ja) * | 1994-09-16 | 2001-08-06 | アルプス電気株式会社 | 電界放射陰極装置 |
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1995
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| 新井 学他、"電界放射冷陰極アレイの電流制御"、第４１回応用物理学関係連合講演会講演予稿集、平成６年３月２８日、２９ｐ−ＺＮ−４ |
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