JP4151861B2 - 冷電子放出素子及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、強電界によって冷電子を放出する電界放射型の冷電子放出素子及びその製造方法に関する。より詳しくは、光プリンタ、電子顕微鏡、電子ビーム露光装置などの電子発生源や電子銃として、あるいは照明ランプの超小形照明源として、特に、平面ディスプレイを構成するアレイ状のＦＥＡ（Ｆｉｅｌｄ Ｅｍｉｔｔｅｒ Ａｒｒａｙ）の電子発生源として有用な冷電子放出素子及びその製造方法に関する。
【０００２】
【従来の技術】
従来より、電子ディスプレイデバイスとして陰極線管が広く用いられているが、陰極線管は、電子銃のカソードから熱電子を放出させるためにエネルギー消費量が大きく、また、構造的に大きな容積を必要とするなどの問題があった。
【０００３】
このため、熱電子ではなく冷電子を利用できるようにして、全体としてエネルギー消費量を低減させ、しかも、デバイス自体を小形化した平面型のディスプレイが求められ、更に、近年では、そのような平面型ディスプレイに高速応答性と高解像度とを実現することも強く求められている。
【０００４】
このような冷電子を利用する平面型ディスプレイの構造としては、高真空の平板セル中に、微小な電子放出素子をアレイ状に配したものが有望視されている。そして、そのために使用する電子放出素子として、電界放射現象を利用した電界放射型の冷電子放出素子が注目されている。
【０００５】
この電界放射型の冷電子放出素子は、物質に印加する電界の強度を上げると、その強度に応じて物質表面のエネルギー障壁の幅が次第に狭まり、電界強度が１０⁷Ｖ／ｃｍ以上の強電界となると、物質中の電子がトンネル効果によりそのエネルギー障壁を突破できるようになり、そのため物質から電子が放出されるという現象を利用している。
【０００６】
この場合、電場がポアッソンの方程式に従うために、電子を放出する部材（エミッタ）に電界が集中する部分を形成すると、比較的低い引き出し電圧で効率的に冷電子の放出を行うことができる。
【０００７】
このような電界放射型の冷電子放出素子の一般的なものとして、図５に示すように、先端が尖った円錐形の冷電子放出素子を例示することができる。この素子においては、絶縁性基板５１上に導電層５２、絶縁層５３及びゲート電極５４が順次積層されており、その絶縁層５３及びゲート電極５４には、導電層５２に達する開口部Ｂが形成されている。そして、その開口部Ｂ内の導電層５２上に、ゲート電極５４に接触しないように、点状突起を有する円錐形状のエミッタ５５が形成されている。
【０００８】
このような円錐形エミッタでは、スピント型エミッタが広く知られている。 スピント型エミッタを備えた冷電子放出素子の製造例を、図６（ａ）〜（ｄ）を参照しながら説明する。
【０００９】
まず、図６（ａ）に示すように、予め導電層６２が形成された絶縁性基板６１上に、絶縁層６３及びゲート電極６４をスパッタ法又は真空蒸着法等により順次成膜する。続いて、フォトリソグラフィー法と反応性イオンエッチング法（ＲＩＥ）とを利用して、絶縁層６３及びゲート電極６４の一部を、導電層６２が露出するまで円形の孔（ゲート孔）が開口するようにエッチングする。
【００１０】
次に、図６（ｂ）に示すように、斜方蒸着によりリフトオフ材６５をゲート電極６４上面と側面にのみ形成する。リフトオフ材６５の材料としては、Ａｌ，ＭｇＯ等が多く使用されている。
【００１１】
続いて、図６（ｃ）に示すように、導電層６２上に、その垂直な方向から通常の異方性蒸着により、エミッタ６６用の金属材料を蒸着する。このとき、蒸着の進行につれて、ゲート孔の開口径が狭まると同時に導電層６２上に円錐形のエミッタ６６が自己整合的に形成される。蒸着は、最終的にゲート孔が閉じるまで行なう。エミッタの材料としては、Ｍｏ，Ｎｉ等を使用することができる。
【００１２】
最後に、図６（ｄ）に示すように、リフトオフ材６５をエッチングにより剥離することにより、その上に形成されている金属材料をリフトオフし、必要に応じてゲート電極６４をパターニングする。これによりスピント型エミッタを備えた冷電子放出素子が得られる。
【００１３】
このようなスピント型エミッタを備えた冷電子放出素子は、異方性蒸着法により自己整合的に円錐形状のエミッタを簡便に形成することができ、更にエミッタ材料が広範囲に選定できるという利点を有している。
【００１４】
ところで、スピント型エミッタに代表される、微細加工技術を利用した冷電子放出素子を特に平面ディスプレイ等に適用する場合、エミッタからのエミッション電流の変動が小さいことが、高品位な画質を得るには必要不可欠である。
【００１５】
エミッション電流の変動は、エミッタを集積化することで、ある程度低減することが可能である。これは、集積化により個々のエミッタにおけるエミッション特性のばらつきの影響が低減されるためである。しかしながら、この方法では、各エミッタからのエミッション電流を見かけ上平均化するに過ぎないため、局所的に現れる異常に大きなエミッション電流を抑制することは不可能である。
【００１６】
このようなエミッション電流の変動を低減する手段として、米国特許第３，７８９，４７１号明細書では、スピント型エミッタにおいて、導電層とエミッタの間に抵抗層を設ける技術が示されている。
このような抵抗層を具備した冷電子放出素子の構成例を、図７を参照しながら説明する。
【００１７】
図７に示すように、絶縁性基板７１上に導電層７２、抵抗層７３、絶縁層７４及びゲート電極７５が順次積層されており、その絶縁層７４及びゲート電極７５には、抵抗層７３に達する開口部Ｂが形成されている。そして、その開口部Ｂ内の抵抗層７３上には、ゲート電極７５に接触しないように、円錐形状のエミッタ７６が形成されている。
【００１８】
この場合、抵抗層７３は導電層７２とエミッタ７６間に電気的に直列に挿入されている。この抵抗層７３により、素子間の電流を均一化する作用が得られ、さらに素子破壊につながる大電流を低減するとともに、エミッション電流の変動も抵抗層７３の抵抗値に比例して減少させることが可能となる。抵抗層７３の比抵抗は、１０² から１０⁶Ω・ｃｍが適当とされている。
【００１９】
一方、半導体集積回路製造技術を応用したシリコンエミッタもまた広く知られている（Ｔｅｃｈ．Ｄｉｇ．ＩＶＭＣ．，（１９９１）ｐ２６）。
シリコンエミッタを備えた冷電子放出素子の製造例を、図８（ａ）〜（ｅ）を参照しながら説明する。
【００２０】
まず、図８（ａ）に示すように、単結晶シリコン基板８１を熱酸化して表面に酸化シリコン層を形成し、その酸化シリコン層をフォトリソグラフィー法を利用して円形にパターニングすることにより、円形のエッチングマスク用酸化シリコン層８２を形成する。この酸化シリコン層８２は、後述するように、リフトオフ材としても機能する。なお、酸化シリコン層８２の径は、ほぼゲート径に相当する。
【００２１】
次に、図８（ｂ）に示すように、サイドエッチレートの高い条件の反応性イオンエッチング法（ＲＩＥ）によりシリコン基板８１をエッチングし、エミッタ８３を形成する。
【００２２】
続いて、図８（ｃ）に示すように、熱酸化によりシリコン基板８１及びエミッタ８３の表面にエミッタ先端先鋭化用酸化シリコン層８４を形成する。この酸化シリコン層８４の形成時に発生する応力により、酸化シリコン層８４の内側のエミッタ８３の先端が容易に尖鋭化される。
そして、図８（ｄ）に示すように、異方性蒸着法により絶縁層８５、ゲート電極８６を積層する。
【００２３】
最後に、図８（ｅ）に示すように、リフトオフ材としても機能するエッチングマスク用酸化シリコン層８２をエッチングによりリフトオフし、更に、エミッタ８３の表面の酸化シリコン層８４をエッチング除去する。そして必要に応じてゲート電極８６をパターニングする。これによりシリコンエミッタを備えた冷電子放出素子が得られる。
【００２４】
さらに最近、シリコンエミッタにおいて、シリコンの半導体としての性質を利用して高度な電流制御が可能であることが示されている（Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖｏｌ．３５（１９９６）ｐ６６３７）。このような電流制御機能を搭載したシリコンエミッタは、ＭＯＳＦＥＴ構造エミッタと称される。このＭＯＳＦＥＴ構造エミッタを備えた冷電子放出素子の構成を、図９を参照しながら説明する。
【００２５】
図９に示すように、ｐ型シリコン基板９１の同一平面上に、ｎ型シリコンからなる円錐形のエミッタ９２とｎ型シリコン層９３を介してエミッタ配線層９４が設けられ、エミッタ９２とエミッタ配線層９４の間に絶縁層９５を介してゲート電極９６が設置されている。即ち、このエミッタでは、ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ−ｔｒａｎｓｉｓｔｏｒ）構造を冷電子放出素子に内蔵した構造をもち、冷電子放出素子のエミッタ配線層９４がＭＯＳＦＥＴのソース、エミッタ９２がドレイン、ゲート電極９６がゲート、絶縁層９５がゲート絶縁層としてそれぞれ機能する。
【００２６】
このようなＭＯＳＦＥＴ構造エミッタを備えた冷電子放出素子の製造例を、図１０（ａ）〜（ｇ）を参照しながら説明する。
まず、図１０（ａ）に示すように、単結晶のｐ型シリコン基板１０１を熱酸化して表面に酸化シリコン層１０２を形成し、その酸化シリコン層１０２をフォトリソグラフィー法を利用して円形にパターニングすることにより、円形のエッチングマスク用酸化シリコン層１０２を形成する。この酸化シリコン層１０２は、後述するように、リフトオフ材としても機能する。なお、酸化シリコン層１０２の径は、ほぼゲート径に相当する。
【００２７】
次に、図１０（ｂ）に示すように、サイドエッチレートの高い条件の反応性イオンエッチング法（ＲＩＥ）によりｐ型シリコン基板１０１をエッチングし、エミッタ１０３を形成する。
【００２８】
続いて、図１０（ｃ）に示すようよ、熱酸化によりｐ型シリコン基板１０１及びエミッタ１０３の表面にエミッタ先端先鋭化用ならびに絶縁層用酸化シリコン層１０４を形成する。この酸化シリコン層１０４の形成時に発生する応力により、酸化シリコン層１０４の内側のエミッタ１０３の先端が容易に尖鋭化される。
【００２９】
そして、図１０（ｄ）に示すように、全面にゲート電極材料を成膜し、このゲート電極材料をフォトリソグラフィー法を利用してパターニングし、エミッタ配線用の円形孔パターンを形成する。
【００３０】
次に、図１０（ｅ）に示すように、リフトオフ材としても機能するエッチングマスク用酸化シリコン層１０２をエッチングして、その上のゲート電極材料をリフトオフし、更に、エミッタ１０３の表面の酸化シリコン層１０４をエッチング除去して、エミッタ配線孔Ｃを形成する。
【００３１】
続いて、図１０（ｆ）に示すように、リンをイオン注入した後、拡散アニールを施し、エミッタ１０３をｎ型化するとともに、エミッタ配線孔Ｃの底部にｎ型シリコン領域１０６を生成する。
【００３２】
最後に、図１０（ｇ）に示すように、エミッタ配線用及びゲート配線用電極材料としてアルミニウム等の金属薄膜１０７を成膜した後、必要に応じてゲート電極１０５をパターニングする。これによりＭＯＳＦＥＴ構造エミッタを備えた冷電子放出素子が得られる。
【００３３】
このようなＭＯＳＦＥＴ構造のシリコンエミッタを備えた冷電子放出素子では、従来のシリコンエミッタとほぼ同様の作製工程により容易に作製できるにも関わらず、ＭＯＳトランジスタを素子に内蔵することにより、トランジスタ制御された、非常に安定したエミッション電流が得られ、かつ局所的な大電流の発生をなくすることができるため、素子破壊も原理的に起こり得ないという大きな特徴を有する。
【００３４】
【発明が解決しようとする課題】
しかしながら、以上説明した従来の冷電子放出素子には、それぞれ次のような問題がある。
【００３５】
まず、電流安定化のために抵抗層を設けた、図７に示すような冷電子放出素子においては、局所的な大電流に対して十分な電流低減特性を得るために、より大きな抵抗を与える必要が生じるとともに、電流変動も個々の素子の特性に対して相対的に低減できるに止まること、さらには原理的に動作電圧の上昇が避けられないという問題があった。
【００３６】
一方、電流制御機能を搭載した、図９に示すようなＭＯＳＦＥＴ構造シリコンエミッタでは、トランジスタ制御による非常に高いレベルで安定な電流が得られるが、単結晶シリコン基板を必要とすることから、低コスト化及び大面積化が困難であるという問題があった。
【００３７】
また、従来技術による冷電子放出素子においては、素子の駆動電圧はゲート電極にかける冷電子の引き出し電圧（動作電圧）となるため、通常数十ボルト以上の高電圧が必要となり、低コストのＩＣ回路が使用できないため、駆動回路が高価になるという問題があった。
【００３８】
本発明は、以上の従来技術の課題を解決しようとするものであり、動作電圧を上昇させることなく局所的な大電流を抑えるとともに、電流変動を最小限に低減することを可能とした電界放射型の冷電子放出素子及びその製造方法を提供することを目的とする。
【００３９】
本発明の他の目的は、低コスト化及び大面積化を容易とした電界放射型の冷電子放出素子及びその製造方法を提供することを目的とする。
【００４０】
本発明の更に他の目的は、駆動電圧を低下させ、回路コストを低減することの可能な電界放射型の冷電子放出素子及びその製造方法を提供することを目的とする。
【００４１】
本発明の更にまた他の目的は、電流制御機能を持たない従来の素子の同等のプロセスにより容易に作製できる、電界放射型の冷電子放出素子及びその製造方法を提供することを目的とする。
【００４２】
【課題を解決するための手段】
本発明者らは、絶縁性基板上に第１の導電層（ドレイン）と第２の導電層（ソース）を設け、少なくともそれらの導電層の間隙の絶縁性基板上に非単結晶シリコンからなる半導体薄膜、ゲート絶縁層、第３の導電層（ゲート）を積層して設けることにより、薄膜トランジスタ（ＴＦＴ）構造を実現し、更に、第１の導電層（ドレイン）上には、非単結晶シリコンからなるエミッタを形成することにより、単結晶シリコン基板を使用することなく、容易に薄膜トランジスタを冷電子放出素子の中のエミッタ近傍に作り込むことにより、電流を安定化でき、且つ薄膜トランジスタのゲート電極を素子のスイッチング電極として用いることで、駆動電圧を低減できることを見出した。
【００４３】
更に、本発明者は、ゲート電極と第３の導電層（ＴＦＴゲート）を同一材料の単層薄膜から加工することで同時に作製し、また絶縁膜をＴＦＴゲート絶縁層を共用し、同一の単層膜から構成することで、簡単な素子構造の冷電子放出素子を容易に作製できることを見出した。
本発明は、以上の知見に基づき、完成させるに至ったものである。
【００４４】
即ち、本発明は、絶縁性基板上に、所定の間隔を隔てて設けられた第１の導電層および第２の導電層、前記第１および第２の導電層の間の前記絶縁性基板上、および前記第１の導電層と第２の導電層上に形成された、非単結晶シリコンからなる半導体薄膜、前記半導体薄膜上に形成され、第１の開口部を有する絶縁層、前記絶縁層上に形成され、前記第１の開口部に対応する第２の開口部を有するゲート電極、前記第１及び第２の開口部内に前記ゲート電極に接触しないように形成された、非単結晶シリコンからなるエミッタ、および前記第１の導電層および第２の導電層の間の半導体薄膜上に、ゲート絶縁膜として機能する前記絶縁層を間に介して形成されたゲートとして機能する第３の導電層を具備し、前記ゲート電極と前記第３の導電層は、同一材料からなり、前記絶縁層の同一面上に形成したことを特徴とする冷電子放出素子を提供する。
【００４５】
以上のように構成される本発明の冷電子放出素子には、以下の好ましい態様がある。
（１）エミッタと第１の導電層もしくは半導体薄膜層との間に金属材料から成るエッチングストッパ層が介在すること。
【００４６】
（２）エミッタ及び半導体薄膜層を構成する非単結晶シリコンが、アモルファスシリコン又はポリシリコンであること。）ミッタが、アモルファスシリコン、またはｎ型もしくはｐ型水素化アモルファスシリコンから構成されていること。
【００４７】
（４）半導体薄膜層が、ノンドープの水素化アモルファスシリコンから構成されていること。
（５）第１の導電層と半導体薄膜層との間、及び第２の導電層と半導体薄膜層との間に、オーミック層が挟持されていること。
【００４８】
（６）オーミック層が、ｎ型水素化アモルファスシリコンから構成されていること。
（７）第１の導電層上に、エミッタが直接設けられていること。
【００４９】
（８）半導体薄膜層を囲む第１の導電層、第２の導電層及び第３の導電層が、それぞれドレイン電極、ソース電極及びゲート電極として機能する薄膜トランジスタ構造を形成しており、この薄膜トランジスタがｎチャネルエンハンスメントモードで動作すること。
（９）エミッタの形状が、円錐形、円錐台形又は多角錐台形であること。
（１０）絶縁性基板が、ガラス基板であること。
【００５０】
また、本発明は、（ａ）絶縁性基板上に金属薄膜層を成膜した後、前記金属薄膜層をパターニングして、第１の導電層及び第２の導電層を、互いに直接接触しないように形成し、続いて、半導体薄膜層、エミッタ材料層、およびエッチングマスク材料層を順次成膜する工程、（ｂ）前記エッチングマスク材料層をゲートの開口径に相当する形状にパターニングしてエッチングマスク層を形成し、このエッチングマスク層をマスクとして用いて、反応性イオンエッチングにより、前記エミッタ材料層を前記半導体薄膜層が露出するまでエッチングすることによりエミッタを形成する工程、（ｃ）前記絶縁性基板に対して垂直方向の異方性蒸着法により、前記半導体薄膜層上に絶縁材料層及びゲート電極材料層を自己整合的に成膜する工程、（ｄ）前記エッチングマスク層を剥離することにより、前記エミッタ上の絶縁材料層及びゲート電極材料層を除去する工程、及び（ｅ）残留するゲート電極材料層をパターニングして、ゲート電極及び第３の導電層を形成する工程を具備することを特徴とする冷電子放出素子の製造方法を提供する。
【００５１】
以上のように構成される本発明の冷電子放出素子の製造方法には、以下の好ましい態様がある。
【００５２】
（１）工程（ａ）において、半導体薄膜層を成膜した後、エッチングストッパ層として金属材料を成膜し、工程（ｂ）において、反応性イオンエッチングによりエミッタ材料をエッチングストッパ層が露出するまでエッチングすることによりエミッタを形成した後、エッチングストッパ層をエミッタの下の部分を残してエッチング除去すること。
【００５３】
（２）工程（ａ）において、半導体薄膜層及びエミッタ材料が水素化アモルファスシリコンであり、プラズマエンハンストＣＶＤ法によって形成すること。 （３）工程（ａ）において、エミッタ材料がアモルファスシリコンまたはポリシリコンであること。
【００５４】
（４）工程（ａ）において、エミッタ材料が少なくともシラン及びホスフィンの混合ガスを反応ガスとして用いるプラズマエンハンストＣＶＤ法で形成されたｎ型の水素化アモルファスシリコンであること。
（５）工程（ａ）において、半導体薄膜層が、少なくともシランまたはジシランを反応ガスとして用いるプラズマエンハンストＣＶＤ法で形成されたノンドープの水素化アモルファスシリコンであること。
【００５５】
（６）工程（ａ）において、半導体薄膜層が、熱ＣＶＤ法またはプラズマエンハンストＣＶＤ法でアモルファスシリコンを成膜した後、アニール処理を施すことにより形成されたポリシリコン層であること。
（７）工程（ａ）において、絶縁性基板上に金属薄膜層を成膜した後、続いてオーミック層を成膜し、金属薄膜層とオーミック層とをフォトリソグラフィー法によりパターニングして、第１の導電層及び第２の導電層を同時に形成すること。
【００５６】
（８）工程（ａ）において、オーミック層が、少なくともシラン及びホスフィンの混合ガスを反応ガスとして用いるプラズマエンハンストＣＶＤ法で形成されたｎ型の水素化アモルファスシリコン層であること。
【００５７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して、詳細に説明する。
図１（ａ）は、本発明の一実施形態に係る冷電子放出素子を示す断面図である。同図に示すように、この冷電子放出素子においては、絶縁性基板１上に、第１の導電層２と第２の導電層３が設けられ、第１の導電層２と第２の導電層３上、及び第１の導電層２と第２の導電層３の間隙Ａには、非単結晶シリコンからなる半導体薄膜層４が配されている。
【００５８】
そして、第１の導電層２と第２の導電層３の間隙Ａの半導体薄膜層４上には、絶縁層５を介して第３の導電層６が形成されている。また、第１の導電層２上の半導体薄膜層４上には、絶縁層５及びゲート電極７が順次積層された構造を有し、ゲート電極７と絶縁層５とには、半導体薄膜層４に達するエミッタ用孔Ｂが設けられている。
【００５９】
また、エミッタ用孔Ｂ内の半導体薄膜層４上には、非単結晶シリコンからなる円錐形または円錐台形のエミッタ８がゲート電極４に接触しないように形成されている。ここで、第３の導電層６とゲート電極７は、同一材料によって構成されている。
【００６０】
また、第１の導電層２、第２の導電層３、半導体薄膜層４、ゲート絶縁層５及び第３の導電層６は、共同して、ｎチャネルエンハンスメントモードで動作する薄膜トランジスタ構造（ＴＦＴ）を構成している。即ち、第１の導電層２はドレイン、第２の導電層３はソース、半導体薄膜層４はチャネル、絶縁層５はゲート絶縁層、及び第３の導電層６はゲートとして機能している。
【００６１】
また、エミッタ８の加工性を向上させするという観点から、図１（ｂ）に示すように、半導体薄膜層４とエミッタ８の間に、エッチングストッパ層１１を介在させることが好ましい。
【００６２】
また、より良好な電流制御特性を得るという観点から、図１（ｃ）及び図１（ｄ）にそれぞれ示すように、第１の導電層２と半導体薄膜層４との間、及び第２の導電層３と半導体薄膜層４との間に、それぞれオーミック層９を介在させることが好ましい。
【００６３】
更に、より低い引き出し電圧（動作電圧）を得るという観点から、第１の導電層２とエミッタ８との間に半導体薄膜層４を介在しない構造とすることも可能である。
【００６４】
本発明に係る冷電子放出素子において、絶縁性基板１は、冷電子放出素子の支持基板として用いられており、大面積化が容易な絶縁性の基板を好ましく使用することができる。このような絶縁性基板としては、ガラス基板、セラミックス基板、石英基板などを使用することができるが、中でもガラス基板を好ましく使用することができる。単結晶シリコンの表面に絶縁層が形成された基板も使用することが可能である。
【００６５】
本発明に係る冷電子放出素子において、第１の導電層２は、ＴＦＴのドレインとして機能する。このような第１の導電層２の材料としては、配線抵抗が低く、下層の絶縁性基板１と密着性が高い材料が適当である。このような材料として、特に好ましくは、Ｃｒ、Ａｌ、Ｃｒ積層膜等を挙げることができる。
【００６６】
第１の導電層２の膜厚としては、十分な配線抵抗と密着性が得られる限り、特に制限はないが、通常０．０１〜１．０μｍ、好ましくは０．０５〜０．５μｍがよい。
【００６７】
第２の導電層３は、エミッタ配線層として機能し、且つＴＦＴのソースとしても機能する。このような第２の導電層３の材料としては、配線抵抗が低く、下層の絶縁性基板１と密着性が高い材料が適当である。そのような材料として、特に好ましくはＣｒ、Ａｌ、Ｃｒ積層膜等を挙げることができる。
【００６８】
第２の導電層３の膜厚としては、十分な配線抵抗と密着性が得られる限り、特に制限はないが、通常０．０１〜１．０μｍ、好ましくは０．０５〜０．５μｍがよい。
【００６９】
半導体薄膜層４は、薄膜トランジスタ（ＴＦＴ）のチャネルとして機能する。そのような半導体薄膜層４としては、液晶ディスプレイのスイッチング素子として広く用いられているＴＦＴと同様の公知の材料から形成することができ、好ましくは、非単結晶シリコンを使用することができる。非単結晶シリコンとしては、アモルファスシリコン（特にノンドープの水素化アモルファスシリコン）やポリシリコンを挙げることができる。
【００７０】
なお、絶縁性基板１としてガラス基板を用いる場合には、半導体薄膜層４として、特に水素化アモルファスシリコン、あるいはレーザーアニールによるポリシリコンを好ましく用いることができる。
【００７１】
半導体薄膜層４の厚みとしては、ＴＦＴのチャネルとして動作し得る厚みとして、通常０．０１〜２μｍ、好ましくは０．０３〜０．７μｍとする。
【００７２】
絶縁層５は、エミッタ８及び第１の導電層２とゲート電極７とを電気的に絶縁するための層である。さらに、半導体薄膜層４と第３の導電層６とを電気的に絶縁するためにも同時に使用される。すなわち、ＴＦＴのゲート絶縁層としても機能する。
【００７３】
そのような絶縁層５としては、自己整合的に形成するため、異方性蒸着が望ましく、オゾンと酸素の混合ガスを反応ガスとして用いる反応性のチムニー式抵抗加熱蒸着法による酸化シリコンが特に良好な絶縁性を得ることができるので好ましい。ただし、製法によってはＴＦＴのゲート絶縁層を別途成膜するが、そのような場合は、絶縁層５として、従来のＴＦＴと同様の公知の材料から形成することができる。例えば、ＰＥＣＶＤ法による窒化シリコン、酸化シリコンを用いることができる。
【００７４】
絶縁層５の厚みとしては、エミッタ周囲部においては、エミッタ８、第１の導電層２もしくは半導体薄膜層４とゲート電極７との間に十分な絶縁性が保たれ、かつ、ＴＦＴ部のゲート絶縁層としても同時に機能させるためには、通常、０．０１〜２μｍ、好ましくは０．０３〜１μｍとする。
【００７５】
第３の導電層６は、ＴＦＴのゲートとして機能する。このような第３の導電層６の材料としては、配線抵抗が低く、下層の絶縁層５と密着性が高い材料が適当である。このような材料として、特に好ましくはＣｒ、Ａｌ、Ｃｒ積層膜を挙げることができるが、作製の容易性からゲート電極７と同一材料で構成することを考慮し、Ｃｒ、Ｎｂが適当である。
【００７６】
第３の導電層６の膜厚としては、十分な配線抵抗と密着性が得られる限り、特に制限はないが、通常０．０５〜２．０μｍ、好ましくは０．０５〜０．５μｍがよい。
【００７７】
ゲート電極７は、エミッタ８に強電界を集中させるための電極である。ゲート電極７の材料としては、耐電流性の点から高融点金属であって、エミッタ形成時に使用するエッチング液に耐性を有する材料を使用することができ、さらに、第３の導電層６と同一材料とすることを考慮すると、好ましくはＣｒ、Ｎｂを挙げることができる。
【００７８】
ゲート電極７の厚みは、必要に応じて適宜決定することができるが、好ましくは０．１〜０．５μｍである。
【００７９】
エミッタ８は、その表面から電子を直接的に放出する部材であり、非単結晶シリコン薄膜を使用する。ここで、エミッタ８を非単結晶シリコン薄膜、例えばポリシリコン薄膜またはアモルファスシリコン薄膜で形成した場合、エミッタ自体がある程度の抵抗をもつために、より安定なエミッション特性を得ることができる。
【００８０】
エミッタ８全体の厚み（高さ）は、必要に応じて適宜決定することができるが、好ましくは０．３〜２μｍである。
また、エミッタ８の形状としては、円錐形または円柱形、或いは円錐台形または多角錐台であることが好ましい。
【００８１】
オーミック層９は、第１の導電層２及び第２の導電層３と半導体薄膜層４とのオーミック接触を得るために、又はより良好なオーミック接触を得るために設けられている。このようなオーミック層９の材料としては、従来のＴＦＴと同様の公知の材料から形成することができる。例えば、ＰＥＣＶＤ法によるｎ型の水素化アモルファスシリコンを用いることができる。
【００８２】
オーミック層９の膜厚としては、十分なオーミック特性が得られる限り、特に制限はないが、通常０．０１〜１．０μｍ、好ましくは０．０３〜０．０７μｍである。
【００８３】
エッチングストッパ層１１としては、エミッタ８を形成する際に反応性イオンエッチングストッパとなる材料であれば良く、Ｃｒ、Ａｌ等を挙げることができる。その厚みは、０．０１〜０．１μｍが好ましい。
【００８４】
次に、図１（ａ）に示す冷電子放出素子の製造方法を、図２を参照して、詳細に説明する。
【００８５】
工程（ａ）
まず、絶縁性基板１上に金属薄膜をスパッタ法等により成膜した後、フォトリソグラフィー法により第１の導電層２と第２の導電層３にＴＦＴのチャネル長に相当する間隙とチャネル幅に相当する幅を設けてパターニングする。
【００８６】
次に、非単結晶シリコンなどの半導体薄膜層４、エミッタ材料８′をＣＶＤ法等により成膜する。ここで、半導体薄膜層４としては、ＰＥＣＶＤ法で成膜された水素化アモルファスシリコン、又は熱ＣＶＤもしくはＰＥＣＶＤ法で成膜されたアモルファスシリコン膜を、例えばレーザーアニール等でアニール処理し、生成したポリシリコン膜を好ましく用いることができる。
【００８７】
また、エミッタ材料８′の成膜法としては、シランまたはジシランとホスフィンから成る混合ガスを反応ガスとして用いるＰＥＣＶＤ法が好ましい。この場合には、ｎ型の水素化アモルファスシリコン膜を形成することができる。あるいはスパッタ法も好ましく利用することができ、この場合には、アモルファスシリコン膜を形成できる。
【００８８】
続いて、エッチングマスク材料層１０′として酸化シリコン膜を蒸着法、スパッタ法等の通常の成膜法を用いて成膜する（図２（ａ））。
【００８９】
工程（ｂ）
次に、フォトリソグラフィー法により、エッチングマスク材料層１０′にゲートの開口径に相当する形状の孔（円形又は多角形）を形成するようにパターニングして、エッチングマスク層１０を形成し、反応性イオンエッチングによりエミッタ材料８′を半導体薄膜層４が露出するまでエッチングすることにより、エミッタ８を形成する（図２（ｂ））。
【００９０】
工程（ｃ）
続いて、半導体薄膜層４上に、その垂直な方向から通常の異方性蒸着により、絶縁材料５′及びゲート電極材料７′を蒸着する（図２（ｃ））。このとき、絶縁材料５′を形成するための蒸着法としては、自己整合的に形成するために異方性蒸着が望ましく、オゾンと酸素の混合ガスを反応ガスとして用いる反応性のチムニー式抵抗加熱蒸着法により、酸化シリコン膜を形成する。
【００９１】
工程（ｄ）
次に、エッチングマスク層１０をエッチングにより剥離する（図２（ｄ））。
工程（ｅ）
最後に、絶縁層５、ゲート電極材料層７′をフォトリソグラフィー法によりパターニングして、ゲート電極７及び第３の導電層６を形成する（図２（ｅ））。これにより、図１（ａ）に示す冷電子放出素子が得られる。
【００９２】
次に、図１（ａ）に示す冷電子放出素子の変形例としての、図１（ｂ）に示す冷電子放出素子の製造方法を、図３を参照して、詳細に説明する。
工程（ａ）
まず、絶縁性基板１上に金属薄膜をスパッタ法等により成膜した後、フォトリソグラフィー法により、ＴＦＴのチャネル長に相当する間隙とチャネル幅に相当する幅を有するようにパターニングし、第１の導電層２と第２の導電層３を形成する。
【００９３】
次に、非単結晶シリコンなどの半導体薄膜層４、エッチングストッパ層１１′形成用材料、およびエミッタ材料８′を成膜する。ここで、半導体成膜層４としては、ＰＥＣＶＤ法で成膜された水素化アモルファスシリコン、又は熱ＣＶＤもしくはＰＥＣＶＤ法で成膜されたアモルファスシリコン膜を、例えばレーザーアニール等でアニール処理し、生成したポリシリコン膜を好ましく用いることができる。
また、エッチングストッパ層１１′形成用材料としては、スパッタ法、蒸着法等によるＣｒＡｌ薄膜が挙げられる。
【００９４】
また、エミッタ材料８′の成膜法としては、シランまたはジシランとホスフィンから成る混合ガスを反応ガスとして用いるＰＥＣＶＤ法が好ましい。この場合には、ｎ型の水素化アモルファスシリコン膜を形成することが出来る。あるいはスパッタ法も好ましく利用することができ、この場合にはアモルファスシリコン膜を形成することができる。
続いて、エッチングマスク材料層１０′として酸化シリコン膜を蒸着法、スパッタ法等の通常の成膜法を用いて成膜する（図３（ａ））。
【００９５】
工程（ｂ）
次に、フォトリソグラフィー法により、エッチングマスク材料層１０′を、ゲートの開口径に相当する形状の孔（円形又は多角形）を形成するようにパターニングして、エッチングマスク層１０を形成し、反応性イオンエッチングによりエミッタ材料８′をエッチングストッパ層１１′が露出するまでエッチングすることにより、エミッタ８を形成する。続いて、エッチングストッパ層材料１１′をエッチングし、エミッタ８の下地部１１のみを残す（図３（ｂ））。
【００９６】
工程（ｃ）
続いて、半導体薄膜層４上に、その垂直な方向から通常の異方性蒸着により、絶縁材料５′及びゲート電極材料７′を蒸着する（図３（ｃ））。このとき、絶縁材料５′としては、自己整合的に形成するために異方性蒸着が望ましく、例えば、オゾンと酸素の混合ガスを反応ガスとして用いる反応性のチムニー式抵抗加熱蒸着法による酸化シリコン膜を使用することが出来る。
【００９７】
工程（ｄ）
次に、エッチングマスク層１０をエッチングにより剥離する（図３（ｄ））。
工程（ｅ）
最後に、絶縁層５、ゲート電極材料層７′をフォトリソグラフィー法によりパターニングして、ゲート電極７及び第３の導電層６を形成する（図３（ｅ′））。これにより、図１（ｂ）に示す冷電子放出素子が得られる。
【００９８】
以上説明したように、本発明の冷電子放出素子においては、非単結晶シリコンをチャネルとしたＴＦＴ構造を有し、ドレイン電極上に非単結晶シリコンでエミッタを構成することにより、絶縁性基板上においてもトランジスタによって高度に制御されたエミッション電流が得られ、且つエミッタのゲート電極（引き出し電極）ではなく、ＴＦＴのゲートをスイッチング電極として用いて駆動することにより、低電圧駆動を実現することができる。
【００９９】
さらに、絶縁層をＴＦＴと共用し、ゲート電極と同一の薄膜からＴＦＴゲートを加工形成することで、上記のような電流制御機能を搭載した素子を、容易な製造方法によって得ることが可能である。
【０１００】
【実施例】
本発明の冷電子放出素子の具体的製造例について、以下の実施例により具体的に説明する。
【０１０１】
図１（ｄ）に示す構造の冷電子放出素子を、図４を参照して、以下に説明するように製造した。
【０１０２】
工程（ａ）
まず、絶縁性基板１上に、金属薄膜としてＣｒをスパッタ法により０．０５μｍの膜厚で成膜した後、オーミック層９としてＰＥＣＶＤ法によってｎ型の水素化アモルファスシリコン膜を、０．０５μｍの膜厚で成膜した。この成膜は、反応ガスとしてシランガス及びホスフィンガス（ドープ濃度３０００ｐｐｍ）、希釈ガスとして水素を使用し、ガス総流量５６０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパワー６０Ｗの条件で行った。
【０１０３】
続いて、フォトリソグラフィー法により、第１の導電層２と第２の導電層３を、それらの上層のオーミック層９とともにパターニングし、ＴＦＴのチャネルを形成した。
【０１０４】
次いで、半導体薄膜層４としてＰＥＣＶＤ法によってノンドープの水素化アモルファスシリコン膜を、０．３μｍの膜厚で成膜した。反応ガスとしてシランガス、また希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度２５０度、ＲＦパワー６０Ｗの条件で成膜した。
【０１０５】
次に、エッチングストッパ層材料１１′として蒸着法によってＣｒ膜を０．０５μｍの膜厚で成膜した。その後、エミッタ材料８′としてスパッタ法によってアモルファスシリコン膜を、０．８μｍの膜厚で室温で成膜した。続いて、エッチングマスク材料層１０′として酸化シリコン膜を、蒸着法により０．２μｍの膜厚で成膜した（図４（ａ））。
【０１０６】
工程（ｂ）
次に、通常のフォトリソグラフィー法を用いて、ゲート開口径として１．２μｍの円形パターンのエッチングマスク層１０を形成した後、反応性イオンエッチングにより、エミッタ材料８′のアモルファスシリコンを、エッチングストッパ層材料１１′が露出するまでエッチングした。このときのエッチング条件は、導入ガス：ＳＦ６ ６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａであった（図４（ｂ））。
【０１０７】
工程（ｃ）
次に、基板に対して垂直方向からの異方性蒸着法により、絶縁材料５′として酸化シリコンを、ゲート電極材料７′としてＮｂを、それぞれ０．７μｍ及び０．２μｍの膜厚で蒸着した。ここで、絶縁材料５′の成膜法としては、チムニー抵抗加熱方式を用い、蒸着源としてシリコンモノオキサイド、反応ガスとして酸素とオゾンの混合ガスを用いて、反応性蒸着を行った。条件は、蒸着圧力：５×１０−６Ｔｏｒｒ／蒸着速度：２０ｎｍ／ｓｅｃであった（図４（ｃ））。
【０１０８】
工程（ｄ）
次に、エッチングマスク層１０を、緩衝フッ酸溶液を用いてウエットエッチングし、上層の絶縁材料５′及びゲート電極材料７′とともに剥離した（図４（ｄ））。
【０１０９】
工程（ｅ）
最後に、フォトリソグラフィー法により、ゲート電極材料７′をパターニングし、ゲート電極７と第３の導電層６を同時に形成した（図４（ｅ））。これにより、図１（ｄ）に示す構造の冷電子放出素子が得られた。
【０１１０】
以上のようにして製造された冷電子放出素子を、以下のように試験し、評価した。即ち、各素子のエミッターゲート電極間の距離を０．８μｍ、エミッタ高さ０．８μｍ、ＴＦＴパラメータとしてチャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１００μｍとした構造の素子に対し、蛍光体を塗布した透明電極（アノード）を有するガラス板部材を、距離約３０ｍｍで対向させ、エミッタ電極−ゲート電極間に、ゲート電極側が正となる極性で引き出し電圧を印加したところ、約１３Ｖのスイッチング電圧で、良好にかつ安定に電子を放出することができた。
【０１１１】
得られた典型的なエミッション特性の模式図を図１１に示す。図１１に示すように、低電界領域ではエミッタ自身の電流電圧特性（Ｅ）を示し、高電界領域ではＴＦＴによる電流電圧特性（Ｍ）に従がう飽和特性を示した。即ち、エミッション電流がＴＦＴのドレイン電流値を超えた高電界領域を電流のトランジスタ制御による飽和電流領域が得られ、引きだし電圧１１０Ｖ以上で安定なエミッション電流（ＭＥ）が得られた。また、ＴＦＴのゲート電圧１５Ｖ以上でエミッション電流が得られ、定電圧でスイッチングができた。
【０１１２】
【発明の効果】
以上説明したように、本発明によれば、ＴＦＴ構造を有する金属でエミッタを構成することにより、絶縁性基板上においてもトランジスタによって高度に制御されたエミッション電流が得られ、且つスイッチング用電極をゲート電極とは別に設けているので、駆動電圧の低減を容易に実現する冷電子放出素子を得ることができる。
【０１１３】
更に、絶縁層をＴＦＴと共用し、ゲート電極と同一の薄膜からＴＦＴゲートを加工形成することで、電流制御機能を搭載した素子を、容易な製造方法により得ることが可能である。
【０１１４】
従って、本発明によると、低コストで大面積化が可能なガラス基板上に、電流安定性が高く、かつ低電圧駆動できる冷電子放出素子を得ることができる。更に、フラットパネルディスプレイに応用した場合にも、高速、高精細度の画像が、低消費電力で得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る冷電子放出素子を示す断面図。
【図２】図１（ａ）に示す冷電子放出素子の製造工程を示す断面図。
【図３】図１（ｂ）に示す冷電子放出素子の製造工程を示す断面図。
【図４】図１（ｄ）に示す冷電子放出素子の製造工程を示す断面図。
【図５】従来の冷電子放出素子を示す断面図。
【図６】図５に示す冷電子放出素子の製造工程を示す断面図。
【図７】従来の他の冷電子放出素子を示す断面図。
【図８】従来の更に他の冷電子放出素子の製造工程を示す断面図。
【図９】従来の更にまた他の冷電子放出素子を示す断面図。
【図１０】図９に示す冷電子放出素子の製造工程を示す断面図。
【図１１】本発明の冷電子放出素子の電気特性の一例を示す図。
【符号の説明】
１…絶縁性基板
２…第１の導電層
３…第２の導電層
４…半導体薄膜層
５…絶縁層
５′…絶縁材料層
６…第３の導電層
７…ゲート電極
７′…ゲート電極材料
８…エミッタ
８′…エミッタ材料
９…オーミック層
１０…エッチングマスク層
１０′…エッチングマスク材料層
１１…エッチングストッパ層
５１…絶縁性基板
５２…導電層
５３…絶縁層
５４…ゲート電極
５５…エミッタ
６１…絶縁性基板
６２…導電層
６３…絶縁層
６４…ゲート電極
６５…リフトオフ材
６６…エミッタ
７１…絶縁性基板
７２…導電層
７３…抵抗層
７４…絶縁層
７５…ゲート電極
７６…エミッタ
８１…絶縁性基板
８２…導電層
８３…エミッタ
８４…酸化シリコン層
８５…絶縁層
８６…ゲート電極
９１…ｐ型シリコン基板
９２…エミッタ
９３…ｎ型シリコン層
９４…エミッタ配線層
９５…絶縁層
９６…ゲート電極
１０１…ｐ型シリコン基板
１０２…酸化シリコン層
１０３…エミッタ
１０４…酸化シリコン層
１０５…ゲート電極
１０６…ｎ型シリコン層
１０７…金属薄膜
Ａ…エミッタ孔
Ｂ…ＴＦＴチャネル
Ｅ…エミッタ自信の電流電圧特性
Ｍ…ＴＦＴの電流電圧特性
ＭＥ…エミッション電流

Claims (20)

1. 絶縁性基板上に、所定の間隔を隔てて設けられた第１の導電層および第２の導電層、前記第１および第２の導電層の間の前記絶縁性基板上、および前記第１の導電層と第２の導電層上に形成された、非単結晶シリコンからなる半導体薄膜、前記半導体薄膜上に形成され、第１の開口部を有する絶縁層、前記絶縁層上に形成され、前記第１の開口部に対応する第２の開口部を有するゲート電極、前記第１及び第２の開口部内に前記ゲート電極に接触しないように形成された、非単結晶シリコンからなるエミッタ、および前記第１の導電層および第２の導電層の間の半導体薄膜上に、ゲート絶縁膜として機能する前記絶縁層を間に介して形成されたゲートとして機能する第３の導電層を具備し、前記ゲート電極と前記第３の導電層は、同一材料からなり、前記絶縁層の同一面上に形成したことを特徴とする冷電子放出素子。
2. 前記エミッタと前記第１の導電層もしくは半導体薄膜層との間に金属材料から成るエッチングストッパ層が介在することを特徴とする請求項１に記載の冷電子放出素子。
3. 前記エミッタ及び半導体薄膜層を構成する非単結晶シリコンが、アモルファスシリコン又はポリシリコンであることを特徴とする請求項１記載の冷電子放出素子。
4. 前記エミッタが、アモルファスシリコン、またはｎ型もしくはｐ型水素化アモルファスシリコンから構成されていることを特徴とする請求項３に記載の冷電子放出素子。
5. 前記半導体薄膜層が、ノンドープの水素化アモルファスシリコンから構成されていることを特徴とする請求項１に記載の冷電子放出素子。
6. 前記第１の導電層と半導体薄膜層との間、及び前記第２の導電層と半導体薄膜層との間に、オーミック層が挟持されていることを特徴とする請求項１に記載の冷電子放出素子。
7. 前記オーミック層が、ｎ型水素化アモルファスシリコンから構成されていることを特徴とする請求項６に記載の冷電子放出素子。
8. 前記第１の導電層上に、前記エミッタが直接設けられていることを特徴とする請求項１に記載の冷電子放出素子。
9. 前記半導体薄膜層を囲む第１の導電層、第２の導電層及び第３の導電層が、それぞれドレイン電極、ソース電極及びゲート電極として機能する薄膜トランジスタ構造を形成しており、この薄膜トランジスタがｎチャネルエンハンスメントモードで動作することを特徴とする請求項１〜８のいずれかに記載の冷電子放出素子。
10. 前記エミッタの形状が、円錐形、円錐台形又は多角錐台形であることを特徴とする請求項１に記載の冷電子放出素子。
11. 前記絶縁性基板が、ガラス基板であることを特徴とする請求項１に記載の冷電子放出素子。
12. （ａ）絶縁性基板上に金属薄膜層を成膜した後、前記金属薄膜層をパターニングして、第１の導電層及び第２の導電層を、互いに直接接触しないように形成し、続いて、半導体薄膜層、エミッタ材料層、およびエッチングマスク材料層を順次成膜する工程、（ｂ）前記エッチングマスク材料層をゲートの開口径に相当する形状にパターニングしてエッチングマスク層を形成し、このエッチングマスク層をマスクとして用いて、反応性イオンエッチングにより、前記エミッタ材料層を前記半導体薄膜層が露出するまでエッチングすることによりエミッタを形成する工程、（ｃ）前記絶縁性基板に対して垂直方向の異方性蒸着法により、前記半導体薄膜層上に絶縁材料層及びゲート電極材料層を自己整合的に成膜する工程、（ｄ）前記エッチングマスク層を剥離することにより、前記エミッタ上の絶縁材料層及びゲート電極材料層を除去する工程、及び（ｅ）残留するゲート電極材料層をパターニングして、ゲート電極及び第３の導電層を形成する工程を具備することを特徴とする冷電子放出素子の製造方法。
13. 前記工程（ａ）において、半導体薄膜層を成膜した後、エッチングストッパ層として金属材料を成膜し、前記工程（ｂ）において、反応性イオンエッチングによりエミッタ材料をエッチングストッパ層が露出するまでエッチングすることによりエミッタを形成した後、エッチングストッパ層を前記エミッタの下の部分を残してエッチング除去することを特徴とする請求項１２に記載の冷電子放出素子の製造方法。
14. 前記工程（ａ）において、前記半導体薄膜層及びエミッタ材料が水素化アモルファスシリコンであり、プラズマエンハンストＣＶＤ法によって形成することを特徴とする請求項１２に記載の冷電子放出素子の製造方法。
15. 前記工程（ａ）において、前記エミッタ材料がアモルファスシリコンまたはポリシリコンであることを特徴とする請求項１２に記載の冷電子放出素子の製造方法。
16. 前記工程（ａ）において、エミッタ材料が少なくともシラン及びホスフィンの混合ガスを反応ガスとして用いるプラズマエンハンストＣＶＤ法で形成されたｎ型の水素化アモルファスシリコンであることを特徴とする請求項１２に記載の冷電子放出素子の製造方法。
17. 前記工程（ａ）において、前記半導体薄膜層が、少なくともシランまたはジシランを反応ガスとして用いるプラズマエンハンストＣＶＤ法で形成されたノンドープの水素化アモルファスシリコンであることを特徴とする請求項１２に記載の冷電子放出素子の製造方法。
18. 前記工程（ａ）において、前記半導体薄膜層が、熱ＣＶＤ法またはプラズマエンハンストＣＶＤ法でアモルファスシリコンを成膜した後、アニール処理を施すことにより形成されたポリシリコン層であることを特徴とする請求項１２に記載の冷電子放出素子の製造方法。
19. 前記工程（ａ）において、前記絶縁性基板上に金属薄膜層を成膜した後、続いてオーミック層を成膜し、前記金属薄膜層とオーミック層とをフォトリソグラフィー法によりパターニングして、前記第１の導電層及び第２の導電層を同時に形成することを特徴とする請求項１２に記載の冷電子放出素子の製造方法。
20. 前記工程（ａ）において、オーミック層が、少なくともシラン及びホスフィンの混合ガスを反応ガスとして用いるプラズマエンハンストＣＶＤ法で形成されたｎ型の水素化アモルファスシリコン層であることを特徴とする請求項１９に記載の冷電子放出素子の製造方法。

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