JP3595821B2 - 冷電子放出素子及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、強電界によって冷電子を放出する電界放射型の冷電子放出素子及びその製造方法に関する。より詳しくは、光プリンタ、電子顕微鏡、電子ビーム露光装置などの電子発生源や電子銃として、あるいは照明ランプの超小型照明源として、特に、平面ディスプレイを構成するアレイ状のFEA(Field Emitter Array)の電子発生源として有用な冷電子放出素子及びその製造方法に関する。
【0002】
【従来の技術】
従来より、電子ディスプレイデバイスとして陰極線管が広く用いられているが、陰極線管は、電子銃のカソードから熱電子を放出させるためにエネルギー消費量が大きく、また、構造的に大きな容積を必要とするなどの問題があった。
【0003】
このため、熱電子ではなく冷電子を利用できるようにして、全体としてエネルギー消費量を低減させ、しかも、デバイス自体を小型化した平面型のディスプレイが求められ、更に、近年では、そのような平面型ディスプレイに高速応答性と高解像度とを実現することも強く求められている。
【0004】
このような冷電子を利用する平面型ディスプレイの構造としては、高真空の平板セル中に、微小な冷電子放出素子をアレイ状に配したものが有望視されている。そして、そのために使用する冷電子放出素子として、電界放射現象を利用した電界放射型の冷電子放出素子が注目されている。この電界放射型の冷電子放出素子は、物質に印加する電界の強度を上げると、その強度に応じて物質表面のエネルギー障壁の幅が次第に狭まり、電界強度が107V/cm以上の強電界となると、物質中の電子がトンネル効果によりそのエネルギー障壁を突破できるようになり、そのため物質から冷電子が放出されるという現象を利用している。この場合、電場がポアッソンの方程式に従うために、冷電子を放出する部材(エミッタ)に電界が集中する部分を形成すると、比較的低い引き出し電圧で効率的に冷電子の放出を行うことができる。
【0005】
このような電界放射型の冷電子放出素子の一般的なものとしては、図10に示すように、先端が尖った円錐形の冷電子放出素子を例示することができる。この素子においては、絶縁性基板91上に導電層92、絶縁層93及びゲート電極94が順次積層されており、その絶縁層93及びゲート電極94には、導電層92に達する開口部Aが形成されている。そして、その開口部A内の導電層92上には、少なくともゲート電極94に接触しないように、点状突起Poを有する円錐形状のエミッタ96が形成されている。
【0006】
このような円錐形エミッタでは、スピント型エミッタが広く知られている。スピント型エミッタを備えた冷電子放出素子の製造例を、図11(a)〜(d)を参照しながら説明する。
【0007】
まず、図11(a)に示すように、予めエミッタ配線層となる導電層92が形成されたガラスからなる絶縁性基板91上に、絶縁層93及びゲート電極94をスパッタ法又は真空蒸着法等により順次成膜する。続いて、フォトリソグラフィー法と反応性イオンエッチング法(RIE)とを利用して絶縁層93及びゲート電極94の一部を、導電層92が露出するまで円形の孔(ゲート孔)が開口するようにエッチングする。
【0008】
次に、図11(b)に示すように、斜方蒸着によりリフトオフ材95をゲート電極94上にのみ形成する。リフトオフ材95の材料としては、Al、MgO等を使用している。
【0009】
続いて、図11(c)に示すように、絶縁性基板91上に、その垂直な方向から通常の異方性蒸着法により、エミッタ96用の金属材料を蒸着する。このとき、蒸着の進行につれて、ゲート孔の開口径が狭まると同時に導電層92上に円錐形のエミッタ96が自己整合的に形成される。蒸着は、最終的にゲート孔が閉じるまで行なう。エミッタの材料としては、Mo、Ni等を使用している。
【0010】
最後に、図11(d)に示すように、リフトオフ材95をエッチングにより剥離し、必要に応じてゲート電極94をパターニングする。これによりスピント型エミッタを備えた冷電子放出素子が得られる。
【0011】
このようなスピント型の冷電子放出素子は、異方性蒸着法により自己整合的に円錐形状のエミッタが比較的簡便に形成できるために、エミッタ材料も広範囲に選定でき、また、エミッタ材料が蒸着可能な材料である限り任意の種類の基板、特に、低コストで大面積化が可能なガラス基板を利用できるという利点を有している。
【0012】
スピント型エミッタに代表される、微細加工技術を利用した冷電子放出素子を特に平面ディスプレイ等に適用する場合、エミッタからのエミッション電流の変動が小さいことが、高品位の画質を得るには必要不可欠である。
【0013】
エミッション電流の変動は、エミッタを集積化することで、ある程度低減することが可能である。これは、集積化により個々のエミッタにおけるエミッション特性のばらつきの影響が低減されるためである。しかしながら、この方法では各エミッタからのエミッション電流を見かけ上平均化するにすぎないため、局所的に現れる異常に大きなエミッション電流を抑制することは不可能である。
【0014】
このようなエミッション電流の変動を低減する手段として、米国特許第3789471号明細書には、スピント型の冷電子放出素子におけるエミッタ配線層となる導電層とエミッタとの間に抵抗層を設ける技術が示されている。このような抵抗層を具備した冷電子放出素子の構成例を、図12を参照しながら説明する。
【0015】
絶縁性基板101上に導電層102、抵抗層103、絶縁層104及びゲート電極105が順次積層されており、その絶縁層104及びゲート電極105には、抵抗層103に達する開口部Aが形成されている。そして、その開口部A内の抵抗層103上には、少なくともゲート電極105に接触しないように、円錐形状のエミッタ106が形成されている。
【0016】
この場合、抵抗層103は導電層102とエミッタ106との間に電気的に直列に挿入されている。この抵抗層103により、素子間の電流を均一化する作用が得られ、さらに素子破壊につながる大電流を低減するとともに、エミッション電流の変動も抵抗層103の抵抗値に比例して減少することが可能となっている。抵抗層103の比抵抗は102〜106Ω・cmが適当とされている。
【0017】
【発明が解決しようとする課題】
しかしながら、このような抵抗層を施した冷電子放出素子においては、局所的な大電流に対して十分な電流低減特性を得るためには、より大きな抵抗を与える必要が生じるとともに、電流変動も個々の冷電子放出素子の特性に対して相対的に低減できるに止まり、さらには原理的に動作電圧の上昇が避けられないという問題があった。
【0018】
本発明は、以上の従来技術の課題を解決しようとするものであり、冷電子放出素子の動作電圧を上昇させることなく局所的な大電流を抑制できるようにし、且つ個々の冷電子放出素子毎に電流を制御して電流変動を低減できるようにすることを目的とする。
【0019】
【課題を解決するための手段】
本発明者は、エミッタ自体に電流制御機能を付加することにより動作電圧を上昇させることなく局所的な大電流を抑えるとともに、個々の冷電子放出素子毎に電流を制御することにより電流変動を最小限に低減できること、そのためには、エミッタをp型半導体から構成し、エミッションポイント界面に空乏層を生成させることによりエミッション電流を制限できることを見出し、本発明を完成させるに至った。
【0020】
即ち、本発明は、絶縁性基板上に、エミッタ配線層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成されてなる電界放射型の冷電子放出素子において、エミッタがp型水素化アモルファスシリコンから構成され、エミッタ配線層とエミッタとの間に、n型水素化アモルファスシリコン薄膜からなるオーミック層が形成されていることを特徴とする冷電子放出素子を提供する。ここで、エミッタを、p型水素化アモルファスシリコンとその上に更に形成されたn型水素化アモルファスシリコンとからなる積層体から構成しているので、エミッション電流の制御性が向上するので好ましい。また、そのp型水素化アモルファスシリコンとn型水素化アモルファスシリコンとの間に真性半導体薄膜を設けると、エミッション電流の制御性がより向上する。
【0021】
また、本発明は、絶縁性基板上に、エミッタ配線層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成され、そしてエミッタがp型水素化アモルファスシリコン薄膜とその上に更に形成されたn型水素化アモルファスシリコン薄膜とからなる積層体から構成されている冷電子放出素子の製造方法において:
(a) 絶縁性基板上にエミッタ配線形成用金属薄膜を形成し、パターニングすることによりエミッタ配線層を形成する工程;
(b) エミッタ配線層上にシラン又はジシランのいずれかとジボランとから成る混合ガスを反応ガスとして用いてプラズマエンハンスドCVD法でp型水素化アモルファスシリコン薄膜を形成し、更にその上にシラン又はジシランのいずれかとフォスフィンとから成る混合ガスを反応ガスとして用いてプラズマエンハンスドCVD法でn型水素化アモルファスシリコン薄膜を形成することにより、p型水素化アモルファスシリコン薄膜とn型水素化アモルファスシリコン薄膜とからなる積層体を形成する工程;
(c) 該積層体のn型水素化アモルファスシリコン薄膜上にエッチングマスク材料を成膜し、フォトリソグラフィー法によりゲートの開口部に対応する形状と大きさとを有するエッチングマスク層を形成する工程;
(d) 反応性イオンエッチングにより、p型水素化アモルファスシリコン薄膜とn型水素化アモルファスシリコン薄膜とからなる該積層体の不要部分をエッチングしてエミッタを形成する工程;
(e) 絶縁性基板のエミッタ配線層側の表面上に、絶縁材料とゲート電極材料とを順次積層することにより、エミッタ配線層上に絶縁層とゲート電極とを形成するとともに、エッチングマスク層上に絶縁材料層とゲート電極材料層とを形成する工程;及び
(f) エミッタ上のエッチングマスク層、絶縁材料層及びゲート電極材料層をリフトオフさせる工程
を含んでなることを特徴とする製造方法を提供する。
【0022】
また、エミッタをp型水素化アモルファスシリコン薄膜とその上に更に形成される真性半導体薄膜とn型水素化アモルファスシリコン薄膜とからなる積層体から構成する場合には、上述の工程(b)及び(d)を、それぞれ以下の工程(bb)及び(dd)
(bb) エミッタ配線層上にシラン又はジシランのいずれかとジボランとから成る混合ガスを反応ガスとして用いてプラズマエンハンスドCVD法でp型水素化アモルファスシリコン薄膜を形成し、更にその上に真性半導体薄膜を形成し、更にその上にシラン又はジシランのいずれかとフォスフィンとから成る混合ガスを反応ガスとして用いてプラズマエンハンスドCVD法でn型水素化アモルファスシリコン薄膜を形成することにより、p型水素化アモルファスシリコン薄膜と真性半導体薄膜とn型水素化アモルファスシリコン薄膜とからなる積層体を形成する工程;
(dd) 反応性イオンエッチングにより、p型水素化アモルファスシリコン薄膜と真性半導体薄膜とn型水素化アモルファスシリコン薄膜とからなる積層体の不要部分をエッチングしてエミッタを形成する工程
とすることが好ましい。
【0023】
【発明の実施の形態】
以下、本発明を図面に従って詳細に説明する。
【0024】
図1及び図2は、エミッタがp型半導体から構成されている冷電子放出素子の断面斜視図であり、図3及び図4はエミッタがp型半導体とn型半導体とからなる積層体から構成されている冷電子放出素子の断面斜視図である。
【0025】
図1の冷電子放出素子は、絶縁性基板1、エミッタ配線層2、絶縁層4及びゲート電極5が順次積層された構造を有する。そして、ゲート電極5と絶縁層4とには、エミッタ配線層2に達する開口部Aが設けられており、その開口部A内のエミッタ配線層2上には、p型半導体からなる円錐の形状のエミッタ3がゲート電極5に接触しないように形成されている。
【0026】
なお、図1におけるエミッタ3の形状は円錐であるが、その形成時のサイドエッチングの程度を変えることにより円錐台の形状に加工することも可能である。図1の態様において、絶縁性基板1は、冷電子放出素子の支持基板として機能しており、大面積化が特に容易な絶縁性基板を好ましく使用することができる。このような絶縁性基板としては、ガラス基板、セラミックス基板、石英基板などを使用することができる。中でも、低コストで大面積化も可能なガラス基板が好ましい。
【0027】
エミッタ配線層2は、配線抵抗が低く、絶縁性基板1との密着性が良好な材料から形成する。更に、後述するエミッタ3の形成の際に利用するRIE条件に対して、あるいは用いられるエッチング液、例えばアルカリ性エッチング液や緩衝フッ酸エッチング液に対して耐性を有する材料から形成する。これは、エミッタ配線層2をエミッタ形成時のエッチングストッパーとして機能させるためである。このような材料としては、Cr又はAl、Cr積層膜を特に好ましく挙げることができる。
【0028】
エミッタ配線層2の膜厚は、十分な配線抵抗と密着性が得られる限り特に制限はないが、通常0.05〜0.5μm、好ましくは0.1〜0.3μmである。エミッタ3は、その表面から冷電子を直接的に放出する部材であり、p型半導体、例えば、ドーパントとしてボロンをドープした水素化アモルファスシリコンを好ましく使用する。これにより、エミッタ3自体に冷電子放出素子の駆動時における電流制御機能を付与することができる。即ち、エミッションポイント界面にp型半導体特有の空乏層が形成され、そのためエミッション電流が制限され、高電界領域で電流の飽和領域が得られる。これにより電流制御が可能となる。これは、図9(a)に示すように、エミッタに加工されたp型半導体Pが真空Vと接している場合に強電界Eが印加されると、p型半導体Pと真空Vの界面のエネルギー状態が変化しp型半導体P表面に生成した電子eがトンネル効果により真空V中に放出されるようになる。このとき、p型伝導性を示すp型半導体Pの表面には空乏層Lが生成されている。放出される電子は、空乏層L内で電子e−正孔h対が生成され生じたものである。したがって、放出電子は電子e−正孔h対の生成に律速されることになり、すなわちエミッション電流を制限できるようになる。
【0029】
なお、水素化アモルファスシリコン薄膜は、大面積のガラス基板上に均一な薄膜として形成することができるので、冷電子放出素子の製造コストの増大を抑制することができる。
【0030】
ここで、水素化アモルファスシリコンは、薄膜X線回折法による分析で結晶性を示すピークが観察されないシリコンであって、FT−IR分析でシリコンとの結合水素が観測されるシリコンを意味する。従って、水素化アモルファスシリコンには、部分的に微細な結晶構造を有するシリコンも含まれる。
【0031】
なお、p型伝導性を示す水素化アモルファスシリコンの不純物の制御は、プラズマエンハンスドCVD(Plasma Enhanced Chemical Vapor Deposition/PECVD)法で成膜する際に使用する反応ガスの比率、例えば、シランとジボランとの混合比を制御することにより容易に可能となる。例えば、水素化アモルファスシリコン薄膜に対するボロンのドープ量は、水素化アモルファスシリコン薄膜がp型伝導性を示し且つ比較的低抵抗の薄膜となる条件が好ましく、特に好ましくは100ppmから10%である。
【0032】
エミッタ3の厚み(高さ)は、必要に応じて適宜決定することができるが、通常0.3〜2μmとすることが好ましい。
【0033】
また、エミッタの形状としては、円錐、円柱、円錐台又は多角錐台のいずれかが好ましい。
【0034】
絶縁層4は、エミッタ配線層2とゲート電極5とを電気的に絶縁するための層である。このような絶縁層4としては、冷電子放出素子の絶縁層として用いられている公知の材料から形成することができるが、良好な絶縁性を示し、しかも異方性蒸着法で形成できる酸化シリコンを挙げることができる。
【0035】
絶縁層4の厚みとしては、エミッタ配線2とゲート電極5との間に十分な絶縁性が保たれればよく、例えば、0.2〜2μm、好ましくは0.3〜0.7μmである。
【0036】
ゲート電極5は、エミッタ3に強電界を集中させるための電極である。ゲート電極5の材料としては、耐電流性の点から高融点金属であって、エミッタ形成時に使用するエッチング液に耐性を有する材料を使用することができ、好ましくはCr、W、Ta又はNbを挙げることができる。中でも、下地との密着性の面からNbを使用することが好ましい。
【0037】
ゲート電極5の厚みは、必要に応じて適宜決定することができるが、0.1〜0.5μmである。
【0038】
また、エミッタ配線層2とエミッタ3の間には、それらの間の電気的接続を良好に保ち、良好なエミッション特性を実現するために、図2に示すように、n型半導体薄膜(好ましくは、n型水素化アモルファスシリコン薄膜)からなるオーミック層6を形成することが好ましい。ここで、n型伝導性を示す水素化アモルファスシリコンの不純物制御は、PECVD法で成膜する際に使用する反応ガスの比率、例えば、シランとフォスフィンとの混合比を制御することにより容易に可能となる。例えば、水素化アモルファスシリコン薄膜に対するリンのドープ量は、水素化アモルファスシリコン薄膜がn型伝導性を示し且つ比較的低抵抗の薄膜となる条件が好ましく、特に好ましくは10ppm〜10%である。
【0039】
オーミック層6の厚み(高さ)は、必要に応じて適宜決定することができるが、通常0.01〜0.2μmとすることが好ましい。
【0040】
以上説明したように、図1の冷電子放出素子においては、エミッタ3がp型半導体薄膜から構成されている態様を例示したが、本発明の冷電子放出素子は、図3及び図4に示すように、エミッタがp型半導体とn型半導体とからなる積層体から構成されている場合を包含する。
【0041】
即ち、図3の冷電子放出素子は、絶縁性基板1、エミッタ配線層2、絶縁層4及びゲート電極5が順次積層された構造を有し、そして、ゲート電極5と絶縁層4とにはエミッタ配線層2に達する開口部Aが設けられており、その開口部A内のエミッタ配線層2上には、p型半導体部3a´とその上に積層されたn型半導体部3b´とからなる積層体から構成されるエミッタ3がゲート電極5に接触しないように形成されている。
【0042】
図3の冷電子放出素子において、エミッタ3は、図1の場合と同様に、その表面から冷電子を直接的に放出する部材であり、その構造は、エミッタ配線層2上に、p型半導体部3a´とその上に更に積層されたn型半導体部3b´(エミッタ3の先端部に相当する部分)とからなる積層体から構成する。これにより、エミッタ3内にpn接合が形成され、エミッタ3自体に素子駆動の電流制御機能を付与することができる。即ち、pn接合面に空乏層が生成され、それによりエミッション電流が制限され、高電界領域で電流の飽和領域が得られる。これにより電流制御が可能となる。これは図9(b)に示すように、エミッタに加工されたp型半導体Pとn型半導体Nがエミッタ内部で接合し、エミッタ先端部がn型半導体Nで形成されている場合、n型半導体Nが真空Vと接するようになり、強電界Eが印加されると、p型半導体Pとn型半導体Nの接合面のエネルギー状態が変化し、空乏層Lが生成される。真空V中に放出される冷電子は、空乏層L内で電子e−正孔h対が生成され生じたものである。したがって、放出電子は電子e−正孔h対の生成に律速されることになり、すなわちエミッション電流を制限できるようになる。
【0043】
なお、p型半導体部3a´の材料としては、例えば、ボロンドープした水素化アモルファスシリコンを使用することができる。また、n型半導体部3b´の材料としては、例えば、リンドープした水素化アモルファスシリコンを使用することができる。このような水素化アモルファスシリコンは、大面積のガラス基板上に均一な薄膜として形成することができるので、冷電子放出素子の製造コストの増大を抑制することができる。
【0044】
なお、p型半導体部3a´とn型半導体部3b´とからなる積層体から構成される図3のエミッタ3のバリエーションとしては、図4に示すように、p型半導体部3a´とn型半導体部3b´の間、即ちpn接合面に真性半導体薄膜3c(特に水素化アモルファスシリコン真性半導体薄膜)を介在させたものを挙げることができる。これにより、pn接合特性がより安定化し、従ってより良好なエミッション特性を得ることが可能となる。ここで、ノンドープの水素化アモルファスシリコン薄膜3cは、PECVD法による成膜時に使用する反応ガスをシラン又はジシランとすれば容易に得られる。なお、ノンドープの水素化アモルファスシリコン薄膜は通常弱いn型伝導性を示すことが知られているが、本発明において使用する真性半導体には、弱いn型伝導性を示すノンドープ膜が包含される。
【0045】
図3及び図4の態様において使用する水素化アモルファスシリコンは、図1の態様において説明したものと同様のものを使用することができる。また、水素化アモルファスシリコンにp型伝導性又はn型伝導性を付与するための不純物制御も、図1の態様において説明した場合と同様に行うことができ、例えば、p型水素化アモルファスシリコンの場合、PECVD法による成膜時に使用する反応ガス、例えば、シランとジボランとの混合比を制御すればよく、そのドープ量は、p型伝導性を示し且つ比較的低抵抗の薄膜が得られる条件が好ましく、特に100ppm〜10%が好ましい。また、n型水素化アモルファスシリコンの場合、PECVD法による成膜時に使用する反応ガス、例えば、シランとフォスフィンとの混合比を制御すればよく、そのドープ量は、n型伝導性を示し且つ比較的低抵抗の薄膜が得られる条件が好ましく、特に10ppm〜10%が好ましい。
【0046】
図3及び図4におけるエミッタ3全体の厚み(高さ)は、必要に応じて適宜決定することができるが、通常0.3〜2μmとすることが好ましい。ここで、p型半導体部3a´及びn型半導体部3b´の厚みは、必要に応じて適宜決定することができるが、それぞれ0.1μm〜1μmとすることが好ましい。また、p型半導体部3a´とn型半導体部3b´との膜厚比は、特に限定されるものではないが、1:1〜1:2程度の範囲が好ましい。また、真性半導体薄膜3cが存在する場合のその厚みは、薄すぎるとpin接合が破壊され、厚すぎると得られる電流値が極端に小さくなるので、好ましくは0.1μm〜1μm、より好ましくは0.2μm〜0.8μmである。
【0047】
また、エミッタ3の形状としては、図1の態様の場合と同じく、円錐、円柱、円錐台又は多角錐台のいずれかが好ましい。
【0048】
なお、p型半導体部3a´及びn型半導体部3b´からなる積層体から構成されるエミッタ3を有する冷電子放出素子は、図5に示すように、エミッタ配線層2とエミッタ3の間に、それらの間の電気的接続を良好に保ち、良好なエミッション特性を実現するために、n型半導体薄膜(好ましくは、n型水素化アモルファスシリコン薄膜)からなるオーミック層6を形成することが好ましい。ここで、n型伝導性を示す水素化アモルファスシリコンの不純物制御並びにオーミック層6の厚み(高さ)については、図2において説明した通りである。
【0049】
図3〜図5の冷電子放出素子のエミッタ3以外の他の構成については、図1及び図2の冷電子放出素子において説明した通りである。
【0050】
次に、エミッタ材料としてp型半導体(例えば、p型水素化アモルファスシリコン)を使用した図1の冷電子放出素子の製造方法を、図6に従って詳細に説明する。
【0051】
工程(a)
まず、絶縁性基板1上にエミッタ配線用金属薄膜を形成した後、フォトリソグラフィー法により所定形状にパターニングし、エミッタ配線層2を形成する(図6(a))。
【0052】
エミッタ配線層2としては、スパッタリング法により形成されるCr膜又はAl、Cr積層膜を好ましく使用することができる。
【0053】
工程(b)
次に、エミッタ配線層2上に、p型半導体薄膜(3a)としてp型水素化アモルファスシリコン薄膜を形成する(図6(b))。
【0054】
p型水素化アモルファスシリコン薄膜は、反応ガスとしてシランとジボランの混合ガスを使用し、更に希釈ガスとして水素を使用してPECVD法により成膜する。このようなPECVD成膜条件の一例としては、ガス総流量540sccm、ガス圧1Torr、基板温度320℃〜340℃、RFパワー60Wを示すことができる。
【0055】
工程(c)
次に、p型半導体薄膜(3a)上に、エッチングマスク用材料を蒸着法やスパッタリング法などにより成膜し、フォトリソグラフィー法を利用してゲートの開口部に対応する形状と大きさとを有するエッチングマスク層7を形成する(図6(c))。
【0056】
エッチングマスク層7としては、後述するRIEに対して耐性を有する材料から形成する。このような材料としては、好ましくはSiO2を挙げることができる。
【0057】
なお、パターンの開口径は、冷電子放出素子特性、フォトリソグラフィー法のデザインルールに応じた操作の難易度及びエッチング工程の歩留まり等を考慮すると、1.0〜3.0μm程度とすることが好ましい。
【0058】
工程(d)
次に、サイドエッチングレートの高い条件のRIEによりp型半導体薄膜(3a)を、エミッタ配線層2が露出するまでエッチングして例えば先端が尖鋭化されたエミッタ3を形成する(図6(d))。
【0059】
エミッタ形状の制御は、エッチング時間を増減することにより可能である。例えばエッチング時間を短くした場合には、エミッタ形状は円錐形状、エッチング時間を長くした場合には円錐台形状となる。またエッチングマスク形状を円形ではなく多角形とした場合には、それぞれ多角錐または多角錐台とすることができる。ここで、例えば円錐形状よりも円錐台形状の方が大面積にわたって均一なエミッション特性が得られるので好ましい。このようなRIE条件の一例として、導入ガス(SF6又はSF6にO2を加えた混合ガス)を30〜70sccm、RFパワー100W、ガス圧4.5Paを示すことができる。
【0060】
工程(e)
次に、絶縁性基板1のエミッタ配線層2側の表面上に、SiO2等などの絶縁材料とNb等のゲート電極材料とを蒸着法などにより積層することにより、エミッタ配線層2上に絶縁層4とゲート電極5とを形成するとともに、エッチングマスク層7上に絶縁材料層4aとゲート電極材料層5aとを形成する(図6(e))。
【0061】
絶縁層4を蒸着法により形成する場合には、反応ガスとしてオゾンを10%程度含有した酸素ガスを導入し、蒸着材料としてSiOを充填したチムニー式の抵抗加熱法を用いて成膜することが好ましい。このような方法で形成された絶縁層4は良好な絶縁性を示す。
【0062】
工程(f)
続いて、緩衝フッ酸溶液を用いて、リフトオフ材としてのエッチングマスク層7をエッチング除去する。その結果、その上に積層されていた絶縁材料層4a及びゲート電極材料層5aからなる積層体は剥落する。これにより、エミッタ3が露出する(図6(f))。
【0063】
工程(g)
更に、必要に応じて、ゲート電極5をフォトリソグラフィー法を用いて所定の形状にパターニングすることにより、図6(g)の冷電子放出素子が得られる。
【0064】
以上説明したように、本発明の図1の態様の冷電子放出素子においては、エミッタ材料として金属ではなくボロンドープしたp型伝導性を示す水素化アモルファスシリコンを使用することで、エミッションポイント界面に空乏層を生成させ、エミッション電流を制限できるようになる。これにより、エミッタ3自体に電流制御機能を付与し、動作電圧を上昇させることなく局所的な大電流を抑えるとともに、個々の素子で制御することで電流変動を最小限に低減できる。更に、半導体薄膜として水素化アモルファスシリコン薄膜を使用することにより、低コストで大面積化の容易なガラス基板を使用することができる。
【0065】
次に、エミッタ材料としてp型半導体(例えば、p型水素化アモルファスシリコン)とn型半導体(例えば、n型水素化アモルファスシリコン)とを使用した本発明の図3の冷電子放出素子の製造方法を、図7に従って詳細に説明する。この製造方法は、図6の工程(b)〜(d)が以下の工程(b´)〜(d´)に代わっている以外は、図6で説明した通りである。
【0066】
工程(a)
まず、絶縁性基板1上にエミッタ配線用金属薄膜を形成した後、フォトリソグラフィー法により所定形状にパターニングし、エミッタ配線層2を形成する(図7(a))。
【0067】
工程(b´)
次に、エミッタ配線層2上に、例えば、p型水素化アモルファスシリコン薄膜等からなるp型半導体薄膜(3a)を形成し、続いてその上に、例えば、n型水素化アモルファスシリコン薄膜等からなるn型半導体薄膜(3b)を形成する(図7(b))。
【0068】
p型半導体薄膜(3a)としてのp型水素化アモルファスシリコン薄膜の形成は、図6の工程(b)において説明した通りである。また、n型半導体薄膜(3b)としてのn型水素化アモルファスシリコン薄膜は、反応ガスとしてシランとフォスフィンの混合ガスを使用し、更に希釈ガスとして水素を使用してPECVD法により成膜する。このようなPECVD成膜条件の一例として、ガス総流量540sccm、ガス圧1Torr、基板温度320℃〜340℃、RFパワー60Wを示すことができる。
【0069】
更に、pn界面を清浄に保つために、p型半導体薄膜(3a)とn型半導体薄膜(3b)は、それぞれ別の反応室でかつ真空中に搬送系を設置し連続的に形成することがより好ましい。
【0070】
工程(c´)
次に、n型半導体薄膜(3b)上に、エッチングマスク用材料を蒸着法やスパッタリング法などにより成膜し、フォトリソグラフィー法を利用してゲートの開口部に対応する形状と大きさとを有するエッチングマスク層7を形成する(図7(c))。
【0071】
工程(d´)
次に、サイドエッチレートの高い条件のRIEによりn型半導体薄膜(3b)及びp型半導体薄膜(3a)を、エミッタ配線層2が露出するまでエッチングしてエミッタ3を形成する(図7(d))。
【0072】
工程(e)
次に、絶縁性基板1のエミッタ配線層2側の表面上に、SiO2等などの絶縁材料とNb等のゲート電極材料とを蒸着法などにより積層することにより、エミッタ配線層2上に絶縁層4とゲート電極5とを形成するとともに、エッチングマスク層7上に絶縁材料層4aとゲート電極材料層5aとを形成する(図7(e))。
【0073】
工程(f)
続いて、緩衝フッ酸溶液を用いて、リフトオフ材としてのエッチングマスク層7をエッチング除去する。その結果、その上に積層されていた絶縁材料層4a及びゲート電極材料層5aからなる積層体は剥落する。これにより、エミッタ3が露出する(図7(f))。
【0074】
工程(g)
更に、必要に応じて、ゲート電極5をフォトリソグラフィー法を用いて所定の形状にパターニングすることにより図7(g)の冷電子放出素子が得られる。
【0075】
以上説明したように、本発明の図3の冷電子放出素子においては、エミッタ材料として金属ではなくp型半導体とn型半導体の積層体を使用する。これにより、エミッタ3内にpn接合を形成することができ、pn接合面に空乏層を生成させ、エミッション電流を制限できるようになる。これによりエミッタ3自体に電流制御機能を付与し、動作電圧を上昇させることなく局所的な大電流を抑えるとともに、個々の素子で制御することで電流変動を最小限に低減できる。更に、半導体薄膜として水素化アモルファスシリコン薄膜を使用することにより、低コストで大面積化の容易なガラス基板を使用することができる。
【0076】
次に、エミッタ材料としてp型半導体(例えば、p型水素化アモルファスシリコン)とn型半導体(例えば、n型水素化アモルファスシリコン)とを使用し、更にそれらから形成されるp型半導体薄膜とn型半導体薄膜との間に真性半導体薄膜を形成した本発明の図4の冷電子放出素子の製造方法を、図8に従って詳細に説明する。この製造方法は、図7の工程(b´)及び(d´)が、それぞれ工程(bb)及び(dd)に代わっている以外は、図7で説明した通りである。
【0077】
工程(a)
まず、絶縁性基板1上にエミッタ配線用金属薄膜を形成した後、フォトリソグラフィー法により所定形状にパターニングし、エミッタ配線層2を形成する(図8(a))。
【0078】
工程(bb)
次に、エミッタ配線層2上に、p型水素化アモルファスシリコン薄膜等からなるp型半導体薄膜(3a)を形成し、続いてその上に、ノンドープの水素化アモルファスシリコン薄膜等からなる真性半導体薄膜(3c)、更に、n型水素化アモルファスシリコン薄膜等からなるn型半導体薄膜(3b)を形成する(図8(b))。
【0079】
p型半導体薄膜(3a)としてのp型水素化アモルファスシリコン薄膜の形成は、図6の工程(b)において説明した通りである。また、n型半導体薄膜(3b)としてのn型水素化アモルファスシリコン薄膜の形成は、図7(b´)において説明した通りである。
【0080】
工程(c´)
次に、n型半導体薄膜(3b)上に、エッチングマスク用材料を蒸着法やスパッタリング法などにより成膜し、フォトリソグラフィー法を利用してゲートの開口部に対応する形状と大きさとを有するエッチングマスク層7を形成する(図8(c))。
【0081】
工程(dd)
次に、サイドエッチレートの高い条件のRIEによりn型半導体薄膜(3b)、真性半導体薄膜(3c)及びp型半導体薄膜(3a)を、エミッタ配線層2が露出するまでエッチングしてエミッタ3を形成する(図8(d))。
【0082】
工程(e)
次に、絶縁性基板1のエミッタ配線層2側の表面上に、SiO2等などの絶縁材料とNb等のゲート電極材料とを蒸着法などにより積層することにより、エミッタ配線層2上に絶縁層4とゲート電極5とを形成するとともに、エッチングマスク層7上に絶縁材料層4aとゲート電極材料層5aとを形成する(図8(e))。
【0083】
工程(f)
続いて、緩衝フッ酸溶液を用いて、リフトオフ材としてのエッチングマスク層7をエッチング除去する。その結果、その上に積層されていた絶縁材料層4a及びゲート電極材料層5aからなる積層体は剥落する。これにより、エミッタ3が露出する(図8(f))。
【0084】
工程(g)
更に、必要に応じて、ゲート電極5をフォトリソグラフィー法を用いて所定の形状にパターニングすることにより図8(g)の冷電子放出素子が得られる。
【0085】
以上説明したように、本発明の図4の冷電子放出素子においては、エミッタ材料として金属ではなくp型半導体とn型半導体とで真性半導体薄膜を挟持した積層体を使用する。これにより、エミッタ3内に、真性半導体薄膜が介在するpn接合を形成することができ、pn接合面に空乏層を生成させ、エミッション電流の制御性がより向上する。これによりエミッタ3自体に電流制御機能を付与し、動作電圧を上昇させることなく局所的な大電流を抑えるとともに、個々の素子で制御することで電流変動を最小限に低減できる。更に、半導体薄膜として水素化アモルファスシリコン薄膜を使用することにより、低コストで大面積化の容易なガラス基板を使用することができる。
【0086】
【実施例】
以下、本発明を実施例により具体的に説明する。
【0087】
実施例1
図1の冷電子放出素子の製造例を図6を参照しながら説明する。
【0088】
工程(a)
まず、ガラス基板1上にエミッタ配線層2の材料としてCrを膜厚約0.1μmでスパッタリング法で成膜した。続いて、フォトリソグラフィー法によりエミッタ配線層2をマトリクス配線形状にパターニングした(図6(a))。
【0089】
工程(b)
次に、エミッタ配線層2上に、PECVD法により、シラン、ジボラン、水素の混合ガス(シランに対するジボランの添加量1%)を反応ガスとして用いて、p型半導体薄膜(3a)としてp型水素化アモルファスシリコン薄膜を0.8μm厚で成膜した(図6(b))。
【0090】
工程(c)
次に、SiO2を反応性の真空蒸着法により0.2μm厚で成膜し、続いて、フォトリソグラフィー法により、エミッタ形成用に直径2μmの円形マスク形状にパターニングすることにより、エッチングマスク層7を形成した(図6(c))。
【0091】
工程(d)
次に、RIE(導入ガス:SF6を60sccm/パワー100W/ガス圧4.5Pa)によりp型半導体薄膜(3a)を2.5分間エッチングすることによりエミッタ3を形成した(図6(d))。
【0092】
工程(e)
次に、絶縁層4として0.6μm厚のシリコン酸化膜(蒸着源:SiO、反応ガス:酸素+約10%オゾン、蒸着真空度:5×10−6Torr)を蒸着し、続いて、その上にゲート電極用材料のNbを0.2μm厚で蒸着した。これにより、エミッタ3の周囲に位置する絶縁層4とゲート電極5とは、エミッタ3に接触することなく、エミッタ3に対してわずかな間隙をもって自己整合的に形成することができた(図6(e))。
【0093】
工程(f)
工程(e)で得られたものを、緩衝フッ酸溶液に室温で2分間浸漬することによりエッチングマスク層7をリフトオフし、その上に積層されていた絶縁材料層4a及びゲート電極材料層5aの積層体が剥落した。これにより、図6(f)の冷電子放出素子が得られた。
【0094】
工程(g)
次に、ゲート電極5のNb膜をフォトリソグラフィー法によりマトリクス配線形状にパターニングすることにより図6(g)に示すような冷電子放出素子を得た。
【0095】
上述の冷電子放出素子を100個集積したアレイを試作し以下のように試験し、評価した。即ち、各素子のエミッタ電極−ゲート電極間の距離を約0.8μmとした構造の素子に対し、蛍光体を塗布した透明電極(アノード)を有するガラス板部材を距離30mmで対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、良好にかつ安定に冷電子を放出することができた。
【0096】
実施例2
図3の冷電子放出素子の製造例を図7を参照しながら説明する。
【0097】
工程(a)
まず、ガラス基板1上にエミッタ配線層2の材料としてCrを膜厚約0.1μmでスパッタ成膜した。続いて、フォトリソグラフィー法によりエミッタ配線層2をマトリクス配線形状にパターニングした(図7(a))。
【0098】
工程(b´)
次に、エミッタ配線層2上に、PECVD法により、シラン、ジボラン、水素の混合ガス(シランに対するジボランの添加量1%)を反応ガスとして用いて、p型半導体薄膜(3a)としてp型水素化アモルファスシリコン薄膜を0.5μmで形成した後、別の反応室へ大気にさらすことなく移動し、同様のPECVD法により、シラン、フォスフィン、水素の混合ガス(シランに対するフォスフィンの添加量0.3%)を反応ガスとして用いて、n型半導体薄膜3bとしてn型水素化アモルファスシリコン薄膜層を0.3μmで形成した(図7(b))。
【0099】
工程(c´)
次に、SiO2を反応性の真空蒸着法により0.2μm厚で成膜し、続いて、フォトリソグラフィー法により、エミッタ形成用に直径2μmの円形マスク形状にパターニングすることにより、エッチングマスク層7を形成した(図7(c))。
【0100】
工程(d´)
次に、RIE(導入ガス:SF6を60sccm/パワー100W/ガス圧4.5Pa)によりn半導体薄膜(3b)とp型半導体薄膜(3a)とを2.5分間エッチングすることによりエミッタ3を形成した(図7(d))。
【0101】
工程(e)
次に、絶縁層4として0.6μm厚のシリコン酸化膜(蒸着源:SiO、反応ガス:酸素+約10%オゾン、蒸着真空度:5×10−6Torr)を蒸着し、続いて、その上にゲート電極用材料のNbを0.2μm厚で蒸着した。これにより、エミッタ3の周囲に位置する絶縁層4とゲート電極5とは、エミッタ3に接触することなく、エミッタ3に対してわずかな間隙をもって自己整合的に形成することができた(図7(e))。
【0102】
工程(f)
工程(e)で得られたものを、緩衝フッ酸溶液に室温で2分間浸漬することによりエッチングマスク層7をリフトオフし、その上に積層されていた絶縁材料層4a及びゲート電極材料層5aの積層体が剥落した。これにより、図7(f)の冷電子放出素子が得られた。
【0103】
工程(g)
次に、ゲート電極5のNb膜をフォトリソグラフィー法によりマトリクス配線形状にパターニングすることにより図7(g)に示すような冷電子放出素子を得た。
【0104】
上述の冷電子放出素子を100個集積したアレイを試作し以下のように試験し、評価した。即ち、各素子のエミッタ電極−ゲート電極間の距離を約0.8μmとした構造の素子に対し、蛍光体を塗布した透明電極(アノード)を有するガラス板部材を距離30mmで対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、良好にかつ安定に冷電子を放出することができた。
【0105】
実施例3
図4の冷電子放出素子の製造例を図8を参照しながら説明する。
【0106】
工程(a)
まず、ガラス基板1上にエミッタ配線層2の材料としてCrを膜厚約0.1μmでスパッタ成膜した。続いて、フォトリソグラフィー法によりエミッタ配線層2をマトリクス配線形状にパターニングした(図8(a))。
【0107】
工程(bb)
次に、エミッタ配線層2上に、PECVD法により、シラン、ジボラン、水素の混合ガス(シランに対するジボランの添加量1%)を反応ガスとして用いて、p型半導体薄膜(3a)としてp型水素化アモルファスシリコン薄膜を0.1μで形成した後、別の反応室へ大気にさらすことなく移動し、同様のPECVD法により、シラン、水素の混合ガスを反応ガスとして用いて、真性半導体薄膜(3c)として真性水素化アモルファスシリコン薄膜層を0.5μmで形成した後、同様のPECVD法により、シラン、フォスフィン、水素の混合ガス(シランに対するフォスフィンの添加量0.3%)を反応ガスとして用いて、n型半導体薄膜(3b)としてn型水素化アモルファスシリコン薄膜層を0.15μmで形成した(図8(b))。
【0108】
工程(c´)
次に、SiO2を反応性の真空蒸着法により0.2μm厚で成膜し、続いて、フォトリソグラフィー法により、エミッタ形成用に直径1.2μmの円形マスク形状
にパターニングすることにより、エッチングマスク層7を形成した(図8(c))。
【0109】
工程(dd)
次に、RIE(導入ガス:SF6を60sccm/パワー100W/ガス圧4.5Pa)により、n型半導体薄膜(3b)と真性半導体薄膜(3c)とp型半導体薄膜(3a)とを2.5分間エッチングすることによエミッタ3を形成した(図8(d))。
【0110】
工程(e)
次に、絶縁層4として0.6μm厚のシリコン酸化膜(蒸着源:SiO、反応ガス:酸素+約10%オゾン、蒸着真空度:5×10−6Torr)を蒸着し、続いて、その上にゲート電極用材料のNbを0.2μm厚で蒸着した。これにより、エミッタ3の周囲に位置する絶縁層4とゲート電極5とは、エミッタ3に接触することなく、エミッタ3に対してわずかな間隙をもって自己整合的に形成することができた(図8(e))。
【0111】
工程(f)
工程(e)で得られたものを、緩衝フッ酸溶液に室温で2分間浸漬することによりエッチングマスク層7をリフトオフし、その上に積層されていた絶縁材料層4a及びゲート電極材料層5aの積層体が剥落した。これにより、図8(f)の冷電子放出素子が得られた。
【0112】
工程(g)
次に、ゲート電極5のNb膜をフォトリソグラフィー法によりマトリクス配線形状にパターニングすることにより図8(g)に示すような冷電子放出素子を得た。
【0113】
上述の冷電子放出素子を100個集積したアレイを試作し以下のように試験し、評価した。即ち、各素子のエミッタ電極−ゲート電極間の距離を約0.5μmとした構造の素子に対し、蛍光体を塗布した透明電極(アノード)を有するガラス板部材を距離30mmで対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、良好にかつ安定に冷電子を放出することができた。
【0114】
実施例4
真性半導体薄膜として、n型水素化アモルファスシリコン薄膜層を使用した図4の冷電子放出素子の製造例を図8を参照しながら説明する。
【0115】
工程(a)
まず、ガラス基板1上にエミッタ配線層2の材料としてCrを膜厚約0.1μmでスパッタ成膜した。続いて、フォトリソグラフィー法によりエミッタ配線層2をマトリクス配線形状にパターニングした(図8(a))。
【0116】
工程(bb)
次に、エミッタ配線層2上に、PECVD法により、シラン、ジボラン、水素の混合ガス(シランに対するジボランの添加量1%)を反応ガスとして用いて、p型半導体薄膜(3a)としてp型水素化アモルファスシリコン薄膜を0.1μで形成した後、別の反応室へ大気にさらすことなく移動し、同様のPECVD法により、シラン、水素の混合ガスを反応ガスとして用いて、真性半導体薄膜(3c)としてn型水素化アモルファスシリコン薄膜層を0.2μmで形成した後、同様のPECVD法により、シラン、フォスフィン、水素の混合ガス(シランに対するフォスフィンの添加量0.3%)を反応ガスとして用いて、n型半導体薄膜(3b)としてn型水素化アモルファスシリコン薄膜層を0.45μmで形成した(図8(b))。
【0117】
工程(c´)
次に、SiO2を反応性の真空蒸着法により0.2μm厚で成膜し、続いて、フォトリソグラフィー法により、エミッタ形成用に直径1.2μmの円形マスク形状にパターニングすることにより、エッチングマスク層7を形成した(図8(c))。
【0118】
工程(dd)
次に、RIE(導入ガス:SF6を60sccm/パワー100W/ガス圧4.5Pa)により、n型半導体薄膜(3b)と真性半導体薄膜(3c)とp型半導体薄膜(3a)とを2.5分間エッチングすることによエミッタ3を形成した(図8(d))。
【0119】
工程(e)
次に、絶縁層4として0.6μm厚のシリコン酸化膜(蒸着源:SiO、反応ガス:酸素+約10%オゾン、蒸着真空度:5×10−6Torr)を蒸着し、続いて、その上にゲート電極用材料のNbを0.2μm厚で蒸着した。これにより、エミッタ3の周囲に位置する絶縁層4とゲート電極5とは、エミッタ3に接触することなく、エミッタ3に対してわずかな間隙をもって自己整合的に形成することができた(図8(e))。
【0120】
工程(f)
工程(e)で得られたものを、緩衝フッ酸溶液に室温で2分間浸漬することによりエッチングマスク層7をリフトオフし、その上に積層されていた絶縁材料層4a及びゲート電極材料層5aの積層体が剥落した。これにより、図8(f)の冷電子放出素子が得られた。
【0121】
工程(g)
次に、ゲート電極5のNb膜をフォトリソグラフィー法によりマトリクス配線形状にパターニングすることにより図8(g)に示すような冷電子放出素子を得た。
【0122】
上述の冷電子放出素子を100個集積したアレイを試作し以下のように試験し、評価した。即ち、各素子のエミッタ電極−ゲート電極間の距離を約0.5μmとした構造の素子に対し、蛍光体を塗布した透明電極(アノード)を有するガラス板部材を距離30mmで対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、良好にかつ安定に冷電子を放出することができた。
【0123】
なお、以上の実施例3及び4を作製した冷電子放出素子のエミッタを構成する水素化アモルファスシリコンからなる積層膜において、実際の素子で使用される逆バイアス時の電流電圧特性はそれぞれ異なり、真性半導体薄膜層が薄い実施例3における積層膜では大きく、実施例4の積層膜では小さい。従って、この真性半導体薄膜層の厚みをコントロールすることにより、エミッション電流の飽和領域における電流値を制御することが可能となる。
【0124】
【発明の効果】
本発明の冷電子放出素子によれば、動作電圧を上昇させることなく局所的な大電流を抑えるとともに、個々の素子で制御することで電流変動を最小限に低減でき、さらには半導体薄膜として水素化アモルファスシリコン薄膜を使用することにより、低コストで大面積化の容易なガラス基板を使用することができるようになる。
【0125】
従って、低電圧で動作可能な、かつ電流安定性の高い冷電子放出素子を得ることができる。更に、フラットパネルディスプレイに応用した場合にも、大画面で高画質の画像が、低消費電力で得ることが可能となる。
【図面の簡単な説明】
【図1】本発明の冷電子放出素子の一態様の概略の断面斜視図である。
【図2】本発明の冷電子放出素子の他の態様の概略の断面斜視図である。
【図3】本発明の冷電子放出素子の別の態様の概略の断面斜視図である。
【図4】本発明の冷電子放出素子の更に別の態様の概略の断面斜視図である。
【図5】本発明の冷電子放出素子の更に別の態様の概略の断面斜視図である。
【図6】図1の冷電子放出素子の概略の製造工程図(同図(a)〜(g))である。
【図7】図3の冷電子放出素子の概略の製造工程図(同図(a)〜(g))である。
【図8】図4の冷電子放出素子の概略の製造工程図(同図(a)〜(g))である。
【図9】図1の冷電子放出素子のエネルギーダイヤグラム(同図(a))と図3の冷電子放出素子のエネルギーダイヤグラム(同図(b))である。
【図10】従来の冷電子放出素子の概略の断面斜視図である。
【図11】従来の冷電子放出素子の概略の製造工程図(同図(a)〜(d))である。
【図12】従来の別の冷電子放出素子の概略の断面斜視図である。
【符号の説明】
1 絶縁性基板
2 エミッタ配線層
3 エミッタ
3a p型半導体薄膜
3a´ p型半導体部
3b n型半導体薄膜
3b´ n型半導体部
3c 真性半導体薄膜
4 絶縁層
5 ゲート電極
6 オーミック層
7 エッチングマスク層
91 絶縁性基板
92 導電層
93 絶縁層
94 ゲート電極
95 リフトオフ材
96 エミッタ
101 絶縁性基板
102 導電層
103 抵抗層
104 絶縁層
105 ゲート電極
106 エミッタ
A 開口部
P p型半導体
V 真空
e 電子
h 正孔
L 空乏層
Claims (17)
- 絶縁性基板上に、エミッタ配線層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成されてなる電界放射型の冷電子放出素子において、エミッタがp型水素化アモルファスシリコンから構成され、エミッタ配線層とエミッタとの間に、n型水素化アモルファスシリコン薄膜からなるオーミック層が形成されていることを特徴とする冷電子放出素子。
- p型水素化アモルファスシリコンが、ドーパントとしてボロンを100ppm〜10%のドープ量でドープされた水素化アモルファスシリコンである請求項1記載の冷電子放出素子。
- p型水素化アモルファスシリコンからなるエミッタの高さが0.3μm〜2μmである請求項1記載の冷電子放出素子。
- 絶縁性基板上に、エミッタ配線層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成されてなる電界放射型の冷電子放出素子において、エミッタがp型水素化アモルファスシリコンとその上に更に形成されたn型水素化アモルファスシリコンとからなる積層体から構成されていることを特徴とする冷電子放出素子。
- p型水素化アモルファスシリコンが、ドーパントとしてボロンを100ppm〜10%のドープ量でドープされた水素化アモルファスシリコンであり、n型水素化アモルファスシリコンが、ドーパントとしてリンを10ppm〜10%のドープ量でドープされた水素化アモルファスシリコンである請求項4記載の冷電子放出素子。
- p型水素化アモルファスシリコンの厚みが0.1μm〜1μmであり、n型水素化アモルファスシリコンの厚みが0.1μm〜1μmである請求項4記載の冷電子放出素子。
- エミッタを構成するp型水素化アモルファスシリコンとn型水素化アモルファスシリコンとの間に、真性半導体薄膜が形成されている請求項4記載の冷電子放出素子。
- 真性半導体薄膜がノンドープの水素化アモルファスシリコン薄膜である請求項7記載の冷電子放出素子。
- 真性半導体薄膜の厚みが0.1μm〜1μmである請求項8記載の冷電子放出素子。
- エミッタ配線層とエミッタとの間に、n型水素化アモルファスシリコン薄膜からなるオーミック層が形成されている請求項4〜9のいずれかに記載の冷電子放出素子。
- 絶縁性基板としてガラス基板を使用する請求項1〜10のいずれかに記載の冷電子放出素子。
- エミッタの形状が円錐、円柱、円錐台又は多角錐台のいずれかである請求項1〜11のいずれかに記載の冷電子放出素子。
- 絶縁性基板上に、エミッタ配線層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成され、そしてエミッタがp型水素化アモルファスシリコン薄膜とその上に更に形成されたn型水素化アモルファスシリコン薄膜とからなる積層体から構成されている冷電子放出素子の製造方法において:
(a) 絶縁性基板上にエミッタ配線形成用金属薄膜を形成し、パターニングすることによりエミッタ配線層を形成する工程;
(b) エミッタ配線層上にシラン又はジシランのいずれかとジボランとから成る混合ガスを反応ガスとして用いてプラズマエンハンスドCVD法でp型水素化アモルファスシリコン薄膜を形成し、更にその上にシラン又はジシランのいずれかとフォスフィンとか ら成る混合ガスを反応ガスとして用いてプラズマエンハンスドCVD法でn型水素化アモルファスシリコン薄膜を形成することにより、p型水素化アモルファスシリコン薄膜とn型水素化アモルファスシリコン薄膜とからなる積層体を形成する工程;
(c) 該積層体のn型水素化アモルファスシリコン薄膜上にエッチングマスク材料を成膜し、フォトリソグラフィー法によりゲートの開口部に対応する形状と大きさとを有するエッチングマスク層を形成する工程;
(d) 反応性イオンエッチングにより、p型水素化アモルファスシリコン薄膜とn型水素化アモルファスシリコン薄膜とからなる該積層体の不要部分をエッチングしてエミッタを形成する工程;
(e) 絶縁性基板のエミッタ配線層側の表面上に、絶縁材料とゲート電極材料とを順次積層することにより、エミッタ配線層上に絶縁層とゲート電極とを形成するとともに、エッチングマスク層上に絶縁材料層とゲート電極材料層とを形成する工程;及び
(f) エミッタ上のエッチングマスク層、絶縁材料層及びゲート電極材料層をリフトオフさせる工程
を含んでなることを特徴とする製造方法。 - 工程(b)のp型水素化アモルファスシリコン薄膜形成において、シラン又はジシランのいずれかに対するジボランのガス流量比が100ppm〜10%である請求項13記載の製造方法。
- 工程(b)のn型水素化アモルファスシリコン薄膜形成において、シラン又はジシランのいずれかに対するフォスフィンのガス流量比が10ppm〜10%である請求項13記載の製造方法。
- 工程(b)及び(d)が、以下の工程(bb)及び(dd)
(bb) エミッタ配線層上にシラン又はジシランのいずれかとジボランとから成る混合ガスを反応ガスとして用いてプラズマエンハンスドCVD法でp型水素化アモルファスシリコン薄膜を形成し、更にその上に真性半導体薄膜を形成し、更にその上にシラン又はジシランのいずれかとフォスフィンとから成る混合ガスを反応ガスとして用いてプラズマエンハンスドCVD法でn型水素化アモルファスシリコン薄膜を形成することにより、p型水素化アモルファスシリコン薄膜と真性半導体薄膜とn型水素化アモルファスシリコン薄膜とからなる積層体を形成する工程;
(dd) 反応性イオンエッチングにより、p型水素化アモルファスシリコン薄膜と真性半導体薄膜とn型水素化アモルファスシリコン薄膜とからなる積層体の不要部分をエッチングしてエミッタを形成する工程
からなる請求項13〜15のいずれかに記載の製造方法。 - 工程(bb)において、真性半導体薄膜が、シラン又はジシランのいずれかを反応ガスとして用いてプラズマエンハンスドCVD法で形成される水素化アモルファスシリコン真性半導体薄膜である請求項16記載の製造方法。
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