JPH11167858A - 冷電子放出素子及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 動作電圧を上昇させることなく局所的な大電
流を抑えるとともに電流変動を最小限に低減でき、且つ
低コスト化大面積化の容易なガラス基板上に形成でき
る、電界放射型の電子放出素子を提供することを目的と
する。 【解決手段】 絶縁性基板１上に第１の導電層２、絶縁
層５及びゲート電極７が順次積層され、該ゲート電極７
と絶縁層５とには開口部Ｂが設けられ、その開口部Ｂ内
にエミッタ８が該ゲート電極７に接触しないように形成
されてなる電界放射型の冷電子放出素子において： エ
ミッタ８を金属または金属酸化物もしくは金属窒化物か
ら構成し； 第２の導電層３を、第１の導電層２と互い
に直接接触しないように絶縁性基板１上に設け； 非単
結晶シリコンからなる半導体薄膜層４を、少なくとも第
１の導電層２と第２の導電層３との間の絶縁性基板１上
に設け； そして、第３の導電層６を第１の導電層２及
び第２の導電層３と互いに接触しないようにゲート絶縁
層５′を介して半導体薄膜層４の上又は下に設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強電界によって冷
電子を放出する電界放射型の冷電子放出素子及びその製
造方法に関する。より詳しくは、光プリンタ、電子顕微
鏡、電子ビーム露光装置などの電子発生源や電子銃とし
て、あるいは照明ランプの超小型照明源として、特に、
平面ディスプレイを構成するアレイ状のＦＥＡ(Field E
mitter Array）の電子発生源として有用な冷電子放出素
子及びその製造方法に関する。

【０００２】

【従来の技術】従来、電子ディスプレイデバイスとして
陰極線管が広く用いられているが、陰極線管は、電子銃
のカソードから熱電子を放出させるためにエネルギー消
費量が大きく、また、構造的に大きな容積を必要とする
などの問題があった。

【０００３】このため、熱電子ではなく冷電子を利用で
きるようにして、全体としてエネルギー消費量を低減さ
せ、しかも、デバイス自体を小形化した平面型のディス
プレイが求められ、更に、近年では、そのような平面型
ディスプレイに高速応答性と高解像度とを実現すること
も強く求められている。

【０００４】このような冷電子を利用する平面型ディス
プレイの構造としては、高真空の平板セル中に、微小な
電子放出素子をアレイ状に配したものが有望視されてい
る。そして、そのために使用する電子放出素子として、
電界放射現象を利用した電界放射型の冷電子放出素子が
注目されている。この電界放射型の冷電子放出素子は、
物質に印加する電界の強度を上げると、その強度に応じ
て物質表面のエネルギー障壁の幅が次第に狭まり、電界
強度が１０⁷Ｖ／ｃｍ以上の強電界となると、物質中の
電子がトンネル効果によりそのエネルギー障壁を突破で
きるようになり、そのため物質から電子が放出されると
いう現象を利用している。この場合、電場がポアッソン
の方程式に従うために、電子を放出する部材（エミッ
タ）に電界が集中する部分を形成すると、比較的低い引
き出し電圧で効率的に冷電子の放出を行うことができ
る。

【０００５】このような電界放射型の冷電子放出素子の
一般的なものとしては、図６に示すように、先端が尖っ
た円錐形の冷電子放出素子を例示することができる。こ
の素子においては、絶縁性基板６１上に導電層６２、絶
縁層６３及びゲート電極６４が順次積層されており、そ
の絶縁層６３及びゲート電極６４には、導電層６２に達
する開口部Ｂが形成されている。そして、その開口部Ｂ
内の導電層６２上には、ゲート電極６４に接触しないよ
うに、点状突起を有する円錐形状のエミッタ６５が形成
されている。

【０００６】このような円錐形エミッタでは、スピント
型エミッタが広く知られている。

【０００７】スピント型エミッタを備えた冷電子放出素
子の製造例を、図７（ａ）〜（ｄ）を参照しながら説明
する。

【０００８】まず、図７（ａ）に示すように、予め導電
層７２が形成された絶縁性基板７１上に、絶縁層７３及
びゲート電極７４をスパッタ法又は真空蒸着法等により
順次成膜する。続いて、フォトリソグラフィー法と反応
性イオンエッチング法（ＲＩＥ）とを利用して絶縁層７
３及びゲート電極７４の一部を、導電層７２が露出する
まで円形の孔（ゲート孔）が開口するようにエッチング
する。

【０００９】次に、図７（ｂ）に示すように、斜方蒸着
によりリフトオフ材７５をゲート電極７４の上面と側面
にのみ形成する。リフトオフ材７５の材料としては、Ａ
ｌ、ＭｇＯ等が多く使用されている。

【００１０】続いて、図７（ｃ）に示すように、導電層
７２上に、その垂直な方向から通常の異方性蒸着によ
り、エミッタ７６用の金属材料を蒸着する。このとき、
蒸着の進行につれて、ゲート孔の開口径が狭まると同時
に導電層７２上に円錐形のエミッタ７６が自己整合的に
形成される。蒸着は、最終的にゲート孔が閉じるまで行
なう。エミッタの材料としては、Ｍｏ、Ｎｉ等を使用す
ることができる。

【００１１】最後に、図７（ｄ）に示すように、リフト
オフ材７５をエッチングにより剥離し、必要に応じてゲ
ート電極７４をパターニングする。これによりスピント
型エミッタを備えた冷電子放出素子が得られる。

【００１２】このようなスピント型エミッタを備えた冷
電子放出素子は、異方性蒸着法により自己整合的に円錐
形状のエミッタを簡便に形成でき、更にエミッタ材料が
広範囲に選定できるという利点を有している。

【００１３】ところで、スピント型エミッタに代表され
る、微細加工技術を利用した冷電子放出素子を特に平面
ディスプレイ等に適用する場合、エミッタからのエミッ
ション電流の変動が小さいことが、高品位の画質を得る
には必要不可欠である。

【００１４】エミッション電流の変動は、エミッタを集
積化することで、ある程度低減することが可能である。
これは、集積化により個々のエミッタにおけるエミッシ
ョン特性のばらつきの影響が低減されるためである。し
かしながら、この方法では各エミッタからのエミッショ
ン電流を見かけ上平均化するにすぎないため、局所的に
現れる異常に大きなエミッション電流を抑制することは
不可能である。

【００１５】このようなエミッション電流の変動を低減
する手段として、米国特許第３７８９４７１号明細書で
は、スピント型エミッタにおいて、導電層とエミッタの
間に抵抗層を設ける技術が示されている。

【００１６】このような抵抗層を具備した冷電子放出素
子の構成例を、図８を参照しながら説明する。

【００１７】絶縁性基板８１上に導電層８２、抵抗層８
３、絶縁層８４及びゲート電極８５が順次積層されてお
り、その絶縁層８４及びゲート電極８５には、抵抗層８
３に達する開口部Ｂが形成されている。そして、その開
口部Ｂ内の抵抗層８３上には、ゲート電極８５に接触し
ないように、円錐形状のエミッタ８６が形成されてい
る。

【００１８】この場合、抵抗層８３は導電層８２とエミ
ッタ８６間に電気的に直列に挿入されている。この抵抗
層８３により、素子間の電流を均一化する作用が得ら
れ、さらに素子破壊につながる大電流を低減するととも
に、エミッション電流の変動も抵抗層８３の抵抗値に比
例して減少させることが可能となる。抵抗層８３の比抵
抗は１０²から１０⁶Ω・ｃｍが適当とされている。

【００１９】一方、半導体集積回路製造技術を応用した
シリコンエミッタもまた広く知られている(Tech.Dig.IV
MC.,p26(1991))。

【００２０】シリコンエミッタを備えた冷電子放出素子
の製造例を、図９（ａ）〜（ｅ）を参照しながら説明す
る。

【００２１】まず、図９（ａ）に示すように、単結晶シ
リコン基板９１を熱酸化して表面に酸化シリコン層を形
成し、その酸化シリコン層をフォトリソグラフィー法を
利用して円形にパターニングすることにより、円形のエ
ッチングマスク用酸化シリコン層９２を形成する。この
酸化シリコン層９２は後述するようにリフトオフ材とし
ても機能する。なお、酸化シリコン層９２の径は、ほぼ
ゲート径に相当する。

【００２２】次に、図９（ｂ）に示すように、サイドエ
ッチレートの高い条件の反応性イオンエッチング法（Ｒ
ＩＥ）によりシリコン基板９１をエッチングし、エミッ
タ９３を形成する。

【００２３】続いて、図９（ｃ）に示すように、熱酸化
によりシリコン基板９１及びエミッタ９３の表面にエミ
ッタ先端先鋭化用酸化シリコン層９４を形成する。この
酸化シリコン層９４の形成時に発生する応力により、酸
化シリコン層９４の内側のエミッタ９３の先端が容易に
尖鋭化される。

【００２４】そして、図９（ｄ）に示すように、異方性
蒸着法により絶縁層９５、ゲート電極９６を積層する。

【００２５】最後に、図９（ｅ）に示すように、リフト
オフ材としても機能するエッチングマスク用酸化シリコ
ン層９２をエッチングによりリフトオフし、更に、エミ
ッタ９３の表面の酸化シリコン層９４をエッチング除去
する。そして必要に応じてゲート電極９６をパターニン
グする。これによりシリコンエミッタを備えた冷電子放
出素子が得られる。

【００２６】さらに最近、シリコンエミッタにおいて、
シリコンの半導体としての性質を利用して高度な電流制
御が可能であることが示されている（Jpn.J.Appl.Phy
s.,vol.35,p6637(1996))。このような電流制御機能を搭
載したシリコンエミッタはＭＯＳＦＥＴ構造エミッタと
称される。このＭＯＳＦＥＴ構造エミッタを備えた冷電
子放出素子の構成を図１０を参照しながら説明する。

【００２７】ｐ型シリコン基板１０１の同一平面上に、
ｎ型シリコンからなる円錐形のエミッタ１０２とｎ型シ
リコン層１０３を介してエミッタ配線層１０４が設けら
れ、エミッタ１０２とエミッタ配線層１０４の間に絶縁
層１０５を介してゲート電極１０６が設置されている。
即ち、このエミッタではＭＯＳＦＥＴ（metal-oxide-se
miconductor field-effect-transistor）構造を冷電子
放出素子に内蔵した構造をもち、冷電子放出素子のエミ
ッタ配線層１０４がＭＯＳＦＥＴのソース、エミッタ１
０２がドレイン、ゲート電極１０６がゲート、絶縁層１
０５がゲート絶縁層としてそれぞれ機能する。

【００２８】ＭＯＳＦＥＴ構造エミッタを備えた冷電子
放出素子の製造例を、図１１（ａ）〜（ｇ）を参照しな
がら説明する。

【００２９】まず、図１１（ａ）に示すように、単結晶
のｐ型シリコン基板１１１を熱酸化して表面に酸化シリ
コン層１１２を形成し、その酸化シリコン層１１２をフ
ォトリソグラフィー法を利用して円形にパターニングす
ることにより、円形のエッチングマスク用酸化シリコン
層１１２を形成する。この酸化シリコン層１１２は後述
するようにリフトオフ材としても機能する。なお、酸化
シリコン層１１２の径は、ほぼゲート径に相当する。

【００３０】次に、図１１（ｂ）に示すように、サイド
エッチレートの高い条件の反応性イオンエッチング法
（ＲＩＥ）によりｐ型シリコン基板１１１をエッチング
し、エミッタ１１３を形成する。

【００３１】続いて、図１１（ｃ）に示すように、熱酸
化によりｐ型シリコン基板１１１及びエミッタ１１３の
表面にエミッタ先端先鋭化用ならびに絶縁層用酸化シリ
コン層１１４を形成する。この酸化シリコン層１１４の
形成時に発生する応力により、酸化シリコン層１１４の
内側のエミッタ１１３の先端が容易に尖鋭化される。

【００３２】そして、図１１（ｄ）に示すように、ゲー
ト電極１１５材料を成膜し、そのゲート電極１１６材料
をフォトリソグラフィー法を利用して、エミッタ配線用
の円形孔パターンを形成する。

【００３３】次に、図１１（ｅ）に示すように、リフト
オフ材としても機能するエッチングマスク用酸化シリコ
ン層１１２をエッチングによりリフトオフし、更に、エ
ミッタ１１３の表面の酸化シリコン層１１４をエッチン
グ除去するとともにエミッタ配線孔Ｃを形成する。

【００３４】続いて、図１１（ｆ）に示すように、リン
をイオン注入した後拡散アニールを施し、エミッタ１１
３をｎ型化するとともに、エミッタ配線孔Ｃの底部にｎ
型シリコン層１１６を生成する。

【００３５】最後に、図１１（ｇ）に示すように、エミ
ッタ配線用及びゲート配線用電極材料としてアルミニウ
ム等の金属薄膜１１７を成膜した後、必要に応じてゲー
ト電極１１５をパターニングする。これによりＭＯＳＦ
ＥＴ構造エミッタを備えた冷電子放出素子が得られる。

【００３６】このようなＭＯＳＦＥＴ構造を有したシリ
コンエミッタからなる冷電子放出素子では、従来のシリ
コンエミッタとほぼ同様の作製工程で容易に作製できる
にも関わらず、ＭＯＳトランジスタを素子に内蔵するこ
とにより、トランジスタ制御された非常に安定したエミ
ッション電流が得られ、且つ局所的な大電流の発生をな
くすることができるため素子破壊も原理的に起こり得な
いという、大きな特徴を有する。

【００３７】

【発明が解決しようとする課題】しかしながら、電流安
定化のために抵抗層を施した冷電子放出素子において
は、局所的な大電流に対して十分な電流低減特性を得る
ためには、より大きな抵抗を与える必要が生じるととも
に、電流変動も個々の素子の特性に対して相対的に低減
できるに止まること、さらには原理的に動作電圧の上昇
が避けられないという問題があった。

【００３８】一方、電流制御機能を搭載したＭＯＳＦＥ
Ｔ構造を有したシリコンエミッタでは、トランジスタ制
御による非常に高いレベルでの安定な電流が得られる
が、単結晶シリコン基板を必要とすることから、低コス
ト化及び大面積化が困難であるという問題があった。

【００３９】また、従来技術による冷電子放出素子にお
いては、素子の駆動電圧はゲート電極にかける冷電子の
引き出し電圧（動作電圧）となるため、通常数十ボルト
以上の高電圧が必要となり、低コストのＩＣ回路が使用
できないため、駆動回路が高価になるという問題があっ
た。

【００４０】本発明は、以上の従来技術の課題を解決し
ようとするものであり、半導体薄膜を用いて素子自体に
電流制御機能を搭載することで、動作電圧を上昇させる
ことなく局所的な大電流を抑えるとともに電流変動を最
小限に低減でき、且つガラス基板等を用いることで低コ
スト化及び大面積化を容易とした、さらにはスイッチン
グ用電極をゲート電極とは別に設けることで駆動電圧を
低下させ回路コストを低減できる、電界放射型の冷電子
放出素子及びその製造方法を提供することを目的とす
る。

【００４１】

【課題を解決するための手段】本発明者は、絶縁性基板
上に第１の導電層（ドレイン）と第２の導電層（ソー
ス）を設け、少なくともそれらの導電層の間隙の絶縁性
基板上に非単結晶シリコンからなる半導体薄膜層と第３
の導電層（ゲート）とをゲート絶縁層を介して積層して
設けることにより薄膜トランジスタ（ＴＦＴ）構造を実
現し、更に第１の導電層（ドレイン）上には、金属、金
属酸化物又は金属窒化物からなるエミッタを形成するこ
とにより、単結晶シリコン基板を使用することなく、容
易に薄膜トランジスタを冷電子放出素子の中のエミッタ
近傍に作り込むことができる。それにより電流を安定化
でき且つ薄膜トランジスタのゲート電極を素子のスイッ
チング電極として用いることで駆動電圧が低減できるこ
とを見出し、本発明を完成させるに至った。

【００４２】即ち、本発明は、絶縁性基板上に第１の導
電層、絶縁層及びゲート電極が順次積層され、該ゲート
電極と絶縁層とには開口部が設けられ、その開口部内に
エミッタが該ゲート電極に接触しないように形成されて
なる電界放射型の冷電子放出素子において、エミッタが
金属または金属酸化物もしくは金属窒化物からなり、第
２の導電層が、第１の導電層と互いに直接接触しないよ
うに絶縁性基板上に設けられており、非単結晶シリコン
からなる半導体薄膜層が、少なくとも第１の導電層と第
２の導電層との間の絶縁性基板上に設けられており、そ
して第３の導電層が第１の導電層及び第２の導電層と互
いに接触しないようにゲート絶縁層を介して半導体薄膜
層の上又は下に設けられていることを特徴とする冷電子
放出素子を提供する。

【００４３】また、本発明は、第３の導電層がゲート絶
縁層を介して半導体薄膜の上に設けられている上述の冷
電子放出素子の製造方法であって： （ａ） 絶縁性基板上に金属薄膜層を成膜後、該金属薄
膜層をフォトリソグラフィー法によりパターニングして
第１の導電層と第２の導電層とを、互いに直接接触しな
いように同時に形成し、続いて、半導体薄膜層、絶縁材
料、ゲート電極材料を順次成膜する工程； （ｂ） フォトリソグラフィー法によりゲート電極の開
口径に対応した形状に孔を、第１の導電層が露出するま
でゲート電極材料、絶縁材料及び半導体薄膜層に形成す
る工程； （ｃ） 絶縁性基板に対して斜め蒸着することにより、
実質的にゲート電極材料上のみに剥離層を形成した後、
絶縁性基板に対して垂直方向の異方性蒸着法により、第
１の導電層上及び剥離層上にエミッタ材料を成膜するこ
とにより自己整合的にエミッタを形成する工程； （ｄ） 剥離層を剥離すると同時に、剥離層上のエミッ
タ材料を剥落させ絶縁層とゲート電極とを形成する工
程； 及び （ｅ） ゲート電極層及び絶縁層をフォトリソグラフィ
ー法によりパターニングしてゲート絶縁層を形成し、続
いて、第３の導電層をリフトオフ法により形成する工程
を含んでなることを特徴とする製造方法を提供する。

【００４４】また、本発明は、第３の導電層がゲート絶
縁層を介して半導体薄膜層の上に設けられている上述の
冷電子放出素子の別の製造方法であって： （ａ′） 絶縁性基板上に金属薄膜層を成膜後、該金属
薄膜層をフォトリソグラフィー法によりパターニングし
て第１の導電層と第２の導電層とを、互いに直接接触し
ないように同時に形成し、続いて、半導体薄膜層、ゲー
ト絶縁材料、第３の導電材料を順次成膜し、フォトリソ
グラフィー法によりパターニングして第３の導電層を形
成する工程； （ｂ′） 絶縁材料、ゲート電極材料を順次成膜した
後、ゲート電極の開口径に対応する形状の孔を、第１の
導電層が露出するまでゲート電極材料、絶縁材料、ゲー
ト絶縁材料及び半導体薄膜層に形成する工程； （ｃ′） 絶縁性基板に対して斜め蒸着することによ
り、実質的にゲート電極材料上にのみに剥離層を形成し
た後、絶縁性基板に対して垂直方向の異方性蒸着法によ
り、第１の導電層上及び剥離層上にエミッタ材料を成膜
することにより、自己整合的にエミッタを形成する工
程； （ｄ′） 剥離層を剥離すると同時に、剥離層上のエミ
ッタ材料を剥落させ、絶縁層とゲート電極とを形成する
工程； 及び （ｅ′） ゲート電極材料及び絶縁材料層をフォトリソ
グラフィー法によりパターニングしてゲート電極を形成
する工程を含んでなることを特徴とする製造方法を提供
する。

【００４５】また、本発明は、第３の導電層がゲート絶
縁層を介して半導体薄膜の下に設けられている上述の冷
電子放出素子の別の製造方法であって： （ｆ） 絶縁性基板上に金属薄膜層を成膜後、該金属薄
膜層をフォトリソグラフィー法によりパターニングして
第３の導電層を形成し、続いて、ゲート絶縁層、半導体
薄膜材料層、金属薄膜層を順次成膜する工程； （ｇ） 該金属薄膜層をフォトリソグラフィー法により
パターニングして第１の導電層及び第２の導電層を互い
に直接接触しないように同時に形成する工程； （ｈ） 絶縁材料、ゲート電極材料を順次成膜し、フォ
トリソグラフィー法によりゲート電極の開口径に対応し
た形状に孔を、第１の導電層が露出するまでゲート電極
材料、絶縁材料に形成する工程； （ｉ） 絶縁性基板に対して斜め蒸着することにより、
実質的にゲート電極材料上のみに剥離層を形成した後、
絶縁性基板に対して垂直方向の異方性蒸着法により、第
１の導電層上及び剥離層上にエミッタ材料を成膜するこ
とにより自己整合的にエミッタを形成する工程； （ｊ） 剥離層を剥離すると同時に、剥離層上のエミッ
タ材料を剥落させ絶縁層とゲート電極とを形成する工
程； を含んでなることを特徴とする製造方法を提供する。

【００４６】

【発明の実施の形態】以下、本発明を図面を参照しなが
ら詳細に説明する。

【００４７】図１（ａ）、（ａ′）、（ｂ）及び
（ｂ′）は、第３の導電層がゲート絶縁膜を介して半導
体薄膜層の上に設けられている本発明の冷電子放出素子
の断面図である。

【００４８】即ち、図１（ａ）の冷電子放出素子におい
ては、絶縁性基板１の同一平面上に、第１の導電層２と
第２の導電層３が設けられ、第１の導電層２と第２の導
電層３との上から第１の導電層２と第２の導電層３の間
隙Ａにかけて、非単結晶シリコンからなる半導体薄膜層
４が連続して配されている。そして、第１の導電層２と
第２の導電層３との間隙Ａにおける半導体薄膜層４上に
は、ゲート絶縁層５′を介して第３の導電層６が形成さ
れている。また、第１の導線層２上には絶縁層５及びゲ
ート電極７が順次積層されており、ゲート電極７と絶縁
層５とには半導体薄膜層４に達するエミッタ用孔Ｂが設
けられている。そして、そのエミッタ用孔Ｂ内の第１の
導線層２上には、金属、金属酸化物又は金属窒化物から
なる円錐形又は円錐台形のエミッタ８が、ゲート電極７
に接触しないように形成されている。

【００４９】また、図２（ｃ）及び（ｃ′）の冷電子放
出素子は、第３の導電層がゲート絶縁層を介して半導体
薄膜層の下に設けられている本発明の冷電子放出素子の
断面図である。

【００５０】即ち、図２（ｃ）の冷電子放出素子は、絶
縁性基板１上に、第１の導電層２と第２の導電層３が設
けられ、第１の導電層２と第２の導電層３との下から第
１の導電層２と第２の導電層３の間隙Ａにかけて、非単
結晶シリコンからなる半導体薄膜層４が連続して配され
ている。そして、第１の導電層２と第２の導電層３との
間隙Ａにおける半導体薄膜層４の下には、ゲート絶縁層
５′を介して第３の導電層６が形成されている。また、
第１の導線層２上には絶縁層５及びゲート電極７が順次
積層されており、ゲート電極７と絶縁層５とには半導体
薄膜層４に達するエミッタ用孔Ｂが設けられている。そ
して、そのエミッタ用孔Ｂ内の第１の導線層２上には、
金属、金属酸化物又は金属窒化物からなる円錐形又は円
錐台形のエミッタ８が、ゲート電極７に接触しないよう
に形成されている。

【００５１】ここで、第１の導電層２、第２の導電層
３、半導体薄膜層４、ゲート絶縁層５′及び第３の導電
層６は共同して、ｎチャネルエンハンスメントモードで
動作する薄膜トランジスタ構造（ＴＦＴ）を構成してい
る。即ち、第１の導電層２はドレイン、第２の導電層３
はソース、半導体薄膜層４はチャネル、ゲート絶縁層
５′は文字通りゲート絶縁層、及び第３の導電層６はゲ
ートとして機能している。

【００５２】本発明においては、ＴＦＴのゲート絶縁層
の厚みの制御をより容易にするために、絶縁層を２層化
した構造とすることができる（図１（ｂ））。

【００５３】また、第１の導電層２とエミッタ８との間
に半導体薄膜層４を介在させてもよい。また、より良好
な電流制御特性を得るという観点から、図１（ａ）、図
１（ｂ）及び図２（ｃ）に対応して、それぞれ図１
（ａ′）、図１（ｂ′）及び図２（ｃ′）に示すよう
に、第１の導電層２と半導体薄膜層４との間及び第２の
導電層３と半導体薄膜層４との間に、オーミック層１０
を介在させることが好ましい。

【００５４】本発明の冷電子放出素子において、絶縁性
基板１は、冷電子放出素子の支持基板として用いられて
おり、大面積化が容易な絶縁性の基板を好ましく使用す
ることができる。このような絶縁性基板としては、ガラ
ス基板、セラミックス基板、石英基板等を使用すること
ができるが、中でもガラス基板を好ましく使用すること
ができる。単結晶シリコンの表面に絶縁層が形成された
基板も使用することができる。

【００５５】本発明において、第１の導電層２は、ＴＦ
Ｔのドレインとして機能する。このような第１の導電層
２の材料としては、配線抵抗が低く、下層の絶縁性基板
１と密着性が高い材料が適当である。このような材料と
して、特に好ましくはＣｒ又はＡｌ、Ｃｒ積層膜を挙げ
ることができる。

【００５６】第１の導電層２の膜厚は、十分な配線抵抗
と密着性が得られる限り特に制限はないが、通常０．０
１〜１．０μｍ、好ましくは０．０５〜０．５μｍであ
る。

【００５７】第２の導電層３は、エミッタ配線層として
機能し且つＴＦＴのソースとしても機能する。このよう
な第２の導電層３の材料としては、配線抵抗が低く、下
層の絶縁性基板１と密着性が高い材料が適当である。こ
のような材料として、特に好ましくはＣｒ又はＡｌ、Ｃ
ｒ積層膜を挙げることができる。

【００５８】第２の導電層３の膜厚は、十分な配線抵抗
と密着性が得られる限り特に制限はないが、通常０．０
１〜１．０μｍ、好ましくは０．０５〜０．５μｍであ
る。

【００５９】半導体薄膜層４は、薄膜トランジスタ（Ｔ
ＦＴ）のチャネルとして機能する。このような半導体薄
膜層４としては、液晶ディスプレイのスイッチング素子
として広く用いられているＴＦＴと同様の公知の材料か
ら形成することができ、好ましくは、非単結晶シリコン
を使用することができる。このような非単結晶シリコン
としては、アモルファスシリコン（特にノンドープの水
素化アモルファスシリコン）やポリシリコンを挙げるこ
とができる。

【００６０】なお、絶縁性基板１としてガラス基板を用
いる場合には、半導体薄膜層４として特に水素化アモル
ファスシリコン、あるいはレーザーアニールによるポリ
シリコンを好ましく用いることができる。

【００６１】半導体薄膜層４の厚みは、ＴＦＴのチャネ
ルとして動作しうる厚みであり、通常０．０１〜２．０
μｍ、好ましくは０．０３〜０．７μｍである。

【００６２】絶縁層５は、エミッタ８及び第１の導電層
２とゲート電極７とを電気的に絶縁するための層であ
る。さらに、半導体薄膜層４と第３の導電層６とを電気
的に絶縁するためにも同時に使用される。すなわち、Ｔ
ＦＴのゲート絶縁層としても機能する。

【００６３】このような絶縁層５としては、自己整合的
に形成するために異方性蒸着が望ましく、オゾンと酸素
の混合ガスを反応ガスとして用いる反応性のチムニー式
抵抗加熱蒸着法による酸化シリコンが特に良好な絶縁性
を得ることができるので好ましい。ただし、製法によっ
てはＴＦＴのゲート絶縁層を別途成膜するが、そのよう
な場合は、絶縁層５としては、従来のＴＦＴと同様の公
知の材料から形成することができる。例えば、ＰＥＣＶ
Ｄ法による窒化シリコン、酸化シリコンを用いることが
できる。

【００６４】絶縁層５の厚みは、エミッタ周囲部におい
ては、エミッタ８、第１の導電層２もしくは半導体薄膜
層４とゲート電極７との間に十分な絶縁性が保たれれば
よく、例えば、０．２〜２．０μｍ、好ましくは０．３
〜１．０μｍとする。また、ＴＦＴ部のゲート絶縁層５
として機能させるためには、通常、０．０１〜１．０μ
ｍ、好ましくは０．０３〜０．５μｍである。

【００６５】第３の導電層６は、ＴＦＴのゲートとして
機能する。このような第３の導電層６の材料としては、
配線抵抗が低く、下層の絶縁層５と密着性が高い材料が
適当である。このような材料として、特に好ましくはＣ
ｒ又はＡｌ、Ｃｒ積層膜を挙げることができる。

【００６６】第３の導電層６の膜厚は、十分な配線抵抗
と密着性が得られる限り特に制限はないが、通常０．０
５〜２．０μｍ、好ましくは０．０５〜０．５μｍであ
る。

【００６７】ゲート電極７は、エミッタ８に強電界を集
中させるための電極である。ゲート電極７の材料として
は、耐電流性の点から高融点金属であって、エミッタ形
成時に使用するエッチング液に耐性を有する材料を使用
することができ、好ましくはＣｒ、Ｗ、Ｔａ又はＮｂを
挙げることができる。

【００６８】ゲート電極７の厚みは、必要に応じて適宜
決定することができるが、好ましくは０．１〜０．５μ
ｍである。

【００６９】エミッタ８は、その表面から電子を直接的
に放出する部材であり、金属（例えば、モリブデン、ニ
ッケル、ニオブ、タングステン、シリコン等）、金属酸
化物（例えば、酸化インジウム、酸化スズ、酸化パラジ
ウム等）又は金属窒化物（例えば、窒化チタン等）を使
用することができる。さらに、自己整合的にエミッタ８
を形成するという観点から、蒸着法で成膜できる材料が
望ましい。

【００７０】エミッタ８全体の厚み（高さ）は、必要に
応じて適宜決定することができるが、好ましくは０．３
〜２μｍである。

【００７１】また、エミッタ８の形状としては、円錐形
または円柱形、或いは円錐台形または多角錐台であるこ
とが好ましい。

【００７２】オーミック層１０は、第１の導電層２及び
第２の導電層３と半導体薄膜層４とのオーミック接触を
得るために、又はより良好なオーミック接触を得るため
に設けられている。このようなオーミック層１０の材料
としては、従来のＴＦＴと同様の公知の材料から形成す
ることができる。例えば、ＰＥＣＶＤ法によるｎ型の水
素化アモルファスシリコンを用いることができる。

【００７３】オーミック層１０の膜厚は、十分なオーミ
ック特性が得られる限り特に制限はないが、通常０．０
１〜１．０μｍ、好ましくは０．０３〜０．０７μｍで
ある。

【００７４】次に、図１（ａ）の態様の冷電子放出素子
の製造方法を、図３に従って詳細に説明する。

【００７５】工程（ａ） まず、絶縁性基板１上に金属薄膜をスパッタ法等により
成膜した後、フォトリソグラフィー法により、ＴＦＴの
チャネル長に相当する間隙とチャネル幅に相当する幅を
設けてパターニングすることにより第１の導電層２と第
２の導電層３を形成する。

【００７６】次に、非単結晶シリコン等の半導体薄膜層
４、絶縁材料５″をＣＶＤ法等により成膜する。ここ
で、半導体薄膜層４としては、ＰＥＣＶＤ法で成膜され
た水素化アモルファスシリコン膜又は熱ＣＶＤもしくは
ＰＥＣＶＤ法で成膜されたアモルファスシリコン膜を例
えばレーザーアニール等でアニール処理し生成したポリ
シリコン膜を好ましく用いることができる。

【００７７】また、絶縁材料５″の成膜法としては、シ
ランとアンモニアから成る混合ガスを反応ガスとして用
いる、ＰＥＣＶＤ法で形成する窒化シリコン膜が好まし
く用いることができる。

【００７８】続いて、ゲート電極材料７′を金属薄膜を
蒸着法、スパッタ法等の通常の成膜法を用いて成膜する
（図３（ａ））。

【００７９】工程（ｂ） 次に、フォトリソグラフィー法によりゲートの開口径を
具備する円形孔または多角形孔にパターニングし、ゲー
ト電極材料７′、絶縁材料５″、半導体薄膜層４を第１
の導電層２が露出するまでエッチングしてエミッタ用孔
Ｂを形成する（図３（ｂ））。

【００８０】工程（ｃ） 続いて、基板に対して斜め蒸着することにより、実質的
にゲート電極材料７′上にのみ剥離層９を形成する。次
に、第１の導電層２上及び剥離層９上に、基板に対して
垂直な方向から通常の異方性蒸着により、エミッタ材料
８′を蒸着しつつ、自己整合的にエミッタ８を形成する
（図３（ｃ））。

【００８１】工程（ｄ） 次に、剥離層９を剥離すると同時に、剥離層９上のエミ
ッタ材料８′を剥落させ、絶縁層５とゲート電極７とを
形成する（図３（ｄ））。

【００８２】工程（ｅ） 最後に、ゲート電極７及び絶縁層５をフォトリソグラフ
ィー法により更にパターニングして所定の厚みにＴＦＴ
のゲート絶縁層５′を形成し、ＴＦＴチャネルの直上に
第３の導電層６をフォトリソグラフィー法によって例え
ばリフトオフ法により形成する（図３（ｅ））。これに
より、図１（ａ）の冷電子放出素子が得られる。

【００８３】なお、オーミック層１０を設ける場合に
は、（ａ）工程において、絶縁性基板１上に金属薄膜を
成膜した後に、続いてオーミック層を成膜する。オーミ
ック層としては例えばｎ型の水素化アモルファスシリコ
ンを用いることができる。パターニングは金属薄膜と同
時に行えばよい。

【００８４】次に、図１（ｂ）の態様の冷電子放出素子
の製造方法を、図４に従って詳細に説明する。

【００８５】工程（ａ′） まず、絶縁性基板１上に金属薄膜をスパッタ法等により
成膜した後、フォトリソグラフィー法により第１の導電
層２と第２の導電層３にＴＦＴのチャネル長に相当する
間隙とチャネル幅に相当する幅を設けてパターニングす
る。次に、非単結晶シリコンなどの半導体薄膜層４、ゲ
ート絶縁層５′をＣＶＤ法等により成膜する。

【００８６】ここで、半導体薄膜層４としては、ＰＥＣ
ＶＤ法で成膜された水素化アモルファスシリコン膜、ま
たは熱ＣＶＤもしくはＰＥＣＶＤ法で成膜されたアモル
ファスシリコン膜を例えばレーザーアニール等でアニー
ル処理し生成したポリシリコン膜を好ましく用いること
ができる。

【００８７】また、ゲート絶縁層５′の成膜法として
は、シランとアンモニアから成る混合ガスを反応ガスと
して用いるＰＥＣＶＤ法で形成する窒化シリコン膜を好
ましく用いることができる。

【００８８】続いて、金属薄膜を蒸着法、スパッタ法等
の通常の成膜法を用いて成膜した後、フォトリソグラフ
ィー法によりパターニングしＴＦＴのゲートとして第３
の導電層６を形成する（図４（ａ′））。

【００８９】工程（ｂ′） 次に、絶縁材料５″を成膜する。この絶縁材料５″の成
膜法としては、シランとアンモニアから成る混合ガスを
反応ガスとして用いるＰＥＣＶＤ法で形成する窒化シリ
コンが好ましく用いることができる。続いて、ゲート電
極材料７′をスパッタまたは蒸着等により成膜する。

【００９０】次に、フォトリソグラフィー法によりゲー
トの開口径を具備する円形孔または多角形孔にパターニ
ングして、ゲート電極材料７′、絶縁材料５″、ゲート
絶縁層５′、半導体薄膜層４を第１の導電層２が露出す
るまでエッチングすることにより、エミッタ用孔Ｂを形
成する（図４（ｂ′））。

【００９１】工程（ｃ′） 続いて、基板に対して斜め蒸着することにより、実質的
にゲート電極材料７′上にのみ剥離層９を形成する。次
に、第１の導電層２上及び剥離層９上に、基板に対して
垂直な方向から通常の異方性蒸着により、エミッタ材料
８′を蒸着しつつ、自己整合的にエミッタ８を形成する
（図４（ｃ′））。

【００９２】工程（ｄ′） 次に、剥離層９を剥離すると同時に、剥離層９上のエミ
ッタ材料８′を剥落させ、絶縁層５及びゲート電極７を
形成する（図４（ｄ′））。

【００９３】工程（ｅ′） 最後に、ゲート電極７をフォトリソグラフィー法により
パターニングする（図４（ｅ′））。これにより図１
（ｂ）の冷電子放出素子が得られる。

【００９４】なお、オーミック層１０を設ける場合に
は、（ａ）工程において、絶縁性基板１上に金属薄膜を
成膜した後に、続いてオーミック層を成膜する。オーミ
ック層としては例えばｎ型の水素化アモルファスシリコ
ンを用いることができる。パターニングは金属薄膜と同
時に行えばよい。

【００９５】次に、図２（ｃ）の態様の冷電子放出素子
の製造方法を、図５に従って詳細に説明する。

【００９６】工程（ｆ） まず、絶縁性基板１上に金属薄膜をスパッタ法等により
成膜した後、フォトリソグラフィー法により第３の導電
層６をパターニングして設ける。

【００９７】次に、酸化シリコン、窒化シリコンなどの
ゲート絶縁膜５′をＣＶＤ法等により成膜する。ここ
で、ゲート絶縁膜５′としては、ＰＥＣＶＤ法で成膜さ
れた酸化シリコン、窒化シリコンを好ましく用いること
ができる。また特には、ゲート絶縁層５′の成膜法とし
ては、シランとアンモニアから成る混合ガスを反応ガス
として用いて窒化シリコン膜を形成するＰＥＣＶＤ法が
好ましい。

【００９８】次に、非単結晶シリコン等の半導体薄膜層
４をＣＶＤ法等により成膜する。ここで、半導体薄膜層
４としては、ＰＥＣＶＤ法で成膜された水素化アモルフ
ァスシリコン膜又は熱ＣＶＤもしくはＰＥＣＶＤ法で成
膜されたアモルファスシリコン膜を例えばレーザーアニ
ール等でアニール処理し生成したポリシリコン膜を好ま
しく用いることができる。

【００９９】続いて、金属薄膜３′を蒸着法、スパッタ
法等の通常の成膜法を用いて成膜する（図５（ｆ））。

【０１００】工程（ｇ） 次に、金属薄膜３′をフォトリソグラフィー法により第
１の導電層及び第２の導電層３とに、ＴＦＴのチャネル
長に相当する間隙とチャネル幅に相当する幅を設けてパ
ターニングする（図５（ｇ））。

【０１０１】工程（ｈ） 次に、絶縁材料５″及びゲート電極材料７′を成膜した
後に、フォトリソグラフィー法によりゲートの開口径を
具備する円形孔または多角形孔にパターニングし、ゲー
ト電極材料７′、絶縁材料５″、半導体薄膜層４を第１
の導電層２が露出するまでエッチングしてエミッタ用孔
Ｂを形成する（図５（ｈ））。

【０１０２】工程（ｉ） 続いて、基板に対して斜め蒸着することにより、実質的
にゲート電極材料７′上にのみ剥離層９を形成する。次
に、第１の導電層２上及び剥離層９上に、基板に対して
垂直な方向から通常の異方性蒸着により、エミッタ材料
８′を蒸着しつつ、自己整合的にエミッタ８を形成する
（図５（ｉ））。

【０１０３】工程（ｊ） 次に、剥離層９を剥離すると同時に、剥離層９上のエミ
ッタ材料８′を剥落させ、絶縁層５及びゲート電極７と
を形成する（図５（ｊ））。これにより図２（ｃ）の冷
電子放出素子が得られる。

【０１０４】なお、オーミック層１０を設ける場合に
は、（ｆ）工程において、半導体薄膜層４を成膜後に、
続いてｎ型の水素化アモルファスシリコン層を成膜す
る。パターニングは金属薄膜３′と同時に行えばよい。

【０１０５】以上説明したように、本発明の冷電子放出
素子においては、非単結晶シリコンをチャネルとしたＴ
ＦＴ構造を有し、ドレイン電極上に金属、金属酸化物又
は金属窒化物でエミッタを構成することにより、絶縁性
基板上においてもトランジスタによって高度に制御され
たエミッション電流が得られ、且つエミッタのゲート電
極（引き出し電極）ではなく、ＴＦＴのゲートをスイッ
チング電極として用いて駆動することにより、低電圧駆
動を実現することができる。

【０１０６】

【実施例】本発明の冷電子放出素子の製造例を以下の実
施例で具体的に説明する。

【０１０７】実施例１（図１（ａ）の態様の冷電子放出
素子の製造例（図３参照）） 工程（ａ） まず、絶縁性基板１上に金属薄膜としてＣｒをスパッタ
法により０．１μｍの膜厚で成膜した後、フォトリソグ
ラフィー法により第１の導電層２と第２の導電層３パタ
ーニングしＴＦＴのチャネルを形成した。

【０１０８】次に、半導体薄膜層４としてＰＥＣＶＤ法
によってノンドープの水素化アモルファスシリコン膜を
０．１μmの膜厚で成膜した。反応ガスとしてシランガ
ス、また希釈ガスとして水素を使用し、ガス総流量３０
０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、Ｒ
Ｆパワー６０Ｗの条件で成膜した。

【０１０９】次に、絶縁材料５″を窒化シリコンを成膜
することにより作成した。

【０１１０】次に、ゲート電極材料７′としてＮｂを
０．２μｍの膜厚でスパッタした（図３（ａ））。

【０１１１】工程（ｂ） 次に、通常のフォトリソグラフィー法を用いてゲート開
口径として１．２μｍの円形パターンを形成しエッチン
グマスク層を得た後、反応性イオンエッチングによりゲ
ート電極材料７′、絶縁材料５″、半導体薄膜層４′を
第１の導電層２が露出するまでエッチングした。このと
きのエッチング条件は（導入ガス：ＳＦ₆６０ｓｃｃｍ
／パワー１００Ｗ／ガス圧４．５Ｐａ）であった（図３
（ｂ））。

【０１１２】工程（ｃ） 次に、絶縁性基板１に対して斜め蒸着することにより、
ゲート電極材料７′上にのみ剥離層９としてＡｌを成膜
した。続いて、基板１に対して垂直方向からの異方性蒸
着法により、エミッタ材料８′を蒸着しつつ、自己整合
的にエミッタ８を形成した（図３（ｃ））。

【０１１３】工程（ｄ） 次に、剥離層９のＡｌをリン硝酸水溶液を用いてウエッ
トエッチングし上層のゲート電極材料７′とともに剥離
し、絶縁層５とゲート電極７とを形成した（図３
（ｄ））。

【０１１４】工程（ｅ） 最後に、フォトリソグラフィー法によりゲート電極７を
パターニングし、続いて絶縁層５を０．１μｍの厚みを
残して、即ち０．５μｍエッチングしてゲート絶縁層
５′を形成した。

【０１１５】次に、フォトリソグラフィー法により第３
の導電層６パターンのレジストのネガパターンを作製し
た後、Ｃｒを０．２μｍの厚みで蒸着し、レジストをＣ
ｒとともに剥離し第３の導電層６を形成した（図３
（ｅ））。これにより、図１（ａ）の構造の冷電子放出
素子が得られた。

【０１１６】実施例２（図１（ｂ）の態様の冷電子放出
素子の製造例（図４参照）） 工程（ａ′） まず、絶縁性基板１上に金属薄膜としてＣｒをスパッタ
法により０．１μｍの膜厚で成膜した後、フォトリソグ
ラフィー法により第１の導電層２と第２の導電層３をパ
ターニングしＴＦＴのチャネルを形成した。

【０１１７】次に、半導体薄膜層４としてＰＥＣＶＤ法
によってノンドープの水素化アモルファスシリコン膜を
０．１μｍの膜厚で成膜した。反応ガスとしてシランガ
ス、また希釈ガスとして水素を使用し、ガス総流量３０
０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、Ｒ
Ｆパワー６０Ｗの条件で成膜した。

【０１１８】次に、ゲート絶縁層５′としてＰＥＣＶＤ
法によって窒化シリコン膜を０．１μmの膜厚で成膜し
た。反応ガスとしてシランとアンモニアの混合ガス、ま
た希釈ガスとして水素を使用し、ガス総流量５４０ｓｃ
ｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパワ
ー６０Ｗの条件で成膜した。

【０１１９】続いて、金属薄膜としてＣｒをスパッタ法
により０．２μｍの膜厚で成膜した後、フォトリソグラ
フィー法により第３の導電層６をパターニングしＴＦＴ
のゲートを形成した（図４（ａ′））。

【０１２０】工程（ｂ′） 次に、絶縁材料５″としてＰＥＣＶＤ法によって窒化シ
リコン膜を０．４μｍの膜厚で成膜した。反応ガスとし
てシランとアンモニアの混合ガス、また希釈ガスとして
水素を使用し、ガス総流量５４０ｓｃｃｍ、ガス圧１Ｔ
ｏｒｒ、基板温度３５０℃、ＲＦパワー６０Ｗの条件で
成膜した。

【０１２１】続いて、金属薄膜としてＮｂをスパッタ法
により０．２μｍの膜厚で成膜した。次に、通常のフォ
トリソグラフィー法を用いてゲート開口径として１．２
μｍの円形パターンを形成しエッチングマスク層を得た
後、反応性イオンエッチングによりゲート電極材料
７′、絶縁材料５″及び半導体薄膜層４を第１の導電層
２が露出するまでエッチングした。このときのエッチン
グ条件は（導入ガス：ＳＦ₆６０ｓｃｃｍ／パワー１０
０Ｗ／ガス圧４．５Ｐａ）であった（図４（ｂ′））。

【０１２２】工程（ｃ′） 次に、基板に対して斜め蒸着することにより、ゲート電
極材料７′上にのみ剥離層９としてＡｌを成膜した。続
いて、基板に対して垂直方向からの異方性蒸着法によ
り、エミッタ材料８′を蒸着しつつ、自己整合的にエミ
ッタ８を形成した（図４（ｃ′））。

【０１２３】工程（ｄ′） 次に、剥離層９のＡｌをリン硝酸水溶液を用いてウエッ
トエッチングし上層のゲート電極材料７′とともに剥離
し、絶縁層５とゲート電極７とを形成した（図４
（ｄ′））。

【０１２４】工程（ｅ′） 最後に、フォトリソグラフィー法によりゲート電極７を
パターニングしゲート電極７を形成した（図４
（ｅ′））。これにより、図１（ｂ）の冷電子放出素子
が得られた。

【０１２５】実施例３（図２（ｃ）の態様の冷電子放出
素子の製造例（図５参照）） 工程（ｆ） まず、絶縁性基板１上に金属薄膜としてＣｒをスパッタ
法により０．１μｍの膜厚で成膜した後、フォトリソグ
ラフィー法により第３の導電層３をパターニングしＴＦ
Ｔのチャネルを形成した。

【０１２６】次に、ゲート絶縁層５′としてＰＥＣＶＤ
法によって窒化シリコン膜を０．１μｍの膜厚で成膜し
た。反応ガスとしてシランとアンモニアの混合ガス、ま
た希釈ガスとして水素を使用し、ガス総流量５４０ｓｃ
ｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパワ
ー６０Ｗの条件で成膜した。

【０１２７】続いて、半導体薄膜層４としてＰＥＣＶＤ
法によってノンドープの水素化アモルファスシリコン膜
を０．１μｍの膜厚で成膜した。反応ガスとしてシラン
ガス、また希釈ガスとして水素を使用し、ガス総流量３
００ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、
ＲＦパワー６０Ｗの条件で成膜した。

【０１２８】続いて、金属薄膜３′としてＣｒをスパッ
タ法により０．２μmの膜厚で成膜した（図５
（ｆ））。

【０１２９】工程（ｇ） 次に金属薄膜３′をフォトリソグラフィー法により第１
の導電層及び第２の導電層３をパターニングしてＴＦＴ
のチャネルを形成した（図５（ｇ））。

【０１３０】工程（ｈ） 次に、絶縁材料５″を窒化シリコンを成膜することによ
り作製した。

【０１３１】次に、ゲート電極材料７′としてＮｂを
０．２μmの膜厚でスパッタした。

【０１３２】次に、通常のフォトリソグラフィー法を用
いてゲート開口径として１．２μmの円形パターンを形
成しエッチングマスク層を得た後、反応性イオンエッチ
ングによりゲート電極材料７′、絶縁材料５″及び半導
体薄膜層４を第１の導電層２が露出するまでエッチング
した。このときのエッチング条件は（導入ガス：ＳＦ₆
６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）で
あった（図５（ｈ））。

【０１３３】工程（ｉ） 次に、絶縁性基板１に対して斜め蒸着することにより、
ゲート電極材料７′上にのみ剥離層９としてＡｌを成膜
した。続いて、基板１に対して垂直方向からの異方性蒸
着法により、エミッタ材料８′を蒸着しつつ、自己整合
的にエミッタ８を形成した（図５（ｉ））。

【０１３４】工程（ｊ） 次に、剥離層９のＡｌをリン硝酸水溶液を用いてウエッ
トエッチングし上層のゲート電極材料７′とともに剥離
し、絶縁層５とゲート電極７とを形成した。最後に、フ
ォトリソグラフィー法によりゲート電極７をパターニン
グし、続いて絶縁層５を０．１μｍの厚みを残して、即
ち０．５μｍエッチングしてゲート絶縁層５′を形成し
た（図５（ｊ））。これにより、図２（ｃ）の構造の冷
電子放出素子が得られた。

【０１３５】（評価）実施例１、２及び３で得られた冷
電子放出素子を、以下のように試験し評価した。即ち、
各素子のエミッタ−ゲート電極間の距離を０．６μｍと
し、エミッタ高さを０．８μmとし、そしてＴＦＴパラ
メータとしてチャネル長（Ｌ）とチャネル幅（Ｗ）との
比率（Ｌ／Ｗ）を１／１０とした構造の素子に対し、蛍
光体を塗布した透明電極（アノード）を有するガラス板
部材を距離３０ｍｍで対向させ、エミッタ電極−ゲート
電極間にゲート電極側が正となる極性で引き出し電圧を
印加したところ、約１０Ｖのスイッチング電圧で良好に
かつ安定に電子を放出することができた。

【０１３６】得られた典型的なエミッション特性の模式
図を図１２に示す。低電界領域ではエミッタ自身の電流
電圧特性（Ｅ）を示し、高電界領域ではＴＦＴによる電
流電圧特性（Ｍ）に従がう特性を示した。即ち、エミッ
ション電流がＴＦＴのドレイン電流値を越えた高電界領
域で電流のトランジスタ制御領域が得られ、本素子では
ゲート電圧７０Ｖ以上で安定なエミッション電流（Ｍ
Ｅ）が得られた。

【０１３７】

【発明の効果】本発明によれば、ＴＦＴ構造を有する金
属でエミッタを構成することにより、絶縁性基板上にお
いてもトランジスタによって高度に制御されたエミッシ
ョン電流が得られ、且つスイッチング用電極をゲート電
極とは別に設けることにより駆動電圧の低減を容易に実
現する冷電子放出素子を得ることができる。

【０１３８】従って、低コストで大面積化が可能なガラ
ス基板上に、電流安定性が高く且つ低電圧駆動できる冷
電子放出素子を得ることができる。更に、フラットパネ
ルディスプレイに応用した場合にも、高速、高精細度の
画像が、低消費電力で得ることが可能となる。

【図面の簡単な説明】

【図１】本発明の冷電子放出素子の断面図（同図
（ａ）、（ｂ）、（ａ′）、（ｂ′）である。

【図２】本発明の別の態様の冷電子放出素子の断面図
（同図（ｃ）、（ｃ′））である。

【図３】図１（ａ）の態様の冷電子放出素子の製造工程
図である。

【図４】図１（ｂ）の態様の冷電子放出素子の製造工程
図である。

【図５】図２（ｃ）の態様の冷電子放出素子の製造工程
図である。

【図６】従来の冷電子放出素子の断面図である。

【図７】従来の冷電子放出素子の製造工程図である。

【図８】従来の別の冷電子放出素子の断面図である。

【図７】従来の冷電子放出素子の断面図である。

【図８】従来の別の冷電子放出素子の製造工程図であ
る。

【図９】従来の冷電子放出素子の断面図である。

【図１０】従来の別の冷電子放出素子の製造工程図であ
る。

【図１１】従来の別の冷電子放出素子の製造工程図であ
る。

【図１２】本発明の冷電子放出素子の電気特性の一例の
模式図である。

【符号の説明】

１ 絶縁性基板 ２ 第１の導電層 ３ 第２の導電層 ４ 半導体薄膜層 ５ 絶縁層 ５′ ゲート絶縁層 ６ 第３の導電層 ７ ゲート電極 ８ エミッタ ９ 剥離層 １０ オーミック層

【手続補正書】

【提出日】平成１０年６月４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】本発明の冷電子放出素子の断面図（同図
（ａ）、（ｂ）、（ａ′）、（ｂ′）である。

【図２】本発明の別の態様の冷電子放出素子の断面図
（同図（ｃ）、（ｃ′））である。

【図３】図１（ａ）の態様の冷電子放出素子の製造工程
図である。

【図４】図１（ｂ）の態様の冷電子放出素子の製造工程
図である。

【図５】図２（ｃ）の態様の冷電子放出素子の製造工程
図である。

【図６】従来の冷電子放出素子の断面図である。

【図７】従来の冷電子放出素子の製造工程図である。

【図８】従来の別の冷電子放出素子の断面図である。

【図９】従来の別の冷電子放出素子の製造工程図であ
る。

【図１０】従来の別の冷電子放出素子の断面図である。

【図１１】従来の別の冷電子放出素子の製造工程図であ
る。

【図１２】本発明の冷電子放出素子の電気特性の一例の
模式図である。

Claims (28)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板上に第１の導電層、絶縁層及
   びゲート電極が順次積層され、該ゲート電極と絶縁層と
   には開口部が設けられ、その開口部内にエミッタが該ゲ
   ート電極に接触しないように形成されてなる電界放射型
   の冷電子放出素子において、 エミッタが金属または金属酸化物もしくは金属窒化物か
   らなり、 第２の導電層が、第１の導電層と互いに直接接触しない
   ように絶縁性基板上に設けられており、 非単結晶シリコンからなる半導体薄膜層が、少なくとも
   第１の導電層と第２の導電層との間の絶縁性基板上に設
   けられており、そして第３の導電層が第１の導電層及び
   第２の導電層と互いに接触しないようにゲート絶縁層を
   介して半導体薄膜層の上又は下に設けられていることを
   特徴とする冷電子放出素子。
2. 【請求項２】 第３の導電層がゲート絶縁層を介して半
   導体薄膜層の上に設けられている請求項１記載の冷電子
   放出素子。
3. 【請求項３】 第３の導電層がゲート絶縁層を介して半
   導体薄膜層の下に設けられている請求項１記載の冷電子
   放出素子。
4. 【請求項４】 半導体薄膜層を構成する非単結晶シリコ
   ンが、アモルファスシリコン又はポリシリコンである請
   求項１〜３のいずれかに記載の冷電子放出素子。
5. 【請求項５】 アモルファスシリコンが、ノンドープの
   水素化アモルファスシリコンである請求項４記載の冷電
   子放出素子。
6. 【請求項６】 第１の導電層と半導体薄膜層の間及び第
   ２の導電層と半導体薄膜層の間に、オーミック層が挟持
   されている請求項１〜３のいずれかに記載の冷電子放出
   素子。
7. 【請求項７】 オーミック層が、ｎ型水素化アモルファ
   スシリコンである請求項６記載の冷電子放出素子。
8. 【請求項８】 第１の導電層上に、エミッタが直接設け
   られている請求項１〜３のいずれかに記載の冷電子放出
   素子。
9. 【請求項９】 半導体薄膜層を囲む第１の導電層、第２
   の導電層及び第３の導電層が、それぞれドレイン電極、
   ソース電極及びゲート電極として機能する薄膜トランジ
   スタ構造を形成しており、その薄膜トランジスタがｎチ
   ャネルエンハンスメントモードで動作する請求項１〜８
   のいずれかに記載の冷電子放出素子。
10. 【請求項１０】 エミッタの形状が、円錐形、円錐台形
    又は多角錐台形である請求項１〜３のいずれかに記載の
    冷電子放出素子。
11. 【請求項１１】 絶縁性基板が、ガラス基板である請求
    項１〜３のいずれかに記載の冷電子放出素子。
12. 【請求項１２】 請求項２記載の冷電子放出素子の製造
    方法であって： （ａ） 絶縁性基板上に金属薄膜層を成膜後、該金属薄
    膜層をフォトリソグラフィー法によりパターニングして
    第１の導電層と第２の導電層とを、互いに直接接触しな
    いように同時に形成し、続いて、半導体薄膜層、絶縁材
    料、ゲート電極材料を順次成膜する工程； （ｂ） フォトリソグラフィー法によりゲート電極の開
    口径に対応した形状に孔を、第１の導電層が露出するま
    でゲート電極材料、絶縁材料に形成する工程； （ｃ） 絶縁性基板に対して斜め蒸着することにより、
    実質的にゲート電極材料上のみに剥離層を形成した後、
    絶縁性基板に対して垂直方向の異方性蒸着法により、第
    １の導電層上及び剥離層上にエミッタ材料を成膜するこ
    とにより自己整合的にエミッタを形成する工程； （ｄ） 剥離層を剥離すると同時に、剥離層上のエミッ
    タ材料を剥落させ絶縁層とゲート電極とを形成する工
    程； 及び （ｅ） ゲート電極層及び絶縁層をフォトリソグラフィ
    ー法によりパターニングしてゲート絶縁層を形成し、続
    いて、第３の導電層をリフトオフ法により形成する工程
    を含んでなることを特徴とする製造方法。
13. 【請求項１３】 工程（ａ）において、半導体薄膜層
    が、プラズマエンハンストＣＶＤ法で形成された水素化
    アモルファスシリコン層である請求項１２記載の冷電子
    放出素子の製造方法。
14. 【請求項１４】 工程（ａ）において、半導体薄膜層
    が、熱ＣＶＤ法またはプラズマエンハンストＣＶＤ法で
    アモルファスシリコンを成膜した後、アニール処理を施
    すことにより形成されたポリシリコン層である請求項１
    ２記載の冷電子放出素子の製造方法。
15. 【請求項１５】 工程（ａ）において、絶縁性基板上に
    金属薄膜層を成膜した後、続いてオーミック層を成膜
    し、該金属薄膜層とオーミック層とをフォトリソグラフ
    ィー法によりパターニングして第１の導電層及び第２の
    導電層を同時に形成する請求項１５記載の冷電子放出素
    子の製造方法。
16. 【請求項１６】 工程（ａ）において、オーミック層が
    少なくともシラン及びホスフィンの混合ガスを反応ガス
    として用いるプラズマエンハンストＣＶＤ法で形成され
    たｎ型の水素化アモルファスシリコン層である請求項１
    ２記載の冷電子放出素子の製造方法。
17. 【請求項１７】 請求項２記載の冷電子放出素子の製造
    方法において： （ａ′） 絶縁性基板上に金属薄膜層を成膜後、該金属
    薄膜層をフォトリソグラフィー法によりパターニングし
    て第１の導電層と第２の導電層とを、互いに直接接触し
    ないように同時に形成し、続いて、半導体薄膜層、ゲー
    ト絶縁材料、第３の導電材料を順次成膜し、フォトリソ
    グラフィー法によりパターニングして第３の導電層を形
    成する工程； （ｂ′） 絶縁材料、ゲート電極材料を順次成膜した
    後、ゲート電極の開口径に対応する形状の孔を、第１の
    導電層が露出するまでゲート電極材料、絶縁材料、ゲー
    ト絶縁材料及び半導体薄膜層に形成する工程； （ｃ′） 絶縁性基板に対して斜め蒸着することによ
    り、実質的にゲート電極材料上にのみに剥離層を形成し
    た後、絶縁性基板に対して垂直方向の異方性蒸着法によ
    り、第１の導電層上及び剥離層上にエミッタ材料を成膜
    することにより、自己整合的にエミッタを形成する工
    程； （ｄ′） 剥離層を剥離すると同時に、剥離層上のエミ
    ッタ材料を剥落させ、絶縁層とゲート電極とを形成する
    工程； 及び （ｅ′） ゲート電極材料及び絶縁材料層をフォトリソ
    グラフィー法によりパターニングしてゲート電極を形成
    する工程を含んでなることを特徴とする製造方法。
18. 【請求項１８】 工程（ａ′）において、半導体薄膜層
    が、プラズマエンハンストＣＶＤ法で形成された水素化
    アモルファスシリコン層である請求項１７記載の冷電子
    放出素子の製造方法。
19. 【請求項１９】 工程（ａ′）において、半導体薄膜層
    が、熱ＣＶＤ法又はプラズマエンハンストＣＶＤ法でア
    モルファスシリコンを成膜した後、アニール処理を施す
    ことにより形成されたポリシリコン層である請求項１７
    記載の冷電子放出素子の製造方法。
20. 【請求項２０】 工程（ａ′）において、ゲート絶縁材
    料が、プラズマエンハンストＣＶＤ法で形成された窒化
    シリコン層又は酸化シリコンである請求項１７記載の冷
    電子放出素子の製造方法。
21. 【請求項２１】 工程（ａ′）において、絶縁性基板上
    に金属薄膜層を成膜した後、続いてオーミック層を成膜
    し、該金属薄膜層とオーミック層をフォトリソグラフィ
    ー法によりパターニングして第１の導電層及び第２の導
    電層を同時に形成する請求項１７記載の冷電子放出素子
    の製造方法。
22. 【請求項２２】 工程（ａ′）において、オーミック層
    が、少なくともシラン及びホスフィンの混合ガスを反応
    ガスとして用いるプラズマエンハンストＣＶＤ法で形成
    されたｎ型の水素化アモルファスシリコン層である請求
    項１７記載の冷電子放出素子の製造方法。
23. 【請求項２３】 請求項３記載の冷電子放出素子の製造
    方法であって： （ｆ） 絶縁性基板上に金属薄膜層を成膜後、該金属薄
    膜層をフォトリソグラフィー法によりパターニングして
    第３の導電層を形成し、続いて、ゲート絶縁層、半導体
    薄膜材料層、金属薄膜層を順次成膜する工程； （ｇ） 該金属薄膜層をフォトリソグラフィー法により
    パターニングして第１の導電層及び第２の導電層を互い
    に直接接触しないように同時に形成する工程； （ｈ） 絶縁材料、ゲート電極材料を順次成膜し、フォ
    トリソグラフィー法によりゲート電極の開口径に対応し
    た形状に孔を、第１の導電層が露出するまでゲート電極
    材料、絶縁材料に形成する工程； （ｉ） 絶縁性基板に対して斜め蒸着することにより、
    実質的にゲート電極材料上のみに剥離層を形成した後、
    絶縁性基板に対して垂直方向の異方性蒸着法により、第
    １の導電層上及び剥離層上にエミッタ材料を成膜するこ
    とにより自己整合的にエミッタを形成する工程； （ｊ） 剥離層を剥離すると同時に、剥離層上のエミッ
    タ材料を剥落させ絶縁層とゲート電極とを形成する工
    程； を含んでなることを特徴とする製造方法。
24. 【請求項２４】 工程（ｆ）において、半導体薄膜層
    が、プラズマエンハンストＣＶＤ法で形成された水素化
    アモルファスシリコン層である請求項２３記載の冷電子
    放出素子の製造方法。
25. 【請求項２５】 工程（ｆ）において、半導体薄膜層
    が、熱ＣＶＤ法またはプラズマエンハンストＣＶＤ法で
    アモルファスシリコンを成膜した後、アニール処理を施
    すことにより形成されたポリシリコン層である請求項２
    ４記載の冷電子放出素子の製造方法。
26. 【請求項２６】 工程（ｆ）において、ゲート絶縁層
    が、プラズマエンハンストＣＶＤ法で形成された窒化シ
    リコン層又は酸化シリコンである請求項２３記載の冷電
    子放出素子の製造方法。
27. 【請求項２７】 工程（ｆ）において、絶縁性基板上に
    金属薄膜層を成膜した後、続いてオーミック層を成膜
    し、該金属薄膜層とオーミック層とをフォトリソグラフ
    ィー法によりパターニングして第１の導電層及び第２の
    導電層を同時に形成する請求項２３記載の冷電子放出素
    子の製造方法。
28. 【請求項２８】 工程（ｆ）において、オーミック層が
    少なくともシラン及びホスフィンの混合ガスを反応ガス
    として用いるプラズマエンハンストＣＶＤ法で形成され
    たｎ型の水素化アモルファスシリコン層である請求項２
    ７記載の冷電子放出素子の製造方法。