JP2000260299A

JP2000260299A - 冷電子放出素子及びその製造方法

Info

Publication number: JP2000260299A
Application number: JP6128399A
Authority: JP
Inventors: Naoki Wada; 直樹和田; Tetsuya Norikane; 哲也則兼; Tadashi Nakai; 正中井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-03-09
Filing date: 1999-03-09
Publication date: 2000-09-22
Also published as: CN1296632A; TW455900B; ID29277A; WO2000054299A1; KR20010043439A

Abstract

(57)【要約】【課題】簡易な作製方法で、等方的で安定な冷電子の
エミッション特性制御が可能な冷電子放出素子を実現す
る。【解決手段】ガラス基板１上に不純物拡散防止層８を
介して半導体層２を成長して、その成長表面に形成され
た電界効果型トランジスタ（ＦＥＴ）と、このＦＥＴの
ドレイン領域６となる部分の半導体層をエッチング加工
することによって形成された先端が先鋭化されたコーン
型エミッタ１０と、このエミッタに高電界をかけるため
の引出電極１１から構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、平面型画像表示装
置や各種センサー、高周波発振器、超高速デバイス、電
子顕微鏡、電子ビーム露光装置など、種々の電子ビーム
を利用するものに用いられる冷電子放出素子及びその製
造方法に関するものであり、特に電界効果型トランジス
タ（ＦＥＴ）を集積することにより放出電流量を安定化
するエミッタを備えた冷電子放出素子として、高い電流
密度と均一性を有し、なおかつ電力効率のよい素子を、
低いコストで製造するものである。

【０００２】

【従来の技術】従来の冷電子放出素子の基本構成として
は、Ｃ．Ａ．Ｓｐｉｎｄｔ他、Ｊｏｕｒｎａｌｏｆ
ＡｐｐｌｉｅｄＰｈｙｓｉｃｓ，ｖｏｌ．４７，ｐ．
５２４８，１９７６年．に記載されたコーン型のスピン
ト構造が最も良く知られているが、放出電流の安定性に
大きな問題があった。特に特公平６−１４２６３号公報
に提案されているような平面型画像表示装置に用いる場
合には、電流の不安定性が画面の表示品質に直接関係す
るので重要な問題となっていた。

【０００３】そこで特公平７−１１８２５９号公報で
は、この電流の安定化を図るために、電子を放出するエ
ミッタに高い電気抵抗を直列でつなぎ、抵抗の負帰還効
果による電流の安定化を実現した。しかし１０〜１００
ＭΩという高い抵抗を直列につなぐことから、応答速度
が遅い上、消費電力が高いという問題があった。さらに
高抵抗の挿入に加えて、エミッタの不安定性を例えば１
０００個以上のエミッタを集積してエミッタアレイを構
成し１つの冷電子放出素子にするなど、数の効果によっ
て平均化していた。しかし数を増やせば構造が複雑とな
り製造コストが高くなるという問題があった。

【０００４】これらの問題を解決するため特開平９−２
５９７４４号公報には、エミッタにトランジスタなどの
能動素子を直接接合して、エミッタに流れる電流を制御
することが提案されている。これにより高い安定性と低
い消費電力での電流の安定化が可能になり、さらに多く
のエミッタを形成する必要もない。しかしトランジスタ
を作るために、基板としてはＩＣ用の基板と同じ単結晶
シリコンを用いるために、大面積用の平面表示素子が作
製できない問題や、コストが高いといった問題があっ
た。

【０００５】そこで最近では、特開平９−１２９１２３
号公報やＨ．Ｇａｍｏ他，ＡｐｐｌｉｅｄＰｈｙｓｉ
ｃｓＬｅｔｔｅｒｓｖｏｌ．７３，ｐ．１３０１，
１９９８年．やＹ．−Ｈ．Ｓｏｎｇ他，ＳＩＤ９８
ＤＩＧＥＳＴ，ｐ．１８９，１９９８年．に記載さ
れたように、平面型画像表示装置への応用を目指して、
基板材料を単結晶シリコンからガラス基板に変更して、
ガラス基板上に非晶質シリコンや多結晶シリコンを用い
て、エミッタや電界効果型トランジスタ（ＦＥＴ）及び
その一種である薄膜トランジスタ（ＴＦＴ）を形成し
て、大面積化と安価化を可能にしたものが知られてきて
いる。

【０００６】図１０は、エミッタアレイ７とＴＦＴ２３
とからなる従来の冷電子放出素子の構造を示している。
図１０（ａ）は１画素に対応する冷電子放出素子全体を
示す斜視図であり、（ｂ）はエミッタアレイ７中の１個
のエミッタと薄膜トランジスタ（ＴＦＴ）を拡大した断
面図である。

【０００７】図１０（ａ）に示すように、１つのＴＦＴ
２３で制御する１画素当たりの冷電子放出素子のエミッ
タアレイ７には、１０００個以上のエミッタ１０が形成
されており、これら全体から放出される電流をエミッタ
アレイ７の片隅にカソード電極を通して接合された１個
のＴＦＴ２３で制御するようになっている。

【０００８】その構造は図１０（ｂ）に示すように、ガ
ラス基板１上にクロムカソード金属９と、ｎ＋非晶質シ
リコンコンタクト層及びチャネルｉ非晶質シリコン層２
０、二酸化シリコンゲート絶縁膜３、クロムゲート電極
４からなる薄膜トランジスタ（ＴＦＴ）２３と、クロム
ドレイン金属１９と非晶質シリコンエミッタ１０、二酸
化シリコン絶縁膜２４、ニオブ引出電極１１からなるエ
ミッタ部がドレイン電極１９を通して接合した構造にな
っている。

【０００９】次に作製方法を図１１に示す。まずは図１
１（ａ）に示すように各材料を順次積層する。そしてＴ
ＦＴ７となる部分にフォトレジスト２１を施し、ＴＦＴ
部以外をエッチング除去して最下部のドレイン電極１９
を露出させる図１１（ｂ）。そして再度エミッタ形成用
の非晶質シリコン膜２０を成膜する図１１（ｃ）。その
後エミッタ形状を作製してから図１１（ｄ）、その上部
に絶縁膜２４と引出電極１１を形成し、最後にエミッタ
孔を形成してエミッタ先端を露呈させる図１１（ｅ）。

【００１０】なお、本文ではこれ以降、コーン型などの
冷電子を放出する部分をエミッタと呼び、このエミッタ
とトランジスタを接合した全体を冷電子放出素子と呼ぶ
ことにする。

【００１１】

【発明が解決しようとする課題】これら従来の冷電子放
出素子においては下記のような問題を有している。すな
わち、ガラス基板上の２００ｎｍ程度以下の薄い非晶質
または多結晶シリコン層の成長では、高い移動度を持つ
優れた結晶性を持つシリコン層が得られず、その上にＴ
ＦＴやＦＥＴのチャネル層を形成しても、均一で良好な
特性のＴＦＴやＦＥＴが得られない問題がある。

【００１２】またガラス基板上の非晶質シリコンを多結
晶化する際に、エキシマレーザーによるアニールを行っ
ているが、プロセスが複雑になり、またレーザーアニー
ルは量産性に問題があるので、製造コストが高くなる問
題がある。

【００１３】また、一度、薄膜からなるＴＦＴやＦＥＴ
用の非晶質シリコンや絶縁膜、金属膜を成膜してＴＦＴ
やＦＥＴを作製した後、エミッタ部となる部分のこれら
の膜をエッチングしてから、再度、膜厚の厚いエミッタ
形成用の非晶質シリコン層を成長しなくてはならず、プ
ロセスが複雑になってしまう。また、再度エミッタ形成
用の非晶質シリコン層を成長する前に、成長表面を大気
中に露呈しなくてはならないので、成長界面を汚してし
まい、非晶質シリコン層の結晶性が悪くなる可能性があ
る。

【００１４】また図１０（ａ）に示すように、多数個の
エミッタアレイをそのアレイ領域の一端に接合された１
個のＦＥＴで制御するようになっているために、ＦＥＴ
のドレインから各々のエミッタチップまでの距離が異な
ることから、エミッタチップまでの抵抗値が変わり、そ
の結果、各々のエミッタチップの電流放出特性が不均一
になってしまう。

【００１５】さらに図１０（ａ）に示すように、多数個
のエミッタアレイをそのアレイ領域の一端に接合された
１個のＦＥＴで制御するようになっているために、エミ
ッタアレイに対してＦＥＴのゲートラインとソースライ
ンが非対称に配置されることになる。その結果、平面型
画像表示装置などに利用した場合においては、エミッタ
アレイと蛍光体側のアノード基板との間の空間電位分布
に非対称性が生じてしまい、電子の飛行方向が等方的で
なくなる。

【００１６】さらにはＦＥＴのゲート金属が絶縁膜で覆
われているだけなので、少しの外部ノイズの誘導をゲー
ト金属が受けてＦＥＴが誤動作して、エミッタの放出電
流量を大きく変動させてしまうことがある。

【００１７】以上のような様々な問題点を有したまま
で、このような冷陰極放出素子を平面型画像表示装置に
応用した場合には、均一性・高輝度などの高い映像品質
や低い消費電力、低いコストなどを実現できないという
可能性がある。

【００１８】

【課題を解決するための手段】前記課題を解決するため
に、本発明の冷電子放出素子及びその製造方法は、非晶
質基板と、基板からの不純物拡散防止層と、その上に成
長した非晶質シリコンまたは多結晶シリコン等の半導体
層の成長表面に形成された電界効果型トランジスタ（Ｆ
ＥＴ）と、このＦＥＴのドレイン領域となる部分の半導
体層をエッチング加工することによって得られる先端が
先鋭化された１個または複数個からなるエミッタと、こ
のエミッタに高電界をかけるために形成されている引出
電極から構成されている。

【００１９】これら半導体層は、半導体材料ガスが高温
に熱した高融点金属に触れることによって起こる触媒効
果を利用した化学気相成長法を用いて成長する。

【００２０】また、エミッタアレイは、円形または多角
形形状のＦＥＴドレイン領域内に形成され、その周り
を、円形環または多角形環型のＦＥＴゲート電極とＦＥ
Ｔソース電極に囲まれており、これらＦＥＴ領域全体は
絶縁膜と金属膜によって覆い被されている。

【００２１】これらの構成により、下記のような効果が
得られる。

【００２２】ガラス基板上に５００ｎｍ程度以上の厚い
ポリシリコン層を０．２ｎｍ／ｓ以上の比較的速い速度
で直接成長でき、成長後のレーザーアニールによる多結
晶化プロセスを省略できる。また、厚膜なので表面付近
の結晶性が向上して高い移動度が達成できるので、均一
で良好な特性のＦＥＴが作製できる。

【００２３】１回の半導体層の成長でＦＥＴ部とエミッ
タ部が作製できるのでプロセスが簡単になる。また、２
度成長をしないために成長表面を大気中に露呈すること
がなく、成長界面を汚してしまう可能性がない。

【００２４】円形または多角形型のＦＥＴドレイン領域
にエミッタアレイが形成されているので、ＦＥＴのドレ
インから各々のエミッタまでの距離が平均化されること
により、エミッタまでの抵抗値が平均化され、その結果
各々のエミッタチップの電流放出特性が均一になる。さ
らに、エミッタアレイとアノード基板との間の空間電位
分布が基板面内で対称となり、電子の飛行方向が等方的
となる。また、ＦＥＴの（ゲート幅／ゲート長）比が必
然的に大きくとれるので、たとえＦＥＴの移動度が低く
ても電流量が大きいＦＥＴが作製できる。

【００２５】ＦＥＴが金属膜でノイズシールドされてい
るので、少しの外部ノイズの影響を受けてもＦＥＴが誤
動作してエミッタの放出電流量を大きく変動させてしま
うことがない。

【００２６】以上のような特徴の冷電子放出素子を平面
型画像表示装置に応用した場合に、均一性・高輝度など
の高い映像品質と低い消費電力、低いコストなどが実現
できる。

【００２７】

【発明の実施の形態】本発明の請求項１に記載の冷電子
放出素子は、基板上に成長した半導体層の成長表面に形
成されたこの半導体層と絶縁膜、電極からなる電界効果
型トランジスタ（ＦＥＴ）と、このＦＥＴのドレイン領
域またはドレイン領域と接する部分の前記半導体層をエ
ッチング加工することによって得られる１個または複数
個からなるエミッタより構成したことを特徴としたもの
であり、エミッタ形成が可能な程度の比較的厚い膜厚の
半導体層表面の結晶性は良好なので、そこにＦＥＴを形
成した場合に、エミッタの電子放出制御に最適な特性を
持つＦＥＴが実現できる。さらにその後、ＦＥＴのドレ
イン領域をエッチングしてエミッタを作製するので、１
回で形成した半導体層から、ＦＥＴとエミッタの両方を
形成できてプロセスが簡素化されて、コスト低減にも役
立つ。

【００２８】次に、本発明の請求項２に記載された冷電
子放出素子は、前記ＦＥＴと前記エミッタの両方を１回
で成長させた半導体層を利用して形成できるように構成
したことを特徴としたもので、簡易な低コストプロセス
が実現でき、かつ２回目の成長を行った場合に再成長界
面を汚すこともなく、安定な特性の冷電子放出素子を実
現できる。

【００２９】次に、本発明の請求項３と４に記載された
冷電子放出素子は、前記エミッタの先端が先鋭化された
コーン型であることと、前記エミッタとドレイン領域に
接触しないように引出電極が形成されていることを特徴
としたものであり、効率よくエミッタに高電界を集中さ
せることができるので、低電圧で電子を放出させること
ができ、さらに空間的に対称性よく電子を飛翔させるこ
とができる。

【００３０】次に、本発明の請求項５に記載された冷電
子放出素子は、前記基板が非晶質基板であることを特徴
としたものであり、非晶質（ガラス）の大型基板が利用
できるので、大量生産によるコスト低減及び表示素子に
応用した場合の大型化が可能である。

【００３１】次に、本発明の請求項６と７に記載された
冷電子放出素子は、前記基板と半導体層の間に基板から
の不純物拡散防止層を挿入すること、及び前記不純物拡
散防止層が二酸化シリコン或いは窒化シリコンの単層、
またはこれらの単層を組み合わせた複数層からなること
を特徴としたものであり、基板ガラスに含まれ半導体層
に悪影響を与えるアルカリイオンなどの不純物が、ガラ
スから半導体層に移動することを効果的に削減できて、
エミッタ制御に最適な特性のＦＥＴが制御性よく形成で
きる。

【００３２】次に、本発明の請求項８と９に記載された
冷電子放出素子は、前記半導体層が、周期律表における
IＶ族元素である炭素またはシリコン、ゲルマニウム単
体を主成分とする半導体、或いはこれらの組み合わせか
らなる化合物半導体、さらに周期律表におけるIII族元
素であるボロンまたはアルミニウム、ガリウム、インジ
ウムとＶ族元素である窒素またはリン、ヒ素、アンチモ
ンの組み合わせからなる化合物半導体であることを特徴
としたものであり、請求項１記載の冷電子放出素子はエ
ミッタにＦＥＴを付随させたものであるから、上記の元
素からなる半導体を用いればエミッタを駆動させるのに
必要な均一でエミッタ制御に最適な特性のＦＥＴを得る
ことができる。

【００３３】次に、本発明の請求項１０と１１に記載さ
れた冷電子放出素子は、前記半導体層が、不純物をドー
プされたｐ型半導体、ｎ型半導体であって、ｐ型半導体
層はボロンまたはアルミニウム、マグネシウム、亜鉛が
ドープされており、ｎ型半導体層はりんまたはヒ素、ア
ンチモン、シリコン、イオウがドープされていることを
特徴としたものであり、導電性を持ったエミッタなので
多くの電子放出量が取れ、かつ上記の不純物をドープし
たｐ型半導体層の場合にはｎチャネルの、ｎ型半導体の
場合にはｐチャネルのエミッタ制御に最適な特性のＦＥ
Ｔが制御性よく形成できる。

【００３４】次に、本発明の請求項１２に記載された冷
電子放出素子は、前記半導体層が、非晶質または水素化
処理非晶質、多結晶、水素化処理多結晶構造であること
を特徴としたものであり、ガラス基板上に均一でエミッ
タ制御に最適な特性のＦＥＴを形成できる。ガラス基板
を用いた場合には大きな基板上での形成ができるので、
コスト低減や大画面の表示素子への発展が期待できる。

【００３５】次に、本発明の請求項１３に記載された冷
電子放出素子は、ＦＥＴの絶縁膜が、二酸化シリコン或
いは窒化シリコンの単層、またはこれらの単層を組み合
わせた複数層からなることを特徴としたものであり、こ
れら絶縁膜は誘電率と絶縁性にすぐれているので、エミ
ッタ制御に最適な特性のＦＥＴが作製できる。さらに、
エミッタの引出電極やエッチングプロセス用のマスクと
しても共用できるので、プロセスが簡素化できる。

【００３６】次に、本発明の請求項１４に記載された冷
電子放出素子は、前記ＦＥＴの金属膜及びすべての金属
配線が、アルミニウム或いは銅、チタン、タンタルを主
成分として９５重量パーセント以上含む単層、またはこ
れらの単層を組み合わせた複数層からなることを特徴と
したものであり、ヒロックが抑制されたガラスとの密着
性のよい低抵抗金属配線が可能となり、さらに陽極酸化
による丈夫な酸化膜を利用したプロセスが採用できるな
どＦＥＴ付きエミッタ作製に最適である。

【００３７】次に、本発明の請求項１５と１６に記載さ
れた冷電子放出素子は、前記引出電極下に絶縁膜を、ま
た前記ＦＥＴ上にパッシベーション用絶縁膜を要する構
造において、引出電極下の絶縁膜のエッチング速度より
もパッシベーション用絶縁膜のエッチング速度が遅くな
るように絶縁膜を選択して、特に前記引出電極下の絶縁
膜に二酸化シリコン、及びＦＥＴ上のパッシベーション
膜に窒化シリコンを用いることを特徴としたものであ
り、二酸化シリコンが電気絶縁性、窒化シリコンが化学
的パッシベーション性を有しているためにそれぞれ引出
電極下の絶縁膜とＦＥＴ上のパッシベーション膜に適し
ており、さらに二酸化シリコンより窒化シリコンのエッ
チング速度が遅いので、二酸化シリコンをエッチングし
てエミッタを露呈する工程において予めＦＥＤ上に窒化
シリコンを形成していればエッチング液に対するＦＥＴ
の保護膜として利用できる。

【００３８】次に、本発明の請求項１７に記載された冷
電子放出素子は、前記引出電極下の絶縁膜の膜厚よりも
ＦＥＴゲート金属上の絶縁膜の膜厚が厚くなるように絶
縁膜を形成することを特徴としたものであり、引出電極
下の絶縁膜をエッチングしてエミッタを露呈する工程に
おいて、予めＦＥＤ上に厚い絶縁膜を形成していればエ
ッチング液に対するＦＥＴの保護膜として利用できる次に、本発明の請求項１８と１９に記載された冷電子放
出素子は、材料ガスが高温に熱した高融点金属に触れる
ことによって起こる触媒効果を利用した化学気相成長法
を用いて、前記半導体層または絶縁膜を形成して、特に
材料ガスには、モノシランまたはジシラン、水素、窒
素、アンモニア、メタン、エタン、プロパン、ブタン、
トリメチルガリウム、トリエチルガリウム、トリメチル
アルミニウム、アルシン、ホスフィン、ジボランの中の
１種または複数種を用いることを特徴としたものであ
り、５００℃以下の低温で０．２ｎｍ／ｓ以上の速い成
長速度ながら良質な膜が成長できるので、成長後のレー
ザーアニールなどを利用した結晶化プロセスも必要なく
て、請求項１に記載の電子放出素子用の半導体層と絶縁
膜を効率よく低コストで製造できる。

【００３９】次に、本発明の請求項２０に記載された冷
電子放出素子は、前記高融点金属がタングステンまたは
タンタル、モリブデンであることを特徴としたものであ
り、不純物が少なく触媒効果を大きくとれるので、請求
項１に記載の電子放出素子を効率よく安定に製造でき
る。

【００４０】次に、本発明の請求項２１に記載された冷
電子放出素子は、エミッタ形状を加工する時に前記ＦＥ
Ｔのゲート絶縁膜をエッチング用マスクとして利用する
ことを特徴としたもので、丈夫な絶縁膜をプロセス用マ
スクとして兼用することにより、プロセスの信頼性向上
と簡素化が図れる。

【００４１】次に、本発明の請求項２２と２３に記載さ
れた冷電子放出素子は、前記エミッタが形成されている
ＦＥＴのドレイン領域内の電気抵抗をイオン打ち込み法
によって調整して、さらにＦＥＴのドレイン領域内にイ
オンをドープする場合にＦＥＴゲート絶縁膜を残したま
まその上からドープすることを特徴としたものであり、
ＦＥＴ部の電気抵抗とは別にエミッタ部の電気抵抗を独
立して調整できて、さらにゲート絶縁膜の有無によって
その下部のドレイン領域内の不純物イオンドープ量も調
整できる。

【００４２】次に、本発明の請求項２４に記載された冷
電子放出素子は、前記半導体層を５００℃以下の窒素ま
たは不活性ガス中、或いは水素または水蒸気を含む雰囲
気中で熱処理することを特徴としたもので、例えばアモ
ルファスシリコン中の水素量を制御するように、熱処理
によって半導体層の結晶性の向上や特性の均一性が実現
でき、安定な特性の冷電子放出素子を実現できる。

【００４３】次に、本発明の請求項２５に記載された冷
電子放出素子は、請求項１に記載の電子放出素子の製造
方法において、基板上またはその上に形成された不純物
拡散防止層上に、ＦＥＴの半導体層、ゲート絶縁膜、ゲ
ート金属の３層を成長する工程と、前記ゲート金属とゲ
ート絶縁膜をパターニングしてＦＥＴゲートとゲート電
極を形成する工程と、前記ＦＥＴのドレイン領域の一部
をエッチングしてエミッタを形成する工程と、前記ＦＥ
Ｔのソースとドレインまたはエミッタの表面に不純物を
ドーピングする工程と、前記ＦＥＴ上に絶縁膜を介して
ソース電極を形成する工程と、前記エミッタに対して絶
縁膜または空間を介して引出電極を形成する工程と、前
記ＦＥＴまたはエミッタ領域を熱処理する工程を含んで
なることを特徴としたもので、これらの工程に従うこと
で請求項１に記載の電子放出素子を効率よく安定に製造
できる。

【００４４】次に、本発明の請求項２６と２７に記載さ
れた冷電子放出素子は、エミッタの表面が、化学的に不
活性かつ電子放出特性を損なわない保護膜で覆われてお
り、特に前記保護膜が炭素系薄膜であることを特徴とし
たものであり、エミッタ表面が化学的に不活性になるの
で、比較的低真空で残留ガスの吸着や衝突があっても電
子放出の安定したエミッタが得られる。

【００４５】次に、本発明の請求項２８に記載された冷
電子放出素子は、前記ＦＥＴのソースとゲート間または
ドレインとゲート間にソース及びドレインより電気抵抗
の高い層を挿入することを特徴としたものであり、ＦＥ
Ｔのホットエレクトロン効果やオフ電流を低減して、エ
ミッタ制御に最適な特性のＦＥＴを実現できる。

【００４６】次に、本発明の請求項２９に記載された冷
電子放出素子は、前記半導体層が歪超格子層または膜厚
１００ｎｍ以下の非晶質層を含む多結晶層または単結晶
層からなることを特徴ととしたものであり、基板と半導
体層の間に歪超格子層またはアモルファス層を挿入する
ことにより歪や欠陥が緩和され基板からの半導体層のハ
ガレもなく、安定な特性の冷電子放出素子を実現でき
る。

【００４７】次に、本発明の請求項３０と３１、３２、
３３に記載された冷電子放出素子は、エミッタアレイが
形成された円形または多角形形状のＦＥＴドレイン領域
と、このドレイン領域を取り囲む円形環または多角形環
型のＦＥＴゲート電極と、このＦＥＴのゲート電極を取
り囲むように形成されたＦＥＴソース電極から構成し
て、前記ＦＥＴドレイン領域内のエミッタは同心円状ま
たは回転対称型に配置して、または前記ＦＥＴ上にエミ
ッタアレイを回転対称型に取り囲んだ円形環または多角
形環の収束電極を形成したことを特徴としたもので、エ
ミッタチップからの電流放出特性が均一になり電子の飛
行方向も等方的となる。さらに、エミッタの電流制御に
最適なＦＥＴも作製できる。この収束電極には引出電極
膜１１を利用することをできる。

【００４８】次に、本発明の請求項３４と３５，３６に
記載された冷電子放出素子は、エミッタとＦＥＴからな
る冷電子放出素子において、ＦＥＴ上部を絶縁膜と金属
膜で覆って、前記金属膜に引出電極膜を利用して、前記
金属膜をアース電位とすることを特徴としたものであ
り、ＦＥＴが金属膜でシールドされるので、ノイズによ
る誤動作でエミッタの放出電流量を大きく変動させてし
まうことがない。

【００４９】（実施の形態１）以下に、本発明の一実施
の形態について、図１と図２、図３を用いて説明する。
図１において、１は基板であり、２は半導体層であり、
３はＦＥＴのゲート絶縁膜、４はＦＥＴのゲート金属、
５はＦＥＴのソース領域、６はＦＥＴのドレイン領域、
７はエミッタアレイである。例えば、ガラス基板１の上
に多結晶の半導体層２を結晶成長した場合に、本来結晶
の格子定数が異なるために、成長初期の膜厚２００ｎｍ
以下の薄膜では良好な結晶性が得られないが、膜厚５０
０ｎｍ以上になると徐々に欠陥の回復が進み結晶性が良
くなってくる。そこで、その結晶表面にＦＥＴを形成す
れば、例えば既存の化学気相成長法を用いて、微結晶シ
リコンやポリシリコンを成長させた場合には、電子移動
度１０ｃｍ²／Ｖ・ｓをこえるようなＦＥＴが容易に形
成できるので、エミッタの放出電流制御に適している。
そして、ＦＥＴ形成後にエミッタアレイ７は、ＦＥＴの
ドレイン領域６の半導体層２をエッチング加工すること
によって形成すれば、１回の半導体層２の成長で、ＦＥ
Ｔとエミッタの両方を形成することができ、かつ２回成
長した場合の成長前表面が空気中に露呈することもな
く、プロセスが簡易かつ結晶性の劣化がない。図２は、
図１の構造のエミッタ部に請求項３と４のコーン型エミ
ッタと引出電極を付加したものの断面図である。１は基
板、８は不純物拡散防止層、２は半導体層、３はＦＥＴ
のゲート絶縁膜、４はＦＥＴのゲート金属、９はＦＥＴ
のソース電極、５はＦＥＴのソース領域、６はＦＥＴの
ドレイン領域、１０はエミッタアレイ７内にある１つの
コーン型のエミッタ、１１は引出電極、１２は引出電極
下絶縁膜、１３はＦＥＴパッシベーション絶縁膜であ
る。Ｃ．Ａ．Ｓｐｉｎｄｔ他、Ｊｏｕｒｎａｌｏｆ
ＡｐｐｌｉｅｄＰｈｙｓｉｃｓ，ｖｏｌ．４７，ｐ．
５２４８，１９７６年．に記載されたコーン型のエミッ
タは引出電極とペアで一般的によく使われている。それ
は、先端が先鋭化されたコーン型エミッタが引出電極に
あけられた円形の穴の中心部に位置されるために、等方
的に先端部に電界が集中して、比較的低電圧で冷電子が
等方的に放出されるからである。故に、図１の構造にも
コーン型エミッタと引出電極を採用すれば良好な冷電子
放出特性が得られる。

【００５０】基板１は、シリコンなどの各種半導体の単
結晶基板や多結晶基板が用いられるが、特に非晶質のガ
ラス基板を用いた場合に大面積化が可能となり、コスト
の削減や表示素子に応用した場合の大画面化に対応でき
る。不純物拡散防止層８は、基板とその上部に作製する
半導体層の組成が異なる場合に、基板の構成元素が半導
体層へ熱拡散して不純物として悪影響をおよぼすことを
防止するためのものであり、半導体上に構成するＦＥＴ
の特性を安定化するために必要である。特に一般的なプ
ロセスに用いられる二酸化シリコンや窒化シリコンは緻
密な膜が容易に作製でき不純物拡散を効果的に抑制でき
る。半導体層２は、いわゆる周期律表におけるシリコン
などのIＶ族半導体またはガリウムヒ素などのIII−Ｖ族
半導体が利用できる。特に、ダイヤモンドや窒化ボロ
ン、窒化ガリウムなどのバンドギャップが広い半導体
は、それだけ電子親和力が小さくなるので、低電圧で真
空中への電子放出ができ、エミッタとして有利である。
また、シリコンはこれまでの集積回路としての技術蓄積
が豊富であり、安定な酸化膜も有しているので、エミッ
タを集積回路で制御する場合に有利である。いずれにせ
よＦＥＴを作製するために半導体が必要であり、かつ上
記半導体はエミッタとしても利用できるので、ＦＥＴ付
きエミッタを作製できる。また、半導体層２は、動作速
度が速く電流が取れるｎチャネルのＦＥＴを作製するた
めにはｐ型半導体を用いれば良く、IＶ族半導体の場合
にはボロンやアルミニウムをIII−Ｖ族半導体の場合に
はマグネシウムや亜鉛をドーピングして作る。逆にｐチ
ャネルＦＥＴを作製するためには、ｎ型半導体を用いれ
ば良く、IＶ族半導体の場合にはリンやヒ素をIII−Ｖ族
半導体の場合には、シリコンやイオウをドーピングして
作る。エミッタ動作制御用の電子回路を同時に集積する
場合には、ｃ−ＭＯＳ回路で構成するのが都合良く、こ
の場合にはｎとｐチャネルの両方のＦＥＴを用意する必
要がある。さらに、半導体層２は、結晶構造としては非
晶質や多結晶、単結晶が考えられるが、単結晶の場合に
は使用できる基板材料が制限されるので、大面積のガラ
ス基板を用いる場合には非晶質や多結晶を用いる必要が
ある。この場合に欠陥となる半導体内のダングリングボ
ンドを終端して結晶性を向上させるために水素化処理が
効果的である。ＦＥＴゲート絶縁膜３は、電気絶縁性が
高く緻密な構造の二酸化シリコン或いは窒化シリコン、
歪みを緩和する場合には、それらの単層を組み合わせた
複数層を利用する。また材料ガスが高温に熱した高融点
金属に触れることによって起こる触媒効果を利用した化
学気相成長法を用いれば、半導体層から窒化シリコンま
で半導体層にダメージを与えることなく連続成長ができ
るので、優れた特性のＦＥＴを作製できる。

【００５１】また、エミッタ形状を加工するときに、Ｆ
ＥＴのゲート絶縁膜をエッチング用マスクとして利用し
たり、ＦＥＴのドレイン領域内にイオンをドープする場
合に、ＦＥＴゲート絶縁膜を残したままその上からドー
プしたりする場合に、二酸化シリコン或いは窒化シリコ
ンを用いれば、イオン注入やエミッタ加工時のマスクと
しても有効に利用できる。

【００５２】ＦＥＴゲート金属４とＦＥＴソース電極
９、引出電極１１などの冷電子放出素子の金属配線に
は、安価で電気抵抗が低く、良質な陽極酸化膜が容易に
形成できるアルミニウム、またはより低電気抵抗と安価
な銅、ガラス基板との密着性が向上するチタン、良質な
陽極酸化膜が形成できるタンタルを用いる。また、それ
ら金属元素は、例えばアルミニウムの場合は、ヒロック
を抑えるためにネオジウムなどの他の元素を加えて、主
成分として９５重量パーセント以上を含んだ合金として
もよい。また、例えばガラス基板上への成膜に関して
は、先に１００ｎｍ以下のチタン薄膜を形成してからア
ルミニウムを形成すれば、密着性と電気伝導度が向上す
るように、それぞれの金属の特徴を生かすように、単層
またはこれらの単層を組み合わせた複数層から構成して
も良い。図３（ａ）から（ｆ）は、冷電子放出素子の作
製プロセスの１例を示す断面図であり、１は基板、８は
不純物拡散防止層、２は半導体層、３はＦＥＴゲート絶
縁膜、４はＦＥＴゲート金属、９はＦＥＴソース電極、
５はＦＥＴソース領域、６はＦＥＴドレイン領域、１０
はエミッタアレイ内の１つのコーン型エミッタ、１１は
引出電極、１２は引出電極下絶縁膜、１３はＦＥＴパッ
シベーション絶縁膜である。

【００５３】まず、（ａ）において、基板１上に不純物
拡散防止層８と半導体層２、ＦＥＴゲート絶縁膜３、Ｆ
ＥＴゲート金属４をプラズマ励起化学気相成長法などを
用いて連続して成膜する。次に、（ｂ）においてゲート
金属４とゲート絶縁膜３をリアクティブイオンエッチン
グなどのエッチング手法を用いてパターニングして、Ｆ
ＥＴとエミッタの位置と特定する。（ｃ）においては、
ゲート絶縁膜３をマスクにリアクティブイオンエッチン
グなどのエッチング手法を用いてコーン型エミッタを形
成する。（ｄ）においては、イオン注入などの不純物ド
ーピング技術を用いて、ＦＥＴソース領域５とＦＥＴド
レイン領域６を形成する。このとき、エミッタ部への不
純物ドーピングも同時に行う。（ｅ）においては、プラ
ズマ励起化学気相成長法などを利用して引出電極下絶縁
膜１２を形成してから、エッチングによってソース領域
５へのコンタクトホールを形成して、スパッタ法などを
用いてＦＥＴソース電極９を形成する。（ｆ）において
は、ＦＥＴパッシベーション絶縁膜１３と引出電極１１
をプラズマ励起化学気相成長法などを用いて順次形成す
る。最後に（ｇ）において、エミッタ上の引出電極１１
と引出電極下絶縁膜１２をエッチングして、コーン型エ
ミッタを露呈させる。

【００５４】１２の引出電極下絶縁膜と１３のＦＥＴパ
ッシベーション絶縁膜は、引出電極下の絶縁膜のエッチ
ング速度よりもパッシベーション用絶縁膜のエッチング
速度が遅くなるように、例えば引出電極下の絶縁膜を二
酸化シリコン、パッシベーション絶縁膜に窒化シリコン
を用いるか、または引出電極下の絶縁膜の膜厚よりもＦ
ＥＴゲート金属上の絶縁膜の膜厚が厚くなるように、絶
縁膜を形成すると都合がよい。それは、図３に示す作製
プロセスの（ｆ）から（ｇ）にかけて、フォトレジスト
を用いたエッチバック法によって、引出電極と引出電極
下絶縁膜をエッチングしてエミッタを露呈させるとき
に、引出電極下絶縁膜とパッシベーション絶縁膜が同じ
物質かつ同じ厚さで作製されているとＦＥＴ自体がエッ
チング液に侵されてしまうことになるからである。図３
（ａ）における半導体層２またはゲート絶縁膜３は、モ
ノシランまたはジシラン、水素、窒素、アンモニア、メ
タン、エタン、プロパン、ブタン、トリメチルガリウ
ム、トリエチルガリウム、トリメチルアルミニウム、ア
ルシン、ホスフィン、ジボランの中の１種または複数種
を材料ガスに利用して、これらのガスが高温に熱したタ
ングステンまたはタンタル、モリブデンなどの高融点金
属に触れることによって起こる触媒効果を利用した化学
気相成長法（この方法は、松村、応用物理、第６６巻、
ｐ．１０９４、１９９７年．にまとめられており、触媒
化学気相成長法とかホットワイヤー法と呼ばれてい
る。）を用いて成膜すると都合がよい。それは、この成
長法が、例えばシリコンの成膜においては、一般的によ
く使われているＲＦ放電を用いたプラズマ励起化学気相
成長法と比べて、比較的低温の５００℃以下の成長温度
でも電子移動度１０ｃｍ²／Ｖ・ｓをこえる、厚さ５０
０ｎｍ以上のポリシリコン膜を０．２から０．５ｎｍ／
ｓ程度の比較的速い成長速度で成膜ができるからであ
る。その結果、エキシマレーザーアニールなどによる多
結晶化のためのポストアニールプロセスが必要なくな
る。

【００５５】図３（ｃ）におけて、コーン型エミッタ形
状をエッチングで作製するときに、ゲート絶縁膜３の一
部をパターニングしてエッチング用マスクとして応用す
ればプロセスが簡素化する。

【００５６】図３（ｄ）において、ＦＥＴソース領域５
とＦＥＴドレイン領域６、コーン型エミッタ１０、ＦＥ
Ｔドレインとエミッタの間の電気抵抗はイオン打ち込み
法を用いて同時に調整できるので、プロセスが簡素化す
る。さらに、ＦＥＴドレインとエミッタ間にＦＥＴゲー
ト絶縁膜３の一部をパターニングして残してイオン打ち
込みを行うとその部分がドープされないかあるいはドー
プ量は少なくなるので、ＦＥＴドレインとエミッタ間の
全経路での電気抵抗をさらに複雑に調整することが可能
である。

【００５７】また、残すＦＥＴゲート絶縁膜３の厚みに
よっても半導体層へのドープ量を調整できるので電気抵
抗を調整できる。各々のエミッタとドレイン間の電気抵
抗を調整できれば、各々のエミッタからの電子放出量を
均一化できて、さらに特公平７−１１８２５９号公報に
提案されているように、電気抵抗を高抵抗化すれば抵抗
の負帰還作用によりエミッタからの電子放出量の時間変
動も安定化できる。

【００５８】図３（ｇ）において、熱処理によって半導
体層２の結晶性を向上させてＦＥＴの特性と面内均一性
を向上させることができる。特に、アモルファスシリコ
ンやポリシリコンの場合には、水素を多く含んだ窒化シ
リコンパッシベーション膜を形成している場合には窒素
または不活性ガス中でも良いが、一般的には水素または
水蒸気を含む雰囲気中で熱処理すると効果的にＦＥＴ特
性が改善できる。

【００５９】（実施の形態２）以下に、本発明の他の実
施の形態について、図４を用いて説明する。エミッタ１
０の表面を化学的に不活性かつ電子放出特性を損なわな
い保護膜１４、例えばダイヤモンドやダイヤモンドライ
クカーボンなどの炭素系保護膜１４で覆うとエミッタの
表面が化学的に不活性になるので真空中残留ガスの衝突
や吸着によるダメージをうけることなく、比較的低真空
度においても良好な電子放出特性を維持できる。作製方
法は図３（ｆ）工程後に、電極パッド部以外の所に市販
のマイクロ波励起プラズマ化学気相成長法を用いて形成
できる。

【００６０】（実施の形態３）以下に、本発明のその他
の実施の形態について、図５を用いて説明する。

【００６１】液晶ディスプレイの薄膜トランジスタ（Ｔ
ＦＴ）においてもオフ電流を低減するために、１つのト
ランジスタに複数のゲートを有するマルチゲート構造や
Ｓ．Ｓｅｋｉ他，ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖ
ｉｃｅＬｅｔｔｅｒｓ，ＥＤＬ−８，ｐ．４３４，１
９８７．などに述べられているようなゲートとソース・
ドレイン電極の間の不純物ドープ量を減らしたＬｉｇｈ
ｔｌｙＤｏｐｅｄＤｒａｉｎ（ＬＤＤ）構造やギャ
ップを設けたオフセット構造が用いられている。ＦＥＴ
付きエミッタにおいても、Ｔ．ＭＡＴＳＵＫＡＷＡ他，
ＩＤＷ’９８，Ｐｒｏｃｅｅｄｉｎｇｓ，ＦＥＤ２−
４，ｐ．６７１（Ｄｅｃ．７−９，１９９８，ＫＯＢ
Ｅ）に述べられているように「ドレイン端付近の高電界
が引き起こすインパクトイオン化による放出電流のドリ
フト現象」が指摘されている。そのため、図５に示すよ
うに、一般的なＴＦＴにおけるＬＤＤ構造作製と同様の
方法で、１５の高電気抵抗領域をゲートとソース・ドレ
インの間に挿入することにより、効果的にオフ電流とイ
ンパクトイオン効果を低減できる。

【００６２】（実施の形態４）以下に、本発明のその他
の実施の形態について、図６を用いて説明する。

【００６３】ガラス基板または不純物拡散防止層が非晶
質またはその上部に形成する半導体層の格子定数と異な
った場合に、その上に成長した半導体層の結晶化は難し
く、例え結晶化したとしても歪みや欠陥密度が大きくな
ってしまう。

【００６４】その良質な結晶性を阻害する歪みや欠陥密
度を緩和するためには、基板と半導体層間または不純物
拡散防止層と半導体層間に、Ｔ．Ｓｏｇａ他，Ｊ．Ａｐ
ｐｌ．Ｐｈｙｓ．５７，ｐ．４５７８，１９８５年．な
どで一般的に知られている歪超格子１６またはＭ．Ａｋ
ｉｙａｍａ他，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．２
３，ｐ．Ｌ８４３，１９８４年．などで一般的に知られ
ている膜厚１００ｎｍ以下のアモルファス層１６を挿入
すれば有効である。

【００６５】例えば、ガラス上にポリシリコンを成長す
る場合には、プラズマ励起化学気相成長法を用いて、シ
リコンとゲルマニウム歪超格子など、または膜厚１００
ｎｍ以下のアモルファスシリコン層を挿入すれば、界面
付近に発生する結晶欠陥の伝搬が食い止められ、さらに
格子定数や熱膨張係数差によって形成される歪みが緩和
され、結晶化が推進されることになる。アモルファスシ
リコンの成長はポリシリコン成長前に同じ成長法にて、
ポリシリコン成長温度より低温で成長して形成すること
もできる。特にこのアモルファスシリコン層は、その後
のポリシリコンの多結晶化を基板面内全体に均一化する
のに有効である。

【００６６】（実施の形態５）以下に、本発明のその他
の発明の実施の形態について、図７と図８を用いて説明
する。

【００６７】作製プロセスは図３と同等であるが、図７
に示すようにＦＥＴにリングゲート構造を用いて、その
中心部の円形ドレイン領域にエミッタを形成しているこ
とが特徴である。

【００６８】ＦＥＴゲートから各々のエミッタまでの距
離が等しくなるように、円形ドレイン領域６の中にエミ
ッタ１０が同心円状または回転対称型に配置されてい
る。そのためにＦＥＴの漏れ電流防止効果だけでなく、
各々のエミッタまでの電気抵抗が均等となるので、各々
のエミッタからの放出電流が均一化する。

【００６９】さらに、引出電極１１やゲート金属４、ソ
ース電極３が作る電磁界によって、エミッタからの放出
電子が受ける影響が等方的となるために、電子の飛翔方
向も偏りが無く等方的となる。さらに、リング型にする
ことによりＦＥＴの（ゲート幅Ｗ／ゲート長Ｌ）比が必
然的に大きくとれるので、たとえ半導体層の移動度が低
くても電流量が大きいＦＥＴが作製できる。

【００７０】また、従来の図１０（ａ）と比較して、同
じ電流量のＦＥＴを作製した場合には、ゲートの面積
（ＷＸＬ）も大きくとれるので、各々のＦＥＴの作製寸
法バラツキによる（Ｗ／Ｌ）の基板面内バラツキは抑え
られる。

【００７１】しかしながら、ｎチャネルのＦＥＴの場合
には、ゲート電圧は通常正電界で制御するので、エミッ
タからの放出電子を引きつける力が働き、わずかではあ
るが放出電子が基板面内で広がってしまうことになる。
そこで、図８に示すようにリングＦＥＴ上に負の電界を
かけた収束電極１７を形成すれば、放出電子の拡がり角
を調整することができる。この収束電極１７には、パタ
ーニングの工夫により図３（ｆ）の引出電極１１をうま
く利用することもできる。

【００７２】（実施の形態６）以下に、本発明のその他
の実施の形態について、図９を用いて説明する。

【００７３】ＦＥＴ全体が金属膜１８で覆われているの
でＦＥＴに対するノイズシールドとなり、わずかな外部
ノイズがゲート金属に誘導ノイズを与えてＦＥＴのドレ
イン部に形成されたエミッタからの放出電流に大きな誤
動作による変動を与えることが無くなる。この金属膜１
８には、パターニングの工夫により図３（ｆ）の引出電
極１１が利用できる。また、十分なノイズシールド効果
を得るためには、金属膜１８はアース電位に接地すれば
よい。

【００７４】

【発明の効果】以上のように本発明の冷電子放出素子に
よれば、大型のガラス基板上に、１回の半導体層成長だ
けでポストアニールなどを省略した簡易なプロセスによ
る均一で良好な特性のＦＥＴ付きエミッタアレイを作製
できる。さらに、ＦＥＴに金属膜シールド型のリングゲ
ートＦＥＴを用いることにより、外部ノイズに強く、比
較的大きな電流放出特性を均一に制御でき、電子の飛行
方向も等方的なエミッタ特性が得られる。故に、以上の
ような特徴の冷電子放出素子を平面型画像表示装置に応
用した場合に、均一性・高輝度などの高い映像品質と低
い消費電力、低いコストなどが実現できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における冷電子放出素子
の断面図

【図２】本発明の実施の形態１におけるコーン型冷電子
放出素子の断面図

【図３】本発明の実施の形態１における冷電子放出素子
の作製プロセスの断面図

【図４】本発明の実施の形態２における冷電子放出素子
の断面図

【図５】本発明の実施の形態３における冷電子放出素子
の断面図

【図６】本発明の実施の形態４における冷電子放出素子
の断面図

【図７】（ａ）本発明の実施の形態５における冷電子放
出素子の表面図（ｂ）本発明の実施の形態５における冷電子放出素子の
断面図

【図８】本発明の実施の形態５における収束電極付冷電
子放出素子の断面図

【図９】本発明の実施の形態６における冷電子放出素子
の断面図

【図１０】（ａ）従来の冷電子放出素子の斜視図（ｂ）同素子の要部拡大断面図

【図１１】従来の冷電子放出素子の作製方法を説明する
断面図

【符号の説明】１基板２半導体層３ＦＥＴゲート絶縁膜４ＦＥＴゲート金属５ＦＥＴソース領域６ＦＥＴドレイン領域７エミッタアレイ８不純物拡散防止層９ＦＥＴソース電極１０エミッタアレイ内の１つのコーン型エミッタ１１引出電極１２引出電極下絶縁膜１３ＦＥＴパッシベーション絶縁膜１４保護膜１５高電気抵抗層１６歪超格子または非晶質層１７収束電極１８シールド金属膜１９ドレイン電極２０非晶質シリコン２１フォトレジスト２２二酸化シリコンマスク２３ＴＦＴ２４二酸化シリコン絶縁膜

Claims

【特許請求の範囲】

【請求項１】基板上に成長した半導体層の成長表面に
形成されたこの半導体層と絶縁膜、電極からなる電界効
果型トランジスタ（ＦＥＴ）と、このＦＥＴのドレイン
領域またはドレイン領域と接する部分の前記半導体層を
エッチング加工することによって得られる１個または複
数個からなるエミッタより構成したことを特徴とする冷
電子放出素子。
【請求項２】ＦＥＴとエミッタの両方を、１回で成長
させた半導体層を利用して形成できるように構成したこ
とを特徴とする請求項１記載の冷電子放出素子の製造方
法。
【請求項３】エミッタの先端が先鋭化されたコーン型
であることを特徴とする請求項１記載の冷電子放出素
子。
【請求項４】エミッタとドレイン領域に接触しないよ
うに、引出電極が形成されていることを特徴とする請求
項１記載の冷電子放出素子。
【請求項５】基板が非晶質基板であることを特徴とす
る請求項１記載の冷電子放出素子。
【請求項６】基板と半導体層の間に基板からの不純物
拡散防止層を挿入することを特徴とする請求項１記載の
冷電子放出素子。
【請求項７】不純物拡散防止層が二酸化シリコン或い
は窒化シリコンの単層、またはこれらの単層を組み合わ
せた複数層からなることを特徴とする請求項１と６記載
の冷電子放出素子。
【請求項８】半導体層が、周期律表におけるIＶ族元
素である炭素またはシリコン、ゲルマニウム単体を主成
分とする半導体、或いはこれらの組み合わせからなる化
合物半導体であることを特徴とする請求項１記載の冷電
子放出素子。
【請求項９】半導体層が、周期律表におけるIII族元
素であるボロンまたはアルミニウム、ガリウム、インジ
ウムとＶ族元素である窒素またはリン、ヒ素、アンチモ
ンの組み合わせからなる化合物半導体であることを特徴
とする請求項１記載の冷電子放出素子。
【請求項１０】半導体層は、不純物をドープされたｐ
型半導体、ｎ型半導体であることを特徴とする請求項１
記載の冷電子放出素子。
【請求項１１】半導体層は、ボロンまたはアルミニウ
ム、マグネシウム、亜鉛をドープされたｐ型半導体、或
いはりんまたはヒ素、アンチモン、シリコン、イオウを
ドープされたｎ型半導体であることを特徴とする請求項
１と１０記載の冷電子放出素子。
【請求項１２】半導体層は非晶質または水素化処理非
晶質、多結晶、水素化処理多結晶構造であることを特徴
とする請求項１記載の冷電子放出素子。
【請求項１３】ＦＥＴの絶縁膜が、二酸化シリコン或
いは窒化シリコンの単層、またはこれらの単層を組み合
わせた複数層からなることを特徴とする請求項１記載の
冷電子放出素子。
【請求項１４】ＦＥＴの金属膜及びすべての金属配線
が、アルミニウム或いは銅、チタン、タンタルを主成分
として９５重量パーセント以上含む単層、またはこれら
の単層を組み合わせた複数層からなることを特徴とする
請求項１記載の冷電子放出素子。
【請求項１５】引出電極下に絶縁膜を、また前記ＦＥ
Ｔ上にパッシベーション用絶縁膜を要する構造におい
て、引出電極下の絶縁膜のエッチング速度よりもパッシ
ベーション用絶縁膜のエッチング速度が遅くなるように
絶縁膜を選択することを特徴とする請求項１記載の冷電
子放出素子。
【請求項１６】引出電極下の絶縁膜に二酸化シリコ
ン、及びＦＥＴ上のパッシベーション膜に窒化シリコン
を用いることを特徴とする請求項１と１５記載の冷電子
放出素子。
【請求項１７】引出電極下の絶縁膜の膜厚よりもＦＥ
Ｔゲート金属上の絶縁膜の膜厚が厚くなるように絶縁膜
を形成することを特徴とする請求項１記載の冷電子放出
素子。
【請求項１８】材料ガスが高温に熱した高融点金属に
触れることによって起こる触媒効果を利用した化学気相
成長法を用いて、前記半導体層または絶縁膜を形成する
ことを特徴とする請求項１記載の冷電子放出素子の製造
方法。
【請求項１９】材料ガスが、モノシランまたはジシラ
ン、水素、窒素、アンモニア、メタン、エタン、プロパ
ン、ブタン、トリメチルガリウム、トリエチルガリウ
ム、トリメチルアルミニウム、アルシン、ホスフィン、
ジボランの中の１種または複数種であることを特徴とす
る請求項１と１８記載の冷電子放出素子の製造方法。
【請求項２０】高融点金属がタングステンまたはタン
タル、モリブデンであることを特徴とする請求項１と１
８記載の冷電子放出素子の製造方法。
【請求項２１】エミッタ形状を加工する時に、ＦＥＴ
のゲート絶縁膜をエッチング用マスクとして利用するこ
とを特徴とする請求項１記載の冷電子放出素子の製造方
法。
【請求項２２】エミッタが形成されているＦＥＴのド
レイン領域内の電気抵抗をイオン打ち込み法によって調
整することを特徴とする請求項１記載の冷電子放出素子
の製造方法。
【請求項２３】エミッタが形成されているＦＥＴのド
レイン領域内にイオンをドープする場合にＦＥＴゲート
絶縁膜を残したままその上からドープすることを特徴と
する請求項１と２２記載の冷電子放出素子の製造方法。
【請求項２４】半導体層を５００℃以下の窒素または
不活性ガス中、或いは水素または水蒸気を含む雰囲気中
で熱処理することを特徴とする請求項１記載の冷電子放
出素子の製造方法。
【請求項２５】請求項１に記載の電子放出素子の製造
方法において、基板上またはその上に形成された不純物
拡散防止層上に、ＦＥＴの半導体層、ゲート絶縁膜、ゲ
ート金属の３層を成長する工程と、前記ゲート金属とゲ
ート絶縁膜をパターニングしてＦＥＴゲートとゲート電
極を形成する工程と、前記ＦＥＴのドレイン領域の一部
をエッチングしてエミッタを形成する工程と、前記ＦＥ
Ｔのソースとドレインまたはエミッタの表面に不純物を
ドーピングする工程と、前記ＦＥＴ上に絶縁膜を介して
ソース電極を形成する工程と、前記ＦＥＴ上にパッシベ
ーション膜を形成する工程と、前記エミッタに対して絶
縁膜または空間を介して引出電極を形成する工程と、前
記ＦＥＴまたはエミッタ領域を熱処理する工程を含んで
なることを特徴とする請求項１記載の冷電子放出素子の
製造方法。
【請求項２６】前記エミッタの表面が、化学的に不活
性かつ電子放出特性を損なわない保護膜で覆われている
ことを特徴とする請求項１記載の冷電子放出素子。
【請求項２７】保護膜が炭素系薄膜であることを特徴
とする請求項１と２６記載の冷電子放出素子。
【請求項２８】ＦＥＴのソースとゲート間またはドレ
インとゲート間にソース及びドレインより電気抵抗の高
い層を挿入することを特徴とする請求項１記載の冷電子
放出素子。
【請求項２９】半導体層が歪超格子層または膜厚１０
０ｎｍ以下の非晶質層を含む多結晶層または単結晶層か
らなることを特徴とする請求項１記載の冷電子放出素
子。
【請求項３０】エミッタアレイが形成された円形また
は多角形形状のＦＥＴドレイン領域と、このドレイン領
域を取り囲む円形環または多角形環型のＦＥＴゲート電
極と、このＦＥＴのゲート電極を取り囲むように形成さ
れたＦＥＴソース電極から構成したことを特徴とする冷
電子放出素子。
【請求項３１】ＦＥＴドレイン領域内にエミッタが同
心円状または回転対称型に配置されたことを特徴とする
請求項３０記載の冷電子放出素子。
【請求項３２】ＦＥＴ上に、エミッタアレイを回転対
称型に取り囲んだ円形環または多角形環の収束電極を形
成したことを特徴とする請求項３０記載の冷電子放出素
子。
【請求項３３】収束電極に引出電極膜を利用すること
を特徴とする請求項３０と３２記載の冷電子放出素子。
【請求項３４】エミッタとＦＥＴからなる冷電子放出
素子において、ＦＥＴ上部を絶縁膜と金属膜で覆うこと
を特徴とした冷電子放出素子。
【請求項３５】金属膜に引出電極膜を利用することを
特徴とする請求項３４記載の冷電子放出素子。
【請求項３６】金属膜をアース電位とすることを特徴
とする請求項３４記載の冷電子放出素子。