JP3502883B2 - 冷電子放出素子及びその製造方法 - Google Patents
冷電子放出素子及びその製造方法Info
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- JP3502883B2 JP3502883B2 JP21369297A JP21369297A JP3502883B2 JP 3502883 B2 JP3502883 B2 JP 3502883B2 JP 21369297 A JP21369297 A JP 21369297A JP 21369297 A JP21369297 A JP 21369297A JP 3502883 B2 JP3502883 B2 JP 3502883B2
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Description
【０００１】
【発明の属する技術分野】本発明は、強電界によって冷
電子を放出する電界放射型の冷電子放出素子及びその製
造方法に関する。より詳しくは、光プリンタ、電子顕微
鏡、電子ビーム露光装置などの電子発生源や電子銃とし
て、あるいは照明ランプの超小型照明源として、特に、
平面ディスプレイを構成するアレイ状のＦＥＡ(Field E
mitter Array）の電子発生源として有用な冷電子放出素
子及びその製造方法に関する。
電子を放出する電界放射型の冷電子放出素子及びその製
造方法に関する。より詳しくは、光プリンタ、電子顕微
鏡、電子ビーム露光装置などの電子発生源や電子銃とし
て、あるいは照明ランプの超小型照明源として、特に、
平面ディスプレイを構成するアレイ状のＦＥＡ(Field E
mitter Array）の電子発生源として有用な冷電子放出素
子及びその製造方法に関する。
【０００２】
【従来の技術】従来より、電子ディスプレイデバイスと
して陰極線管が広く用いられているが、陰極線管は、電
子銃のカソードから熱電子を放出させるためにエネルギ
ー消費量が大きく、また、構造的に大きな容積を必要と
するなどの問題があった。
して陰極線管が広く用いられているが、陰極線管は、電
子銃のカソードから熱電子を放出させるためにエネルギ
ー消費量が大きく、また、構造的に大きな容積を必要と
するなどの問題があった。
【０００３】このため、熱電子ではなく冷電子を利用で
きるようにして、全体としてエネルギー消費量を低減さ
せ、しかも、デバイス自体を小形化した平面型のディス
プレイが求められ、更に、近年では、そのような平面型
ディスプレイに高速応答性と高解像度とを実現すること
も強く求められている。
きるようにして、全体としてエネルギー消費量を低減さ
せ、しかも、デバイス自体を小形化した平面型のディス
プレイが求められ、更に、近年では、そのような平面型
ディスプレイに高速応答性と高解像度とを実現すること
も強く求められている。
【０００４】このような冷電子を利用する平面型ディス
プレイの構造としては、高真空の平板セル中に、微小な
冷電子放出素子をアレイ状に配したものが有望視されて
いる。そして、そのために使用する冷電子放出素子とし
て、電界放射現象を利用した電界放射型の冷電子放出素
子が注目されている。この電界放射型の冷電子放出素子
は、物質に印加する電界の強度を上げると、その強度に
応じて物質表面のエネルギー障壁の幅が次第に狭まり、
電界強度が１０7V／ｃｍ以上の強電界となると、物質中
の電子がトンネル効果によりそのエネルギー障壁を突破
できるようになり、そのため物質から電子が放出される
という現象を利用している。この場合、電場がポアッソ
ンの方程式に従うために、電子を放出する部材（エミッ
タ）に電界が集中する部分を形成すると、比較的低い引
き出し電圧で効率的に冷電子の放出を行うことができ
る。
プレイの構造としては、高真空の平板セル中に、微小な
冷電子放出素子をアレイ状に配したものが有望視されて
いる。そして、そのために使用する冷電子放出素子とし
て、電界放射現象を利用した電界放射型の冷電子放出素
子が注目されている。この電界放射型の冷電子放出素子
は、物質に印加する電界の強度を上げると、その強度に
応じて物質表面のエネルギー障壁の幅が次第に狭まり、
電界強度が１０7V／ｃｍ以上の強電界となると、物質中
の電子がトンネル効果によりそのエネルギー障壁を突破
できるようになり、そのため物質から電子が放出される
という現象を利用している。この場合、電場がポアッソ
ンの方程式に従うために、電子を放出する部材（エミッ
タ）に電界が集中する部分を形成すると、比較的低い引
き出し電圧で効率的に冷電子の放出を行うことができ
る。
【０００５】このような電界放射型の冷電子放出素子の
一般的なものとしては、図５に示すように、先端が尖っ
た円錐形の冷電子放出素子を例示することができる。こ
の素子においては、絶縁性基板５１上に導電層５２、絶
縁層５３及びゲート電極５４が順次積層されており、そ
の絶縁層５３及びゲート電極５４には、導電層５２に達
する開口部Ａが形成されている。そして、その開口部Ａ
内の導電層５２上には、少なくともゲート電極５４に接
触しないように、点状突起Ｐｏを有する円錐形状のエミ
ッタ５５が形成されている。
一般的なものとしては、図５に示すように、先端が尖っ
た円錐形の冷電子放出素子を例示することができる。こ
の素子においては、絶縁性基板５１上に導電層５２、絶
縁層５３及びゲート電極５４が順次積層されており、そ
の絶縁層５３及びゲート電極５４には、導電層５２に達
する開口部Ａが形成されている。そして、その開口部Ａ
内の導電層５２上には、少なくともゲート電極５４に接
触しないように、点状突起Ｐｏを有する円錐形状のエミ
ッタ５５が形成されている。
【０００６】このような円錐形エミッタでは、スピント
型エミッタが広く知られている。
型エミッタが広く知られている。
【０００７】スピント型エミッタを備えた冷電子放出素
子の製造例を、図６（ａ）〜（ｄ）を参照しながら説明
する。
子の製造例を、図６（ａ）〜（ｄ）を参照しながら説明
する。
【０００８】まず、図６（ａ）に示すように、予め導電
層６２が形成された絶縁性基板６１上に、絶縁層６３及
びゲート電極６４をスパッタ法又は真空蒸着法等により
順次成膜する。続いて、フォトリソグラフィー法と反応
性イオンエッチング法（ＲＩＥ）とを利用して絶縁層６
３及びゲート電極６４の一部を、導電層６２が露出する
まで円形の孔（ゲート孔）が開口するようにエッチング
する。
層６２が形成された絶縁性基板６１上に、絶縁層６３及
びゲート電極６４をスパッタ法又は真空蒸着法等により
順次成膜する。続いて、フォトリソグラフィー法と反応
性イオンエッチング法（ＲＩＥ）とを利用して絶縁層６
３及びゲート電極６４の一部を、導電層６２が露出する
まで円形の孔（ゲート孔）が開口するようにエッチング
する。
【０００９】次に、図６（ｂ）に示すように、斜方蒸着
によりリフトオフ材６５をゲート電極６４上面と側面に
のみ形成する。リフトオフ材６５の材料としては、Ａ
ｌ、ＭｇＯ等が多く使用されている。
によりリフトオフ材６５をゲート電極６４上面と側面に
のみ形成する。リフトオフ材６５の材料としては、Ａ
ｌ、ＭｇＯ等が多く使用されている。
【００１０】続いて、図６（ｃ）に示すように、導電層
６２上に、その垂直な方向から通常の異方性蒸着によ
り、エミッタ６６用の金属材料を蒸着する。このとき、
蒸着の進行につれて、ゲート孔の開口径が狭まると同時
に導電層６２上に円錐形のエミッタ６６が自己整合的に
形成される。蒸着は、最終的にゲート孔が閉じるまで行
なう。エミッタの材料としては、Ｍｏ、Ｎｉ等を使用し
ている。
６２上に、その垂直な方向から通常の異方性蒸着によ
り、エミッタ６６用の金属材料を蒸着する。このとき、
蒸着の進行につれて、ゲート孔の開口径が狭まると同時
に導電層６２上に円錐形のエミッタ６６が自己整合的に
形成される。蒸着は、最終的にゲート孔が閉じるまで行
なう。エミッタの材料としては、Ｍｏ、Ｎｉ等を使用し
ている。
【００１１】最後に、図６（ｄ）に示すように、リフト
オフ材６５をエッチングにより剥離し、必要に応じてゲ
ート電極６４をパターニングする。これによりスピント
型エミッタを備えた冷電子放出素子が得られる。
オフ材６５をエッチングにより剥離し、必要に応じてゲ
ート電極６４をパターニングする。これによりスピント
型エミッタを備えた冷電子放出素子が得られる。
【００１２】このようなスピント型エミッタを備えた冷
電子放出素子では、異方性蒸着法により自己整合的に円
錐形状のエミッタが簡便に形成でき、さらにエミッタの
材料が広範囲に選定できるという利点を有している。
電子放出素子では、異方性蒸着法により自己整合的に円
錐形状のエミッタが簡便に形成でき、さらにエミッタの
材料が広範囲に選定できるという利点を有している。
【００１３】スピント型エミッタに代表される、微細加
工技術を利用した冷電子放出素子を特に平面ディスプレ
イ等に適用する場合、エミッタからのエミッション電流
の変動が小さいことが、高品位の画質を得るには必要不
可欠である。
工技術を利用した冷電子放出素子を特に平面ディスプレ
イ等に適用する場合、エミッタからのエミッション電流
の変動が小さいことが、高品位の画質を得るには必要不
可欠である。
【００１４】エミッション電流の変動は、エミッタを集
積化することで、ある程度低減することが可能である。
これは、集積化により個々のエミッタにおけるエミッシ
ョン特性のばらつきの影響が低減されるためである。し
かしながら、この方法では各エミッタからのエミッショ
ン電流を見かけ上平均化するにすぎないため、局所的に
現れる異常に大きなエミッション電流を抑制することは
不可能である。
積化することで、ある程度低減することが可能である。
これは、集積化により個々のエミッタにおけるエミッシ
ョン特性のばらつきの影響が低減されるためである。し
かしながら、この方法では各エミッタからのエミッショ
ン電流を見かけ上平均化するにすぎないため、局所的に
現れる異常に大きなエミッション電流を抑制することは
不可能である。
【００１５】このようなエミッション電流の変動を低減
する手段として、米国特許3789471では、スピント型エ
ミッタにおいて、導電層とエミッタの間に抵抗層を設け
る技術が示されている。
する手段として、米国特許3789471では、スピント型エ
ミッタにおいて、導電層とエミッタの間に抵抗層を設け
る技術が示されている。
【００１６】このような抵抗層を具備した冷電子放出素
子の構成例を、図７を参照しながら説明する。
子の構成例を、図７を参照しながら説明する。
【００１７】絶縁性基板７１上に導電層７２、抵抗層７
３、絶縁層７４及びゲート電極７５が順次積層されてお
り、その絶縁層７４及びゲート電極７５には、抵抗層７
３に達する開口部Ａが形成されている。そして、その開
口部Ａ内の抵抗層７３上には、少なくともゲート電極７
５に接触しないように、円錐形状のエミッタ７６が形成
されている。
３、絶縁層７４及びゲート電極７５が順次積層されてお
り、その絶縁層７４及びゲート電極７５には、抵抗層７
３に達する開口部Ａが形成されている。そして、その開
口部Ａ内の抵抗層７３上には、少なくともゲート電極７
５に接触しないように、円錐形状のエミッタ７６が形成
されている。
【００１８】この場合、抵抗層７３は導電層７２とエミ
ッタ７６との間に電気的に直列に挿入されている。この
抵抗層７３により、素子間の電流を均一化する作用が得
られ、さらに素子破壊につながる大電流を低減するとと
もに、エミッション電流の変動も抵抗層７３の抵抗値に
比例して減少させることが可能となる。抵抗層７３の比
抵抗は１０2から１０6Ω・ｃｍが適当とされている。
ッタ７６との間に電気的に直列に挿入されている。この
抵抗層７３により、素子間の電流を均一化する作用が得
られ、さらに素子破壊につながる大電流を低減するとと
もに、エミッション電流の変動も抵抗層７３の抵抗値に
比例して減少させることが可能となる。抵抗層７３の比
抵抗は１０2から１０6Ω・ｃｍが適当とされている。
【００１９】一方、半導体集積回路製造技術を応用した
シリコンエミッタもまた広く知られている(Tech.Dig.IV
MC.,(1991) p26)。
シリコンエミッタもまた広く知られている(Tech.Dig.IV
MC.,(1991) p26)。
【００２０】シリコンエミッタを備えた冷電子放出素子
の製造例を、図８（ａ）〜（ｅ）を参照しながら説明す
る。
の製造例を、図８（ａ）〜（ｅ）を参照しながら説明す
る。
【００２１】まず、図８（ａ）に示すように、単結晶シ
リコン基板８１を熱酸化して表面に酸化シリコン層を形
成し、その酸化シリコン層をフォトリソグラフィー法を
利用して円形にパターニングすることにより、円形のエ
ッチングマスク用酸化シリコン層８２を形成する。この
酸化シリコン層８２は後述するようにリフトオフ材とし
ても機能する。なお、酸化シリコン層８２の径はほぼゲ
ート径に相当する。
リコン基板８１を熱酸化して表面に酸化シリコン層を形
成し、その酸化シリコン層をフォトリソグラフィー法を
利用して円形にパターニングすることにより、円形のエ
ッチングマスク用酸化シリコン層８２を形成する。この
酸化シリコン層８２は後述するようにリフトオフ材とし
ても機能する。なお、酸化シリコン層８２の径はほぼゲ
ート径に相当する。
【００２２】次に、図８（ｂ）に示すように、サイドエ
ッチレートの高い条件の反応性イオンエッチング法（Ｒ
ＩＥ）によりシリコン基板８１をエッチングし、エミッ
タ８３を形成する。
ッチレートの高い条件の反応性イオンエッチング法（Ｒ
ＩＥ）によりシリコン基板８１をエッチングし、エミッ
タ８３を形成する。
【００２３】続いて、図８（ｃ）に示すように、熱酸化
によりシリコン基板８１及びエミッタ８３の表面にエミ
ッタ先端先鋭化用酸化シリコン層８４を形成する。この
酸化シリコン層８４の形成時に発生する応力により、酸
化シリコン層８４の内側のエミッタ８３の先端が容易に
尖鋭化される。
によりシリコン基板８１及びエミッタ８３の表面にエミ
ッタ先端先鋭化用酸化シリコン層８４を形成する。この
酸化シリコン層８４の形成時に発生する応力により、酸
化シリコン層８４の内側のエミッタ８３の先端が容易に
尖鋭化される。
【００２４】そして、図８（ｄ）に示すように、異方性
蒸着法により絶縁層８５、ゲート電極８６を積層する。
蒸着法により絶縁層８５、ゲート電極８６を積層する。
【００２５】最後に、図８（ｅ）に示すように、リフト
オフ材としても機能するエッチングマスク用酸化シリコ
ン層８２をエッチングによりリフトオフし、更に、エミ
ッタ８３の表面の酸化シリコン層８４をエッチング除去
する。そして必要に応じてゲート電極８６をパターニン
グする。これによりシリコンエミッタを備えた冷電子放
出素子が得られる。
オフ材としても機能するエッチングマスク用酸化シリコ
ン層８２をエッチングによりリフトオフし、更に、エミ
ッタ８３の表面の酸化シリコン層８４をエッチング除去
する。そして必要に応じてゲート電極８６をパターニン
グする。これによりシリコンエミッタを備えた冷電子放
出素子が得られる。
【００２６】さらに最近、シリコンエミッタにおいて、
シリコンの半導体としての性質を利用して高度な電流制
御が可能であることが示されている(Jpn.J.Appl.Phys.v
ol.35 (1996) p6637)。このような電流制御機能を搭載
したシリコンエミッタはＭＯＳＦＥＴ構造エミッタと称
される。このＭＯＳＦＥＴ構造エミッタを備えた冷電子
放出素子の構成を図９を参照しながら説明する。
シリコンの半導体としての性質を利用して高度な電流制
御が可能であることが示されている(Jpn.J.Appl.Phys.v
ol.35 (1996) p6637)。このような電流制御機能を搭載
したシリコンエミッタはＭＯＳＦＥＴ構造エミッタと称
される。このＭＯＳＦＥＴ構造エミッタを備えた冷電子
放出素子の構成を図９を参照しながら説明する。
【００２７】ｐ型シリコン基板９１の同一平面上に、ｎ
型シリコンからなる円錐形のエミッタ９２とｎ型シリコ
ン層９３を介してエミッタ配線層９４が設けられ、エミ
ッタ９２とエミッタ配線層９４の間に絶縁層９５を介し
てゲート電極９６が設置されている。即ち、このエミッ
タではＭＯＳＦＥＴ(metal-oxide-semiconductor field
-effect-transistor)構造を冷電子放出素子に内蔵した
構造をもち、冷電子放出素子のエミッタ配線層９４がＭ
ＯＳＦＥＴのソース、エミッタ９２がドレイン、ゲート
電極９６がゲート、絶縁層９５がゲート絶縁膜としてそ
れぞれ機能する。
型シリコンからなる円錐形のエミッタ９２とｎ型シリコ
ン層９３を介してエミッタ配線層９４が設けられ、エミ
ッタ９２とエミッタ配線層９４の間に絶縁層９５を介し
てゲート電極９６が設置されている。即ち、このエミッ
タではＭＯＳＦＥＴ(metal-oxide-semiconductor field
-effect-transistor)構造を冷電子放出素子に内蔵した
構造をもち、冷電子放出素子のエミッタ配線層９４がＭ
ＯＳＦＥＴのソース、エミッタ９２がドレイン、ゲート
電極９６がゲート、絶縁層９５がゲート絶縁膜としてそ
れぞれ機能する。
【００２８】ＭＯＳＦＥＴ構造エミッタを備えた冷電子
放出素子の製造例を、図１０（ａ）〜（ｇ）を参照しな
がら説明する。
放出素子の製造例を、図１０（ａ）〜（ｇ）を参照しな
がら説明する。
【００２９】まず、図１０（ａ）に示すように、単結晶
のｐ型シリコン基板１０１を熱酸化して表面に酸化シリ
コン層（図示せず）を形成し、その酸化シリコン層をフ
ォトリソグラフィー法を利用して円形にパターニングす
ることにより、円形のエッチングマスク用酸化シリコン
層１０２を形成する。この酸化シリコン層１０２は後述
するようにリフトオフ材としても機能する。なお、酸化
シリコン層１０２の径はほぼゲート径に相当する。
のｐ型シリコン基板１０１を熱酸化して表面に酸化シリ
コン層（図示せず）を形成し、その酸化シリコン層をフ
ォトリソグラフィー法を利用して円形にパターニングす
ることにより、円形のエッチングマスク用酸化シリコン
層１０２を形成する。この酸化シリコン層１０２は後述
するようにリフトオフ材としても機能する。なお、酸化
シリコン層１０２の径はほぼゲート径に相当する。
【００３０】次に、図１０（ｂ）に示すように、サイド
エッチレートの高い条件の反応性イオンエッチング法
（ＲＩＥ）によりｐ型シリコン基板１０１をエッチング
し、エミッタ１０３を形成する。
エッチレートの高い条件の反応性イオンエッチング法
（ＲＩＥ）によりｐ型シリコン基板１０１をエッチング
し、エミッタ１０３を形成する。
【００３１】続いて、図１０（ｃ）に示すように、熱酸
化によりｐ型シリコン基板１０１及びエミッタ１０３の
表面にエミッタ先端先鋭化用ならびに絶縁層用酸化シリ
コン層１０４を形成する。この酸化シリコン層１０４の
形成時に発生する応力により、酸化シリコン層１０４の
内側のエミッタ１０３の先端が容易に尖鋭化される。
化によりｐ型シリコン基板１０１及びエミッタ１０３の
表面にエミッタ先端先鋭化用ならびに絶縁層用酸化シリ
コン層１０４を形成する。この酸化シリコン層１０４の
形成時に発生する応力により、酸化シリコン層１０４の
内側のエミッタ１０３の先端が容易に尖鋭化される。
【００３２】そして、図１０（ｄ）に示すように、ゲー
ト電極１０５を成膜し、そのゲート電極１０５をフォト
リソグラフィー法を利用して、エミッタ配線用の円形孔
パターンを形成する。
ト電極１０５を成膜し、そのゲート電極１０５をフォト
リソグラフィー法を利用して、エミッタ配線用の円形孔
パターンを形成する。
【００３３】次に、図１０（ｅ）に示すように、リフト
オフ材としても機能するエッチングマスク用酸化シリコ
ン層１０２をエッチングによりリフトオフし、更に、エ
ミッタ１０３の表面の酸化シリコン層１０４をエッチン
グ除去するとともにエミッタ配線孔を形成する。
オフ材としても機能するエッチングマスク用酸化シリコ
ン層１０２をエッチングによりリフトオフし、更に、エ
ミッタ１０３の表面の酸化シリコン層１０４をエッチン
グ除去するとともにエミッタ配線孔を形成する。
【００３４】続いて、図１０（ｆ）に示すように、リン
をイオン注入した後拡散アニールを施し、エミッタ１０
３をｎ型化するとともに、エミッタ配線孔表面にｎ型シ
リコン層１０６を生成する。
をイオン注入した後拡散アニールを施し、エミッタ１０
３をｎ型化するとともに、エミッタ配線孔表面にｎ型シ
リコン層１０６を生成する。
【００３５】最後に、図１０（ｇ）に示すように、エミ
ッタ配線用及びゲート配線用電極材料としてアルミニウ
ム等の金属薄膜１０７を成膜した後、必要に応じてゲー
ト電極１０５をパターニングする。これによりＭＯＳＦ
ＥＴ構造エミッタを備えた冷電子放出素子が得られる。
ッタ配線用及びゲート配線用電極材料としてアルミニウ
ム等の金属薄膜１０７を成膜した後、必要に応じてゲー
ト電極１０５をパターニングする。これによりＭＯＳＦ
ＥＴ構造エミッタを備えた冷電子放出素子が得られる。
【００３６】このようなＭＯＳＦＥＴ構造を有したシリ
コンエミッタからなる冷電子放出素子では、従来のシリ
コンエミッタとほぼ同様の作製工程で容易に作製できる
にも関わらず、ＭＯＳトランジスタを素子に内蔵するこ
とにより、トランジスタ制御された非常に安定したエミ
ッション電流が得られ、かつ局所的な大電流の発生をな
くすることができるため素子破壊も原理的に起こり得な
いという、大きな特徴を有する。
コンエミッタからなる冷電子放出素子では、従来のシリ
コンエミッタとほぼ同様の作製工程で容易に作製できる
にも関わらず、ＭＯＳトランジスタを素子に内蔵するこ
とにより、トランジスタ制御された非常に安定したエミ
ッション電流が得られ、かつ局所的な大電流の発生をな
くすることができるため素子破壊も原理的に起こり得な
いという、大きな特徴を有する。
【００３７】
【発明が解決しようとする課題】しかしながら、電流安
定化のために抵抗層を施した冷電子放出素子において
は、局所的な大電流に対して十分な電流低減特性を得る
ためには、より大きな抵抗を与える必要が生じるととも
に、電流変動も個々の素子の特性に対して相対的に低減
できるに止まること、さらには原理的に動作電圧の上昇
が避けられないという問題があった。
定化のために抵抗層を施した冷電子放出素子において
は、局所的な大電流に対して十分な電流低減特性を得る
ためには、より大きな抵抗を与える必要が生じるととも
に、電流変動も個々の素子の特性に対して相対的に低減
できるに止まること、さらには原理的に動作電圧の上昇
が避けられないという問題があった。
【００３８】一方、電流制御機能を搭載したＭＯＳＦＥ
Ｔ構造を有したシリコンエミッタでは、トランジスタ制
御による非常に高いレベルでの安定な電流が得られる
が、単結晶シリコン基板が必要とすることから、低コス
ト化及び大面積化が困難であるという問題があった。
Ｔ構造を有したシリコンエミッタでは、トランジスタ制
御による非常に高いレベルでの安定な電流が得られる
が、単結晶シリコン基板が必要とすることから、低コス
ト化及び大面積化が困難であるという問題があった。
【００３９】本発明は、以上の従来技術の課題を解決し
ようとするものであり、半導体薄膜を用いて素子自体に
電流制御機能を搭載することで、動作電圧を上昇させる
ことなく局所的な大電流を抑えるとともに電流変動を最
小限に低減でき、かつ、ガラス基板等を用いることで低
コスト化及び大面積化を容易とした、電界放射型の冷電
子放出素子を提供することを目的とする。
ようとするものであり、半導体薄膜を用いて素子自体に
電流制御機能を搭載することで、動作電圧を上昇させる
ことなく局所的な大電流を抑えるとともに電流変動を最
小限に低減でき、かつ、ガラス基板等を用いることで低
コスト化及び大面積化を容易とした、電界放射型の冷電
子放出素子を提供することを目的とする。
【００４０】
【課題を解決するための手段】本発明者は、絶縁性基板
上に半導体薄膜層を設け、その半導体薄膜層の同一平面
上に、第１の導電層（エミッタ配線層）と非単結晶シリ
コンからなるエミッタとを互いに直接接触することなく
形成することにより、ソース（第１の導電層）、ドレイ
ン（エミッタ）及びチャネル（半導体薄膜層）を含む薄
膜トランジスタ（ＴＦＴ）構造を、単結晶シリコン基板
を使用することなく容易に電子放出素子中に作り込むこ
とができることを見出し、本発明を完成させるに至っ
た。
上に半導体薄膜層を設け、その半導体薄膜層の同一平面
上に、第１の導電層（エミッタ配線層）と非単結晶シリ
コンからなるエミッタとを互いに直接接触することなく
形成することにより、ソース（第１の導電層）、ドレイ
ン（エミッタ）及びチャネル（半導体薄膜層）を含む薄
膜トランジスタ（ＴＦＴ）構造を、単結晶シリコン基板
を使用することなく容易に電子放出素子中に作り込むこ
とができることを見出し、本発明を完成させるに至っ
た。
【００４１】即ち、本発明は、絶縁性基板上に、絶縁層
及びゲート電極が順次積層され、該ゲート電極と絶縁層
とには開口部が設けられ、その開口部内にエミッタが該
ゲート電極に接触しないように形成されてなる電界放射
型の冷電子放出素子において、エミッタの材料は非単結
晶シリコンであり、第１の導電層が該開孔部以外の絶縁
性基板上に形成されており、絶縁性基板とエミッタとの
間及び絶縁性基板と第１の導電層との間に半導体薄膜層
が形成され、且つエミッタと第１の導電層とが半導体薄
膜層の同一平面上に互いに直接接触することなく形成さ
れ、エミッタと半導体薄膜層との間に金属薄膜からなる
第２の導電層が設けられていることを特徴とする冷電子
放出素子を提供する。
及びゲート電極が順次積層され、該ゲート電極と絶縁層
とには開口部が設けられ、その開口部内にエミッタが該
ゲート電極に接触しないように形成されてなる電界放射
型の冷電子放出素子において、エミッタの材料は非単結
晶シリコンであり、第１の導電層が該開孔部以外の絶縁
性基板上に形成されており、絶縁性基板とエミッタとの
間及び絶縁性基板と第１の導電層との間に半導体薄膜層
が形成され、且つエミッタと第１の導電層とが半導体薄
膜層の同一平面上に互いに直接接触することなく形成さ
れ、エミッタと半導体薄膜層との間に金属薄膜からなる
第２の導電層が設けられていることを特徴とする冷電子
放出素子を提供する。
【００４２】
【００４３】また、本発明は、上記の冷電子放出素子の
製造方法において： （ａ） 絶縁性基板上に半導体薄膜材料層、金属薄膜層
を成膜した後、該金属薄膜層をフォトリソグラフィー法
によりパターニングして第１の導電層を形成する際に、
同時にエミッタが形成されるべき絶縁性基板上に第２の
導電層を形成し、続いて、エミッタ材料層、エッチング
マスク材料層を順次成膜する工程； （ｂ） エッチングマスク材料層をフォトリソグラフィ
ー法によりゲートの開口径を具備する円形または多角形
パターンを形成し、反応性イオンエッチングによりエミ
ッタ材料層を第１の導電層と第２の導電層を残しながら
半導体薄膜層が露出するまでエッチングし、エミッタを
形成する工程； （ｃ） 絶縁性基板に対して垂直方向の異方性蒸着法に
より、半導体薄膜層上に絶縁層材料及びゲート電極材料
を成膜し、自己整合的に絶縁層及びゲート電極を形成す
る工程；及び （ｄ） エッチングマスク層を剥離すると同時に、ゲー
ト電極上の絶縁層材料及びゲート電極材料を剥落させる
工程を含んでなることを特徴とする製造方法を提供す
る。
製造方法において： （ａ） 絶縁性基板上に半導体薄膜材料層、金属薄膜層
を成膜した後、該金属薄膜層をフォトリソグラフィー法
によりパターニングして第１の導電層を形成する際に、
同時にエミッタが形成されるべき絶縁性基板上に第２の
導電層を形成し、続いて、エミッタ材料層、エッチング
マスク材料層を順次成膜する工程； （ｂ） エッチングマスク材料層をフォトリソグラフィ
ー法によりゲートの開口径を具備する円形または多角形
パターンを形成し、反応性イオンエッチングによりエミ
ッタ材料層を第１の導電層と第２の導電層を残しながら
半導体薄膜層が露出するまでエッチングし、エミッタを
形成する工程； （ｃ） 絶縁性基板に対して垂直方向の異方性蒸着法に
より、半導体薄膜層上に絶縁層材料及びゲート電極材料
を成膜し、自己整合的に絶縁層及びゲート電極を形成す
る工程；及び （ｄ） エッチングマスク層を剥離すると同時に、ゲー
ト電極上の絶縁層材料及びゲート電極材料を剥落させる
工程を含んでなることを特徴とする製造方法を提供す
る。
【００４４】
【００４５】
【発明の実施の形態】以下、本発明を図面に従って詳細
に説明する。
に説明する。
【００４６】図１（ａ）は、本発明の冷電子放出素子の
断面図である。同図に示すように、この冷電子放出素子
は、絶縁性基板１上に、半導体薄膜層２、絶縁層３及び
ゲート電極４が順次積層された構造を有する。そして、
ゲート電極４と絶縁層３とには半導体薄膜層２に達する
開口部Ａ（エミッタ用孔）が設けられており、その開口
部Ａ内の半導体薄膜層２上には、非単結晶シリコンから
なる円錐形または円錐台形のエミッタ５がゲート電極４
に接触しないように形成されている。また、第１の導電
層６が、開口部Ａ外の半導体薄膜層２上に設けられてい
る。この場合、図１（ａ）に示すように、第１の導電層
６上に絶縁層３とゲート電極４とが積層されている態様
が素子の集積化の観点から好ましいが、図１（ｂ）に示
すように、第１の導電層６上に絶縁層３とゲート電極４
とが積層されていなくてもよい。
断面図である。同図に示すように、この冷電子放出素子
は、絶縁性基板１上に、半導体薄膜層２、絶縁層３及び
ゲート電極４が順次積層された構造を有する。そして、
ゲート電極４と絶縁層３とには半導体薄膜層２に達する
開口部Ａ（エミッタ用孔）が設けられており、その開口
部Ａ内の半導体薄膜層２上には、非単結晶シリコンから
なる円錐形または円錐台形のエミッタ５がゲート電極４
に接触しないように形成されている。また、第１の導電
層６が、開口部Ａ外の半導体薄膜層２上に設けられてい
る。この場合、図１（ａ）に示すように、第１の導電層
６上に絶縁層３とゲート電極４とが積層されている態様
が素子の集積化の観点から好ましいが、図１（ｂ）に示
すように、第１の導電層６上に絶縁層３とゲート電極４
とが積層されていなくてもよい。
【００４７】本発明において絶縁性基板１は、冷電子放
出素子の支持絶縁性基板として用いられており、大面積
化が容易な絶縁性基板を好ましく使用することができ
る。このような絶縁性基板としては、ガラス基板、セラ
ミックス基板、石英基板などを使用することができる。
なお、単結晶シリコンの表面に絶縁膜が形成された基板
も使用することができる。
出素子の支持絶縁性基板として用いられており、大面積
化が容易な絶縁性基板を好ましく使用することができ
る。このような絶縁性基板としては、ガラス基板、セラ
ミックス基板、石英基板などを使用することができる。
なお、単結晶シリコンの表面に絶縁膜が形成された基板
も使用することができる。
【００４８】半導体薄膜層２は、ＴＦＴのチャネルとし
て機能する。このような半導体薄膜層２としては、液晶
ディスプレイのスイッチング素子として広く用いられて
いるＴＦＴと同様の公知の材料から形成することができ
る。例えば、特に絶縁性基板１としてガラス基板を用い
る場合には、水素化アモルファスシリコン、レーザーア
ニールによるポリシリコンを用いることができる。
て機能する。このような半導体薄膜層２としては、液晶
ディスプレイのスイッチング素子として広く用いられて
いるＴＦＴと同様の公知の材料から形成することができ
る。例えば、特に絶縁性基板１としてガラス基板を用い
る場合には、水素化アモルファスシリコン、レーザーア
ニールによるポリシリコンを用いることができる。
【００４９】半導体薄膜層２の厚みとしては、ＴＦＴの
チャネルとして動作しうる厚みとして、例えば、０．２
〜２μｍ、好ましくは０．３〜０．７μｍとする。
チャネルとして動作しうる厚みとして、例えば、０．２
〜２μｍ、好ましくは０．３〜０．７μｍとする。
【００５０】絶縁層３は、エミッタ５及び第１の導電層
６とゲート電極４を電気的に絶縁するための層である。
さらに、半導体薄膜層２とゲート電極４とを電気的に絶
縁するためにも同時に使用される。すなわち、ＴＦＴの
ゲート絶縁膜としても機能する。このような絶縁層３と
しては、自己整合的に形成するために異方性蒸着が望ま
しく、オゾンと酸素の混合ガスを反応ガスとして用いる
反応性のチムニー式抵抗加熱蒸着法による酸化シリコン
が特に良好な絶縁性を得ることができる。
６とゲート電極４を電気的に絶縁するための層である。
さらに、半導体薄膜層２とゲート電極４とを電気的に絶
縁するためにも同時に使用される。すなわち、ＴＦＴの
ゲート絶縁膜としても機能する。このような絶縁層３と
しては、自己整合的に形成するために異方性蒸着が望ま
しく、オゾンと酸素の混合ガスを反応ガスとして用いる
反応性のチムニー式抵抗加熱蒸着法による酸化シリコン
が特に良好な絶縁性を得ることができる。
【００５１】絶縁層３の厚みとしては、エミッタ５、第
１の導電層６及び半導体薄膜層２とゲート電極４との間
に十分な絶縁性が保たれればよく、例えば、０．２〜２
μｍ、好ましくは０．３〜０．７μｍとする。
１の導電層６及び半導体薄膜層２とゲート電極４との間
に十分な絶縁性が保たれればよく、例えば、０．２〜２
μｍ、好ましくは０．３〜０．７μｍとする。
【００５２】ゲート電極４は、エミッタ５に強電界を集
中させるための電極であり、且つＴＦＴのゲート電極と
して機能する。ゲート電極４の材料としては、耐電流性
の点から高融点金属であって、エミッタ５の形成時に使
用するエッチング液に耐性を有する材料を使用すること
ができ、好ましくはＣｒ、Ｗ、Ｔａ又はＮｂを挙げるこ
とができる。中でも、下地との密着性の面からＮｂを使
用することが好ましい。
中させるための電極であり、且つＴＦＴのゲート電極と
して機能する。ゲート電極４の材料としては、耐電流性
の点から高融点金属であって、エミッタ５の形成時に使
用するエッチング液に耐性を有する材料を使用すること
ができ、好ましくはＣｒ、Ｗ、Ｔａ又はＮｂを挙げるこ
とができる。中でも、下地との密着性の面からＮｂを使
用することが好ましい。
【００５３】ゲート電極４の厚みは、必要に応じて適宜
決定することができるが、０．１〜０．５μｍとする。
決定することができるが、０．１〜０．５μｍとする。
【００５４】エミッタ５は、その表面から冷電子を直接
的に放出する部材であり、非単結晶シリコンから構成す
る。ここで、エミッタ５を非単結晶シリコン、例えばポ
リシリコンまたはアモルファスシリコンから構成した場
合、エミッタ５自体がある程度の抵抗をもつために、よ
り安定なエミッション特性を得ることができる。
的に放出する部材であり、非単結晶シリコンから構成す
る。ここで、エミッタ５を非単結晶シリコン、例えばポ
リシリコンまたはアモルファスシリコンから構成した場
合、エミッタ５自体がある程度の抵抗をもつために、よ
り安定なエミッション特性を得ることができる。
【００５５】エミッタ５全体の厚み（高さ）は、必要に
応じて適宜決定することができるが、通常０．３〜２μ
ｍとすることが好ましい。
応じて適宜決定することができるが、通常０．３〜２μ
ｍとすることが好ましい。
【００５６】また、エミッタ５の形状としては、円錐形
または円柱形、或いは円錐台形または多角錐台であるこ
とが好ましい。
または円柱形、或いは円錐台形または多角錐台であるこ
とが好ましい。
【００５７】第１の導電層６は、エミッタ配線層として
機能し且つＴＦＴのソースとしても機能する。このよう
な第１の導電層６の材料としては、配線抵抗が低く、下
層の半導体薄膜層２と密着性が高くかつオーミック接触
する材料が適当である。このような材料として、特に好
ましくはＣｒ又はＡｌ、Ｃｒ積層膜を挙げることができ
る。ただし、製法によってはエミッタ５の材料と同じ材
料となるが、その場合には、エミッタ５と第１の導電層
６の両方の要求特性を満たした材料が用いられる。この
ような材料としては、エミッタ５の材料とＡｌ、Ｃｕ及
びＡｕの積層膜等をあげることができる。
機能し且つＴＦＴのソースとしても機能する。このよう
な第１の導電層６の材料としては、配線抵抗が低く、下
層の半導体薄膜層２と密着性が高くかつオーミック接触
する材料が適当である。このような材料として、特に好
ましくはＣｒ又はＡｌ、Ｃｒ積層膜を挙げることができ
る。ただし、製法によってはエミッタ５の材料と同じ材
料となるが、その場合には、エミッタ５と第１の導電層
６の両方の要求特性を満たした材料が用いられる。この
ような材料としては、エミッタ５の材料とＡｌ、Ｃｕ及
びＡｕの積層膜等をあげることができる。
【００５８】第１の導電層６の膜厚としては、十分な配
線抵抗と密着性が得られる限り特に制限はないが、通常
０．０５〜２．０μｍ、好ましくは０．１〜１．０μｍ
とする。
線抵抗と密着性が得られる限り特に制限はないが、通常
０．０５〜２．０μｍ、好ましくは０．１〜１．０μｍ
とする。
【００５９】図２は、本発明の別の態様の冷電子放出素
子の断面図である。この冷電子放出素子は、図１に示し
た冷電子放出素子のエミッタ５と半導体薄膜層２との間
に金属薄膜からなる第２の導電層８（エミッタ接続層）
を設けた場合に相当する。このような第２の導電層８を
設けることにより、複数の電子放出素子を集積化してマ
トリックスアレイ構造とする際に、複数のエミッタ５を
互いに電気的に接続することができ、従って、複数個の
エミッタ５に対して同時に電流制御を行うことができ
る。
子の断面図である。この冷電子放出素子は、図１に示し
た冷電子放出素子のエミッタ５と半導体薄膜層２との間
に金属薄膜からなる第２の導電層８（エミッタ接続層）
を設けた場合に相当する。このような第２の導電層８を
設けることにより、複数の電子放出素子を集積化してマ
トリックスアレイ構造とする際に、複数のエミッタ５を
互いに電気的に接続することができ、従って、複数個の
エミッタ５に対して同時に電流制御を行うことができ
る。
【００６０】次に、図１（ａ）の態様の冷電子放出素子
の製造方法を、図３に従って説明する。
の製造方法を、図３に従って説明する。
【００６１】工程（ａ）
まず、絶縁性基板１上に非単結晶シリコンなどからなる
半導体薄膜層２をＣＶＤ法等により成膜し、続いて第１
の導電層６用の金属薄膜を蒸着法等により成膜した後、
フォトリソグラフィー法により所望のＴＦＴのチャネル
長を実現するようにパターニングして第１の導電層６を
形成する。ここで、半導体薄膜層２の材料である非単結
晶シリコンとしては、プラズマエンハンスト（ＰＥ）Ｃ
ＶＤ法で成膜された水素化アモルファスシリコン、また
は熱ＣＶＤもしくはＰＥＣＶＤ法で成膜されたアモルフ
ァスシリコン膜を例えばレーザーアニール等でアニール
処理し生成したポリシリコンを好ましく用いることがで
きる。
半導体薄膜層２をＣＶＤ法等により成膜し、続いて第１
の導電層６用の金属薄膜を蒸着法等により成膜した後、
フォトリソグラフィー法により所望のＴＦＴのチャネル
長を実現するようにパターニングして第１の導電層６を
形成する。ここで、半導体薄膜層２の材料である非単結
晶シリコンとしては、プラズマエンハンスト（ＰＥ）Ｃ
ＶＤ法で成膜された水素化アモルファスシリコン、また
は熱ＣＶＤもしくはＰＥＣＶＤ法で成膜されたアモルフ
ァスシリコン膜を例えばレーザーアニール等でアニール
処理し生成したポリシリコンを好ましく用いることがで
きる。
【００６２】さらに、エミッタ材料層５´を成膜する。
ここで、エミッタ材料層５´の成膜法としては、シラン
またはジシランとホスフィンから成る混合ガスを反応ガ
スとして用いる、ＰＥＣＶＤ法で形成するｎ型の水素化
アモルファスシリコンを使用する。続いて、エッチング
マスク層７として酸化シリコン膜を蒸着法、スパッタ法
等の通常の成膜法を用いて成膜する。（図３（ａ）） 工程（ｂ） 次に、フォトリソグラフィー法によりエッチングマスク
層７にゲートの開口径を具備する円形または多角形パタ
ーンを形成し、反応性イオンエッチングによりエミッタ
材料層５´を、第１の導電層６を残しながら半導体薄膜
層２が露出するまでエッチングし、エミッタ５を形成す
る。（図３（ｂ）） 工程（ｃ） 続いて、第１の導電層６上に、その垂直な方向から通常
の異方性蒸着により、絶縁層３及びゲート電極４を成膜
する。このとき、絶縁層３としては、自己整合的に形成
するために異方性蒸着により成膜したものが望ましく、
例えばオゾンと酸素の混合ガスを反応ガスとして用いる
反応性のチムニー式抵抗加熱蒸着法による酸化シリコン
膜を使用する。（図３（ｃ）） 工程（ｄ） 最後に、エッチングマスク層７をエッチングにより剥離
し、絶縁層３及びゲート電極４を形成する。必要に応じ
てゲート電極４をパターニングする。これにより図３
（ｄ）、即ち図１（ａ）に示した冷電子放出素子が得ら
れる。
ここで、エミッタ材料層５´の成膜法としては、シラン
またはジシランとホスフィンから成る混合ガスを反応ガ
スとして用いる、ＰＥＣＶＤ法で形成するｎ型の水素化
アモルファスシリコンを使用する。続いて、エッチング
マスク層７として酸化シリコン膜を蒸着法、スパッタ法
等の通常の成膜法を用いて成膜する。（図３（ａ）） 工程（ｂ） 次に、フォトリソグラフィー法によりエッチングマスク
層７にゲートの開口径を具備する円形または多角形パタ
ーンを形成し、反応性イオンエッチングによりエミッタ
材料層５´を、第１の導電層６を残しながら半導体薄膜
層２が露出するまでエッチングし、エミッタ５を形成す
る。（図３（ｂ）） 工程（ｃ） 続いて、第１の導電層６上に、その垂直な方向から通常
の異方性蒸着により、絶縁層３及びゲート電極４を成膜
する。このとき、絶縁層３としては、自己整合的に形成
するために異方性蒸着により成膜したものが望ましく、
例えばオゾンと酸素の混合ガスを反応ガスとして用いる
反応性のチムニー式抵抗加熱蒸着法による酸化シリコン
膜を使用する。（図３（ｃ）） 工程（ｄ） 最後に、エッチングマスク層７をエッチングにより剥離
し、絶縁層３及びゲート電極４を形成する。必要に応じ
てゲート電極４をパターニングする。これにより図３
（ｄ）、即ち図１（ａ）に示した冷電子放出素子が得ら
れる。
【００６３】複数個のエミッタを備え、マトリクスアレ
イ構造を有する図２の冷電子放出素子の製造方法を、図
４に従って詳細に説明する。
イ構造を有する図２の冷電子放出素子の製造方法を、図
４に従って詳細に説明する。
【００６４】工程（ａ）
まず、絶縁性基板１上に非単結晶シリコンなどからなる
半導体薄膜層２をＣＶＤ法等により成膜し、続いて第１
の導電層６及び第２の導電層８を兼ねる金属薄膜を蒸着
法等により成膜した後、フォトリソグラフィー法により
第１の導電層６と第２の導電層８にＴＦＴのチャネル長
に相当する間隙を設けてパターニングする。ここで、半
導体薄膜層２の材料である非単結晶シリコンとしては、
ＰＥＣＶＤ法で成膜された水素化アモルファスシリコ
ン、または熱ＣＶＤもしくはＰＥＣＶＤ法で成膜された
アモルファスシリコン膜を例えばレーザーアニール等で
アニール処理し生成したポリシリコンを好ましく用いる
ことができる。
半導体薄膜層２をＣＶＤ法等により成膜し、続いて第１
の導電層６及び第２の導電層８を兼ねる金属薄膜を蒸着
法等により成膜した後、フォトリソグラフィー法により
第１の導電層６と第２の導電層８にＴＦＴのチャネル長
に相当する間隙を設けてパターニングする。ここで、半
導体薄膜層２の材料である非単結晶シリコンとしては、
ＰＥＣＶＤ法で成膜された水素化アモルファスシリコ
ン、または熱ＣＶＤもしくはＰＥＣＶＤ法で成膜された
アモルファスシリコン膜を例えばレーザーアニール等で
アニール処理し生成したポリシリコンを好ましく用いる
ことができる。
【００６５】さらに、エミッタ材料層５´を成膜する。
ここで、エミッタ材料層５´の成膜法としては、シラン
またはジシランとホスフィンから成る混合ガスを反応ガ
スとして用いる、ＰＥＣＶＤ法で形成するｎ型の水素化
アモルファスシリコンを使用する。続いて、エッチング
マスク層７として酸化シリコン膜を蒸着法、スパッタ法
等の通常の成膜法を用いて成膜する。（図４（ａ）） 工程（ｂ） 次に、フォトリソグラフィー法によりエッチングマスク
層７にゲートの開口径を具備する円形または多角形パタ
ーンを形成し、反応性イオンエッチングによりエミッタ
材料層５´を第１の導電層６と第２の導電層８を残しな
がら半導体薄膜層２が露出するまでエッチングし、エミ
ッタ５を形成する。（図４（ｂ）） 工程（ｃ） 続いて、第２の導電層８上に、その垂直な方向から通常
の異方性蒸着により、絶縁層３及びゲート電極４を成膜
する。このとき、絶縁層３としては、自己整合的に形成
するために異方性蒸着により成膜したものが望ましく、
例えばオゾンと酸素の混合ガスを反応ガスとして用いる
反応性のチムニー式抵抗加熱蒸着法による酸化シリコン
膜を使用する。（図４（ｃ）） 工程（ｄ） 最後に、エッチングマスク層７をエッチングにより剥離
し、絶縁層３及びゲート電極４を形成する。必要に応じ
てゲート電極４をパターニングする。これにより図４
（ｄ）、即ち図２の冷電子放出素子が得られる。
ここで、エミッタ材料層５´の成膜法としては、シラン
またはジシランとホスフィンから成る混合ガスを反応ガ
スとして用いる、ＰＥＣＶＤ法で形成するｎ型の水素化
アモルファスシリコンを使用する。続いて、エッチング
マスク層７として酸化シリコン膜を蒸着法、スパッタ法
等の通常の成膜法を用いて成膜する。（図４（ａ）） 工程（ｂ） 次に、フォトリソグラフィー法によりエッチングマスク
層７にゲートの開口径を具備する円形または多角形パタ
ーンを形成し、反応性イオンエッチングによりエミッタ
材料層５´を第１の導電層６と第２の導電層８を残しな
がら半導体薄膜層２が露出するまでエッチングし、エミ
ッタ５を形成する。（図４（ｂ）） 工程（ｃ） 続いて、第２の導電層８上に、その垂直な方向から通常
の異方性蒸着により、絶縁層３及びゲート電極４を成膜
する。このとき、絶縁層３としては、自己整合的に形成
するために異方性蒸着により成膜したものが望ましく、
例えばオゾンと酸素の混合ガスを反応ガスとして用いる
反応性のチムニー式抵抗加熱蒸着法による酸化シリコン
膜を使用する。（図４（ｃ）） 工程（ｄ） 最後に、エッチングマスク層７をエッチングにより剥離
し、絶縁層３及びゲート電極４を形成する。必要に応じ
てゲート電極４をパターニングする。これにより図４
（ｄ）、即ち図２の冷電子放出素子が得られる。
【００６６】以上説明したように、本発明の冷電子放出
素子は、単結晶シリコン基板を使用することなく、ＴＦ
Ｔ構造を素子内に作り込まれたものとなっており、従っ
て、絶縁性基板上においてもトランジスタによって高度
に制御されたエミッション電流が得られ、且つマトリク
ス配線化を容易に実現することができる。
素子は、単結晶シリコン基板を使用することなく、ＴＦ
Ｔ構造を素子内に作り込まれたものとなっており、従っ
て、絶縁性基板上においてもトランジスタによって高度
に制御されたエミッション電流が得られ、且つマトリク
ス配線化を容易に実現することができる。
【００６７】
【実施例】本発明の冷電子放出素子の製造例を以下の実
施例で具体的に説明する。なお、実施例１は、図１
（ａ）に示す態様の冷電子放出素子の製造例であり、実
施例２は、図２に示す態様の冷電子放出素子の製造例で
ある。
施例で具体的に説明する。なお、実施例１は、図１
（ａ）に示す態様の冷電子放出素子の製造例であり、実
施例２は、図２に示す態様の冷電子放出素子の製造例で
ある。
【００６８】実施例１
工程（ａ）
まず、絶縁性基板１上に半導体薄膜層２としてＰＥＣＶ
Ｄ法によって水素化アモルファスシリコン膜を０．５μ
mの膜厚で成膜した。反応ガスとしてシランガス、また
希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃ
ｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、ＲＦパワー
６０Ｗの条件で成膜した。
Ｄ法によって水素化アモルファスシリコン膜を０．５μ
mの膜厚で成膜した。反応ガスとしてシランガス、また
希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃ
ｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、ＲＦパワー
６０Ｗの条件で成膜した。
【００６９】次に、第１の導電層６用のＡｌを蒸着法に
より０．１μｍ成膜した後、フォトリソグラフィー法に
てパターニングした。続いて、エミッタ材料層５´とし
て、ＰＥＣＶＤ法によってｎ型の水素化アモルファスシ
リコン膜を０．８μmの膜厚で成膜した。反応ガスとし
てシランガス及びホスフィンガス（ドープ濃度３０００
ｐｐｍ）、また希釈ガスとして水素を使用し、ガス総流
量５６０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０
℃、ＲＦパワー６０Ｗの条件で成膜した（図３
（ａ））。
より０．１μｍ成膜した後、フォトリソグラフィー法に
てパターニングした。続いて、エミッタ材料層５´とし
て、ＰＥＣＶＤ法によってｎ型の水素化アモルファスシ
リコン膜を０．８μmの膜厚で成膜した。反応ガスとし
てシランガス及びホスフィンガス（ドープ濃度３０００
ｐｐｍ）、また希釈ガスとして水素を使用し、ガス総流
量５６０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０
℃、ＲＦパワー６０Ｗの条件で成膜した（図３
（ａ））。
【００７０】工程（ｂ）
次に、通常のフォトリソグラフィー法を用いてゲート開
口径として１．２μmの円形パターンを形成し、反応性
イオンエッチングによりエミッタ材料層５´である水素
化アモルファスシリコンを第１の導電層６を残しつつ、
半導体薄膜層２が露出するまでエッチングした。このと
きのエッチング条件は（導入ガス：ＳＦ６ ６０ｓｃｃ
ｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）であった（図
３（ｂ））。
口径として１．２μmの円形パターンを形成し、反応性
イオンエッチングによりエミッタ材料層５´である水素
化アモルファスシリコンを第１の導電層６を残しつつ、
半導体薄膜層２が露出するまでエッチングした。このと
きのエッチング条件は（導入ガス：ＳＦ６ ６０ｓｃｃ
ｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）であった（図
３（ｂ））。
【００７１】工程（ｃ）
次に、基板に対して垂直方向からの異方性蒸着法によ
り、絶縁層３として酸化シリコンを、ゲート電極４とし
てＮｂを、それぞれ０．６μｍ及び０．２μｍの膜厚で
蒸着した（図３（ｃ））。
り、絶縁層３として酸化シリコンを、ゲート電極４とし
てＮｂを、それぞれ０．６μｍ及び０．２μｍの膜厚で
蒸着した（図３（ｃ））。
【００７２】工程（ｄ）
次に、エッチングマスク層７の酸化シリコンを緩衝フッ
酸溶液を用いてウエットエッチングしてリフトオフする
ことにより図３（ｄ）に示すような冷電子放出素子を得
た。
酸溶液を用いてウエットエッチングしてリフトオフする
ことにより図３（ｄ）に示すような冷電子放出素子を得
た。
【００７３】上述の冷電子放出素子を試作し以下のよう
に試験し、評価した。即ち、各素子のエミッタ−ゲート
電極間の距離を約０．７μｍ、エミッタ高さ約０．８μ
m、ＴＦＴパラメータとしてチャネル長Ｌ／チャネル幅
Ｗ：１０／１とした構造の素子に対し、蛍光体を塗布し
た透明電極（アノード）を有するガラス板部材を距離３
０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲー
ト電極側が正となる極性で引き出し電圧を印加したとこ
ろ、良好にかつ安定に冷電子を放出することができた。
に試験し、評価した。即ち、各素子のエミッタ−ゲート
電極間の距離を約０．７μｍ、エミッタ高さ約０．８μ
m、ＴＦＴパラメータとしてチャネル長Ｌ／チャネル幅
Ｗ：１０／１とした構造の素子に対し、蛍光体を塗布し
た透明電極（アノード）を有するガラス板部材を距離３
０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲー
ト電極側が正となる極性で引き出し電圧を印加したとこ
ろ、良好にかつ安定に冷電子を放出することができた。
【００７４】また、低電界領域ではエミッタ自身の電流
電圧特性（Ｅ）を示し、高電界領域ではＴＦＴによる電
流電圧特性（Ｍ）に従う特性を示した。即ち、エミッシ
ョン電流がＴＦＴのドレイン電流値を超えた高電界領域
で電流のトランジスタ制御領域が得られ、本素子ではゲ
ート電圧７０Ｖ以上で安定なエミッション電流（ＭＥ）
が得られた。
電圧特性（Ｅ）を示し、高電界領域ではＴＦＴによる電
流電圧特性（Ｍ）に従う特性を示した。即ち、エミッシ
ョン電流がＴＦＴのドレイン電流値を超えた高電界領域
で電流のトランジスタ制御領域が得られ、本素子ではゲ
ート電圧７０Ｖ以上で安定なエミッション電流（ＭＥ）
が得られた。
【００７５】実施例２
工程（ａ）
まず、絶縁性基板１上に半導体薄膜層２としてＰＥＣＶ
Ｄ法によって水素化アモルファスシリコン膜を０．５μ
mの膜厚で成膜した。反応ガスとしてシランガス、また
希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃ
ｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、ＲＦパワー
６０Ｗの条件で成膜した。次に、第１の導電層６及び第
２の導電層８の材料としてＡｌを蒸着法により０．１μ
ｍ成膜した後、フォトリソグラフィー法にてパターニン
グした。続いて、エミッタ材料層５´として、ＰＥＣＶ
Ｄ法によってｎ型の水素化アモルファスシリコン膜を
０．８μmの膜厚で成膜した。反応ガスとしてシランガ
ス及びホスフィンガス（ドープ濃度３０００ｐｐｍ）、
また希釈ガスとして水素を使用し、ガス総流量５６０ｓ
ｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパ
ワー６０Ｗの条件で成膜した（図４（ａ））。
Ｄ法によって水素化アモルファスシリコン膜を０．５μ
mの膜厚で成膜した。反応ガスとしてシランガス、また
希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃ
ｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、ＲＦパワー
６０Ｗの条件で成膜した。次に、第１の導電層６及び第
２の導電層８の材料としてＡｌを蒸着法により０．１μ
ｍ成膜した後、フォトリソグラフィー法にてパターニン
グした。続いて、エミッタ材料層５´として、ＰＥＣＶ
Ｄ法によってｎ型の水素化アモルファスシリコン膜を
０．８μmの膜厚で成膜した。反応ガスとしてシランガ
ス及びホスフィンガス（ドープ濃度３０００ｐｐｍ）、
また希釈ガスとして水素を使用し、ガス総流量５６０ｓ
ｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパ
ワー６０Ｗの条件で成膜した（図４（ａ））。
【００７６】工程（ｂ）
次に、通常のフォトリソグラフィー法を用いてゲート開
口径として１．２μmの円形パターンを形成し、反応性
イオンエッチングによりエミッタ材料層５´である水素
化アモルファスシリコンを第２の導電層８が露出するま
でエッチングした。このときのエッチング条件は（導入
ガス：ＳＦ６ ６０ｓｃｃｍ／パワー１００Ｗ／ガス圧
４．５Ｐａ）であった（図４（ｂ））。
口径として１．２μmの円形パターンを形成し、反応性
イオンエッチングによりエミッタ材料層５´である水素
化アモルファスシリコンを第２の導電層８が露出するま
でエッチングした。このときのエッチング条件は（導入
ガス：ＳＦ６ ６０ｓｃｃｍ／パワー１００Ｗ／ガス圧
４．５Ｐａ）であった（図４（ｂ））。
【００７７】工程（ｃ）
次に、基板に対して垂直方向からの異方性蒸着法によ
り、絶縁層３として酸化シリコンを、ゲート電極４とし
てＮｂを、それぞれ０．６μｍ及び０．２μｍの膜厚で
蒸着した（図４（ｃ））。
り、絶縁層３として酸化シリコンを、ゲート電極４とし
てＮｂを、それぞれ０．６μｍ及び０．２μｍの膜厚で
蒸着した（図４（ｃ））。
【００７８】工程（ｄ）
次に、エッチングマスク層７の酸化シリコンを緩衝フッ
酸溶液を用いてウエットエッチングしてリフトオフする
ことにより図４（ｄ）に示すような冷電子放出素子を得
た。
酸溶液を用いてウエットエッチングしてリフトオフする
ことにより図４（ｄ）に示すような冷電子放出素子を得
た。
【００７９】上述の冷電子放出素子を試作し以下のよう
に試験し、評価した。即ち、各素子のエミッタ−ゲート
電極間の距離を約０．７μｍ、エミッタ高さ約０．８μ
m、ＴＦＴパラメータとしてチャネル長Ｌ／チャネル幅
Ｗ：１０／１とした構造の素子に対し、蛍光体を塗布し
た透明電極（アノード）を有するガラス板部材を距離３
０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲー
ト電極側が正となる極性で引き出し電圧を印加したとこ
ろ、良好にかつ安定に冷電子を放出することができた。
に試験し、評価した。即ち、各素子のエミッタ−ゲート
電極間の距離を約０．７μｍ、エミッタ高さ約０．８μ
m、ＴＦＴパラメータとしてチャネル長Ｌ／チャネル幅
Ｗ：１０／１とした構造の素子に対し、蛍光体を塗布し
た透明電極（アノード）を有するガラス板部材を距離３
０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲー
ト電極側が正となる極性で引き出し電圧を印加したとこ
ろ、良好にかつ安定に冷電子を放出することができた。
【００８０】得られた典型的なエミッション特性の模式
図を図１１に示す。低電界領域ではエミッタ自身の電流
電圧特性（Ｅ）を示し、高電界領域ではＴＦＴによる電
流電圧特性（Ｍ）に従がう特性を示した。即ち、エミッ
ション電流がＴＦＴのドレイン電流値を越えた高電界領
域で電流のトランジスタ制御領域が得られ、本素子では
ゲート電圧７０Ｖ以上で安定なエミッション電流（Ｍ
Ｅ）が得られた。
図を図１１に示す。低電界領域ではエミッタ自身の電流
電圧特性（Ｅ）を示し、高電界領域ではＴＦＴによる電
流電圧特性（Ｍ）に従がう特性を示した。即ち、エミッ
ション電流がＴＦＴのドレイン電流値を越えた高電界領
域で電流のトランジスタ制御領域が得られ、本素子では
ゲート電圧７０Ｖ以上で安定なエミッション電流（Ｍ
Ｅ）が得られた。
【００８１】
【発明の効果】本発明によれば、ＴＦＴ構造を有する金
属または非単結晶シリコンでエミッタを構成することに
より、絶縁性基板上においてもトランジスタによって高
度に制御されたエミッション電流が得られ、且つマトリ
クス配線化を容易に実現する冷電子放出を得ることがで
きる。
属または非単結晶シリコンでエミッタを構成することに
より、絶縁性基板上においてもトランジスタによって高
度に制御されたエミッション電流が得られ、且つマトリ
クス配線化を容易に実現する冷電子放出を得ることがで
きる。
【００８２】従って、低コストで大面積化が可能なガラ
ス基板上に、電流安定性が高くかつマトリクス化の容易
な冷電子放出素子を得ることができる。更に、フラット
パネルディスプレイに応用した場合にも、高速、高精細
度の画像が、低消費電力で得ることが可能となる。
ス基板上に、電流安定性が高くかつマトリクス化の容易
な冷電子放出素子を得ることができる。更に、フラット
パネルディスプレイに応用した場合にも、高速、高精細
度の画像が、低消費電力で得ることが可能となる。
【図１】本発明の冷電子放出素子の断面図である。
【図２】本発明の別の冷電子放出素子の断面図である。
【図３】本発明の冷電子放出素子の製造工程図である。
【図４】本発明の冷電子放出素子の製造工程図である。
【図５】従来の冷電子放出素子の断面図である。
【図６】従来の冷電子放出素子の製造工程図である。
【図７】従来の別の冷電子放出素子の断面図である。
【図８】従来の冷電子放出素子の断面図である。
【図９】従来の別の冷電子放出素子の製造工程図であ
る。
る。
【図１０】従来の別の冷電子放出素子の製造工程図であ
る。
る。
【図１１】本発明の冷電子放出素子の電気特性の一例の
模式図である。
模式図である。
１ 絶縁性基板
２ 半導体薄膜層
３ 絶縁層
４ ゲート電極
５ エミッタ
６ 第１の導電層
７ エッチングマスク層
８ 第２の導電層
５１ 絶縁性基板
５２ 導電層
５３ 絶縁層
５４ ゲート電極
５５ エミッタ
６１ 絶縁性基板
６２ 導電層
６３ 絶縁層
６４ ゲート電極
６５ リフトオフ材
６６ エミッタ
７１ 絶縁性基板
７２ 導電層
７３ 抵抗層
７４ 絶縁層
７５ ゲート電極
７６ エミッタ
８１ シリコン基板
８２ 酸化シリコン層
８３ エミッタ
８４ 酸化シリコン層
８５ 絶縁層
８６ ゲート電極
９１ ｐ型シリコン基板
９２ エミッタ
９３ ｎ型シリコン層
９４ エミッタ配線層
９５ 絶縁層
９６ ゲート電極
１０１ ｐ型シリコン基板
１０２ 酸化シリコン層
１０３ エミッタ
１０４ 酸化シリコン層
１０５ ゲート電極
１０６ ｎ型シリコン層
１０７ 金属薄膜
Ａ 開口部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 金丸 正剛
茨城県つくば市梅園１丁目１番４ 工業
技術院電子技術総合研究所内
(72)発明者 伊藤 順司
茨城県つくば市梅園１丁目１番４ 工業
技術院電子技術総合研究所内
(56)参考文献 特開 平10−255645（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01J 1/304
H01J 9/02
Claims (12)
- 【請求項１】 絶縁性基板上に、絶縁層及びゲート電極
が順次積層され、該ゲート電極と絶縁層とには開口部が
設けられ、その開口部内にエミッタが該ゲート電極に接
触しないように形成されてなる電界放射型の冷電子放出
素子において、エミッタの材料は非単結晶シリコンであ
り、第１の導電層が該開口部以外の絶縁性基板上に形成
されており、絶縁性基板とエミッタとの間及び絶縁性基
板と第１の導電層との間に半導体薄膜層が形成され、且
つエミッタと第１の導電層とが半導体薄膜層の同一平面
上に互いに直接接触することなく形成され、エミッタと
半導体薄膜層との間に金属薄膜からなる第２の導電層が
設けられていることを特徴とする冷電子放出素子。 - 【請求項２】 エミッタ材料の非単結晶シリコンがアモ
ルファスシリコン又はポリシリコンである請求項１記載
の冷電子放出素子。 - 【請求項３】 エミッタ材料がｎ型水素化アモルファス
シリコンである請求項１記載の冷電子放出素子。 - 【請求項４】 第１の導電層上に絶縁層及びゲート電極
が積層されている請求項１記載の冷電子放出素子。 - 【請求項５】 半導体薄膜層が非単結晶シリコンである
請求項１記載の冷電子放出素子。 - 【請求項６】 エミッタの形状が円錐形または円錐台形
または多角錐台形である請求項１記載の冷電子放出素
子。 - 【請求項７】 絶縁性基板としてガラス基板を使用する
請求項１記載の冷電子放出素子。 - 【請求項８】 請求項１に記載の冷電子放出素子の製造
方法において： （ａ） 絶縁性基板上に半導体薄膜材料層、金属薄膜層
を成膜した後、該金属薄膜層をフォトリソグラフィー法
によりパターニングして第１の導電層を形成する際に、
同時にエミッタが形成されるべき絶縁性基板上に第２の
導電層を形成し、続いて、エミッタ材料層、エッチング
マスク材料層を順次成膜する工程； （ｂ） エッチングマスク材料層をフォトリソグラフィ
ー法によりゲートの開口径を具備する円形または多角形
パターンを形成し、反応性イオンエッチングによりエミ
ッタ材料層を第１の導電層と第２の導電層を残しながら
半導体薄膜層が露出するまでエッチングし、エミッタを
形成する工程； （ｃ） 絶縁性基板に対して垂直方向の異方性蒸着法に
より、半導体薄膜層上に絶縁層材料及びゲート電極材料
を成膜し、自己整合的に絶縁層及びゲート電極を形成す
る工程；及び （ｄ） エッチングマスク層を剥離すると同時に、ゲー
ト電極上の絶縁層材料及びゲート電極材料を剥落させる
工程を含んでなることを特徴とする製造方法。 - 【請求項９】 工程（ａ）において、エミッタ材料層
が、プラズマエンハンストＣＶＤ法で形成された水素化
アモルファスシリコンからなる請求項８記載の冷電子放
出素子の製造方法。 - 【請求項１０】 工程（ａ）において、エミッタ材料層
が、少なくともシラン及びホスフィンの混合ガスを反応
ガスとして用いるプラズマエンハンストＣＶＤ法で形成
されたｎ型の水素化アモルファスシリコンからなる請求
項８記載の冷電子放出素子の製造方法。 - 【請求項１１】 工程（ａ）において、半導体薄膜層
が、プラズマエンハンストＣＶＤ法で形成された水素化
アモルファスシリコンからなる請求項８記載の冷電子放
出素子の製造方法。 - 【請求項１２】 工程（ａ）において、半導体薄膜層
が、熱ＣＶＤ法又はプラズマエンハンストＣＶＤ法でア
モルファスシリコンを成膜した後、アニール処理を施す
ことにより形成されたポリシリコンからなる請求項８記
載の冷電子放出素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21369297A JP3502883B2 (ja) | 1997-08-07 | 1997-08-07 | 冷電子放出素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21369297A JP3502883B2 (ja) | 1997-08-07 | 1997-08-07 | 冷電子放出素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154025A JPH1154025A (ja) | 1999-02-26 |
| JP3502883B2 true JP3502883B2 (ja) | 2004-03-02 |
Family
ID=16643416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21369297A Expired - Lifetime JP3502883B2 (ja) | 1997-08-07 | 1997-08-07 | 冷電子放出素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3502883B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3832070B2 (ja) * | 1998-02-06 | 2006-10-11 | 凸版印刷株式会社 | 冷電子放出素子の製造方法 |
| JP4498733B2 (ja) * | 2002-12-27 | 2010-07-07 | 株式会社半導体エネルギー研究所 | 電界放出素子の作製方法 |
| CN115360142B (zh) * | 2022-10-19 | 2023-02-07 | 广州华星光电半导体显示技术有限公司 | 一种阵列基板的制备方法以及阵列基板 |
-
1997
- 1997-08-07 JP JP21369297A patent/JP3502883B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1154025A (ja) | 1999-02-26 |
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