JP2763248B2 - シリコン電子放出素子の製造方法 - Google Patents
シリコン電子放出素子の製造方法Info
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- H01J31/00—Cathode ray tubes; Electron beam tubes
- H01J31/08—Cathode ray tubes; Electron beam tubes having a screen on or from which an image or pattern is formed, picked up, converted, or stored
- H01J31/10—Image or pattern display tubes, i.e. having electrical input and optical output; Flying-spot tubes for scanning purposes
- H01J31/12—Image or pattern display tubes, i.e. having electrical input and optical output; Flying-spot tubes for scanning purposes with luminescent screen
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- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
- H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
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- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J2209/00—Apparatus and processes for manufacture of discharge tubes
- H01J2209/02—Manufacture of cathodes
- H01J2209/022—Cold cathodes
- H01J2209/0223—Field emission cathodes
- H01J2209/0226—Sharpening or resharpening of emitting point or edge
Description
【０００１】
【産業上の利用分野】本発明はシリコン電子放出素子の
製造方法に係り、特にゲート電極とシリコンエミッタと
の間のゲート孔の直径を減少させることができ、低電圧
で電子放出を起こすことができるようにしたシリコン電
子放出素子の製造方法に関する。
製造方法に係り、特にゲート電極とシリコンエミッタと
の間のゲート孔の直径を減少させることができ、低電圧
で電子放出を起こすことができるようにしたシリコン電
子放出素子の製造方法に関する。
【０００２】
【従来の技術】一般に、電子放出素子は、例えば、光
源、増幅素子、高速スイッチング素子、センサ等の各種
表示素子に適用される電子素子として多く用いられてい
る。
源、増幅素子、高速スイッチング素子、センサ等の各種
表示素子に適用される電子素子として多く用いられてい
る。
【０００３】また、従来から、テレビジョン受像機のＣ
ＲＴに代わる表示装置として、壁掛けテレビジョン等に
用いられる平面形状の画像表示装置が開発されており、
この平面画像表示装置として、例えば、液晶表示装置、
プラズマ表示装置等の他、近年、電界電子放出素子（Ｆ
ＥＤ）が用いられるようになってきた。
ＲＴに代わる表示装置として、壁掛けテレビジョン等に
用いられる平面形状の画像表示装置が開発されており、
この平面画像表示装置として、例えば、液晶表示装置、
プラズマ表示装置等の他、近年、電界電子放出素子（Ｆ
ＥＤ）が用いられるようになってきた。
【０００４】このような電界電子放出素子は、画面表示
に必要な単位画素として、例えば、１画素当り電子発生
源であるエミッタをほぼ１０４〜１０５チップ／ｍｍ２
程度に高集積化させることにより、非常に高い発光効率
および輝度を得ることができ、しかも、消費電力が少な
いことから、将来的な壁掛けテレビジョンの実現に最適
な表示素子として期待されている。
に必要な単位画素として、例えば、１画素当り電子発生
源であるエミッタをほぼ１０４〜１０５チップ／ｍｍ２
程度に高集積化させることにより、非常に高い発光効率
および輝度を得ることができ、しかも、消費電力が少な
いことから、将来的な壁掛けテレビジョンの実現に最適
な表示素子として期待されている。
【０００５】さらに、シリコン電子放出素子は、低い融
点および低い電気伝導度を有しているにもかかわらず、
マイクロ製造技術の多様性により、シリコンを用いて先
端形状の鋭いエミッタチップを容易に製造できることか
ら、その応用性が次第に拡大されてきている。
点および低い電気伝導度を有しているにもかかわらず、
マイクロ製造技術の多様性により、シリコンを用いて先
端形状の鋭いエミッタチップを容易に製造できることか
ら、その応用性が次第に拡大されてきている。
【０００６】図１１はこのような一般的なシリコン電子
放出素子を示したもので、不純物が高濃度でドープされ
て高伝導率を有するシリコン基板６０の上面には、２層
の絶縁層６２，６４が形成されており、この絶縁層６
２，６４には、前記シリコン基板６０を露出させるよう
にゲート孔６８が形成されている。また、このゲート孔
６８内には、電子放出部としてのエミッタ６５が前記シ
リコン基板６０と一体に形成されており、また、前記絶
縁層６４の上面には、前記エミッタ６５を所定間隔をも
って取り囲むモリブデン薄膜からなるゲート電極６６が
被着されている。
放出素子を示したもので、不純物が高濃度でドープされ
て高伝導率を有するシリコン基板６０の上面には、２層
の絶縁層６２，６４が形成されており、この絶縁層６
２，６４には、前記シリコン基板６０を露出させるよう
にゲート孔６８が形成されている。また、このゲート孔
６８内には、電子放出部としてのエミッタ６５が前記シ
リコン基板６０と一体に形成されており、また、前記絶
縁層６４の上面には、前記エミッタ６５を所定間隔をも
って取り囲むモリブデン薄膜からなるゲート電極６６が
被着されている。
【０００７】図１３はこのようなシリコン電子放出素子
を電子素子として用いた従来の表示装置の概略斜視図で
ある（特開昭６１−２２１７８３号参照）。
を電子素子として用いた従来の表示装置の概略斜視図で
ある（特開昭６１−２２１７８３号参照）。
【０００８】図１３において、高濃度の不純物がドープ
されたシリコン基板からなる下部基板６０上には、列８
１の方向に沿って円錐形の電界放射エミッタ６５が一体
に形成されるとともに、絶縁層６４が設けられている。
また、この絶縁層６４上には、行８３の方向に沿って複
数のゲート電極６６が設けられており、このゲート電極
６６の円錐形電界放射エミッタ６５に対面する位置に
は、ゲート孔６８が形成されている。
されたシリコン基板からなる下部基板６０上には、列８
１の方向に沿って円錐形の電界放射エミッタ６５が一体
に形成されるとともに、絶縁層６４が設けられている。
また、この絶縁層６４上には、行８３の方向に沿って複
数のゲート電極６６が設けられており、このゲート電極
６６の円錐形電界放射エミッタ６５に対面する位置に
は、ゲート孔６８が形成されている。
【０００９】一方、上部基板９０には、前記下部基板６
０と対向する面に透明導電膜９２および蛍光体層９４が
それぞれベータ形状に積層被着されており、前記下部基
板６０および上部基板９０は、図示しない側面部材とと
もに真空器の外部を構成するようになされている。
０と対向する面に透明導電膜９２および蛍光体層９４が
それぞれベータ形状に積層被着されており、前記下部基
板６０および上部基板９０は、図示しない側面部材とと
もに真空器の外部を構成するようになされている。
【００１０】以上のように構成された表示装置の動作は
次の通りである。
次の通りである。
【００１１】前記透明導電膜９２には、ポジティブ電位
が印加されており、表示信号に応答して、列８１方向の
電界放射エミッタ６５と行方向のゲート電極６６との間
に所定の電位差が付与される。このように電位差が付与
されることにより、ゲート電極６６と前記円錐形状の電
界放射エミッタ６５との間に、所定の電界が形成されて
円錐形状の電界放射エミッタ６５の先端部から電子が放
出される。この放出電子は、ゲート孔６８を通って放出
され、対面する蛍光体層９４に衝突して、これにより、
この蛍光体層９４が発光される。
が印加されており、表示信号に応答して、列８１方向の
電界放射エミッタ６５と行方向のゲート電極６６との間
に所定の電位差が付与される。このように電位差が付与
されることにより、ゲート電極６６と前記円錐形状の電
界放射エミッタ６５との間に、所定の電界が形成されて
円錐形状の電界放射エミッタ６５の先端部から電子が放
出される。この放出電子は、ゲート孔６８を通って放出
され、対面する蛍光体層９４に衝突して、これにより、
この蛍光体層９４が発光される。
【００１２】例えば、前記下部基板６０に対してゲート
電極６６を数十ボルトから数百ボルトの範囲においてバ
イアスすることにより、超微細先端径を有する円錐形状
のエミッタ６５とゲート電極６６との間に、１０６Ｖ／
ｃｍ〜１０７Ｖ／ｃｍ程度の電界が生じることになり、
この場合には、電界放射エミッタ６５の先端から総数百
ｍＡ程度の電子放出を得ることができる。
電極６６を数十ボルトから数百ボルトの範囲においてバ
イアスすることにより、超微細先端径を有する円錐形状
のエミッタ６５とゲート電極６６との間に、１０６Ｖ／
ｃｍ〜１０７Ｖ／ｃｍ程度の電界が生じることになり、
この場合には、電界放射エミッタ６５の先端から総数百
ｍＡ程度の電子放出を得ることができる。
【００１３】このような表示信号に応じた画像を表示す
るシリコン電子放出素子において、電子放出特性を向上
させる、言い換えれば、低電圧駆動条件を得るために
は、前記ゲート孔６８の直径を小さくすることが好まし
い。
るシリコン電子放出素子において、電子放出特性を向上
させる、言い換えれば、低電圧駆動条件を得るために
は、前記ゲート孔６８の直径を小さくすることが好まし
い。
【００１４】
【発明が解決しようとする課題】しかしながら、前記従
来のシリコン電子放出素子においては、実際に製造する
工程において、前記絶縁層６４およびゲート電極６６
は、蒸着設備の蒸着角度の限界（９０°未満）によって
傾斜蒸着されるため、製造後のゲート孔６８は、設計時
におけるゲート孔６８の直径よりさらに広くなってしま
い、その結果、シリコン電子放出素子を動作させるため
にゲート電圧を増加させなければならず、低電圧駆動を
行なうことが極めて困難になってしまうという問題を有
している。
来のシリコン電子放出素子においては、実際に製造する
工程において、前記絶縁層６４およびゲート電極６６
は、蒸着設備の蒸着角度の限界（９０°未満）によって
傾斜蒸着されるため、製造後のゲート孔６８は、設計時
におけるゲート孔６８の直径よりさらに広くなってしま
い、その結果、シリコン電子放出素子を動作させるため
にゲート電圧を増加させなければならず、低電圧駆動を
行なうことが極めて困難になってしまうという問題を有
している。
【００１５】このような問題点を具体的に説明するた
め、絶縁層６４およびゲート電極６６の蒸着工程後にお
ける酸化マスク６３および下部基板６０に形成された酸
化膜６２のリフトオフ前の工程を図１２に示す。図１２
に示すように、シリコン基板６０の上面にゲート電極６
６および絶縁層６４を蒸着させる際に、蒸着角度αにし
たがって傾斜蒸着されることになるため、蒸着時に酸化
マスク６３が実質的に拡張されてしまうことになり、そ
の結果、その形状は垂直層に対し１０°未満の扇形状を
有するようになる。そのため、ゲート孔６８の直径は、
実際設計したゲート孔６８の直径よりさらに広くなって
しまうものである。
め、絶縁層６４およびゲート電極６６の蒸着工程後にお
ける酸化マスク６３および下部基板６０に形成された酸
化膜６２のリフトオフ前の工程を図１２に示す。図１２
に示すように、シリコン基板６０の上面にゲート電極６
６および絶縁層６４を蒸着させる際に、蒸着角度αにし
たがって傾斜蒸着されることになるため、蒸着時に酸化
マスク６３が実質的に拡張されてしまうことになり、そ
の結果、その形状は垂直層に対し１０°未満の扇形状を
有するようになる。そのため、ゲート孔６８の直径は、
実際設計したゲート孔６８の直径よりさらに広くなって
しまうものである。
【００１６】本発明は前記した点に鑑みてなされたもの
で、ゲート孔の直径を小さく形成することができ、低い
電圧で駆動することができ、言い換えれば、同一のゲー
ト電圧でより高い電子放出効果を得ることのできるシリ
コン電子放出素子の製造方法を提供することを目的とす
るものである。
で、ゲート孔の直径を小さく形成することができ、低い
電圧で駆動することができ、言い換えれば、同一のゲー
ト電圧でより高い電子放出効果を得ることのできるシリ
コン電子放出素子の製造方法を提供することを目的とす
るものである。
【００１７】
【課題を解決するための手段】前記目的を達成するため
本発明に係るシリコン電子放出素子の製造方法は、高濃
度シリコン基板表面を高温酸化した後、フォトエッチン
グして酸化マスクを形成するマスク形成工程と、前記酸
化マスクを用いてほぼ円錐形状のエミッタを形成するた
めのシリコン基板のエッチング工程と、平面先端を有す
る前記エミッタをその先端部が鋭いチップとなるように
形成するため前記シリコン基板の表面を酸化処理する高
温酸化工程と、前記シリコン基板の表面に前記酸化マス
クを用いて絶縁膜を形成するための絶縁膜形成工程と、
前記酸化マスクおよび絶縁膜の厚さが垂直方向および水
平方向に縮小するように高温で熱処理を行なう熱処理工
程と、前記熱処理工程により厚さが縮小した絶縁膜上に
ゲート金属を蒸着してエミッタの側面に対向する面に露
出する前記絶縁膜を取り囲むようにゲート電極を形成す
るゲート形成工程と、前記酸化マスクを含む上方の層を
同時に除去するリフトオフ工程とからなることを特徴と
するものである。
本発明に係るシリコン電子放出素子の製造方法は、高濃
度シリコン基板表面を高温酸化した後、フォトエッチン
グして酸化マスクを形成するマスク形成工程と、前記酸
化マスクを用いてほぼ円錐形状のエミッタを形成するた
めのシリコン基板のエッチング工程と、平面先端を有す
る前記エミッタをその先端部が鋭いチップとなるように
形成するため前記シリコン基板の表面を酸化処理する高
温酸化工程と、前記シリコン基板の表面に前記酸化マス
クを用いて絶縁膜を形成するための絶縁膜形成工程と、
前記酸化マスクおよび絶縁膜の厚さが垂直方向および水
平方向に縮小するように高温で熱処理を行なう熱処理工
程と、前記熱処理工程により厚さが縮小した絶縁膜上に
ゲート金属を蒸着してエミッタの側面に対向する面に露
出する前記絶縁膜を取り囲むようにゲート電極を形成す
るゲート形成工程と、前記酸化マスクを含む上方の層を
同時に除去するリフトオフ工程とからなることを特徴と
するものである。
【００１８】また、好ましくは、本発明の熱処理条件と
して、高純度の窒素または酸素のうち少なくとも一方の
雰囲気下で、熱処理温度を９００℃乃至９５０℃として
行なうようにしたことを特徴とするものである。
して、高純度の窒素または酸素のうち少なくとも一方の
雰囲気下で、熱処理温度を９００℃乃至９５０℃として
行なうようにしたことを特徴とするものである。
【００１９】
【作用】本発明によれば、シリコン基板に嵌成されたエ
ミッタの表面を酸化処理して、前記シリコン基板の表面
に酸化マスクを用いて絶縁膜を形成した後、前記酸化マ
スクおよび絶縁膜の厚さが垂直方向および水平方向に縮
小するように高温で熱処理を行ない、この熱処理により
厚さが縮小した絶縁膜上にゲート金属を蒸着してゲート
電極を形成するようにしているので、前記エミッタの周
囲に形成されるゲート孔の直径を小さく形成することが
でき、これにより、シリコン電子放出素子を少ないゲー
ト電圧で駆動することができ、適正な低電圧駆動を行な
うことができるものである。
ミッタの表面を酸化処理して、前記シリコン基板の表面
に酸化マスクを用いて絶縁膜を形成した後、前記酸化マ
スクおよび絶縁膜の厚さが垂直方向および水平方向に縮
小するように高温で熱処理を行ない、この熱処理により
厚さが縮小した絶縁膜上にゲート金属を蒸着してゲート
電極を形成するようにしているので、前記エミッタの周
囲に形成されるゲート孔の直径を小さく形成することが
でき、これにより、シリコン電子放出素子を少ないゲー
ト電圧で駆動することができ、適正な低電圧駆動を行な
うことができるものである。
【００２０】
【実施例】以下、本発明の実施例を図１乃至図１０を参
照して詳細に説明する。
照して詳細に説明する。
【００２１】図１は本発明に係るシリコン電子放出素子
の製造方法により製造されたシリコン電子放出素子の一
実施例を示し、図３乃至図８は本発明に係るシリコン電
子放出素子の製造方法により高濃度シリコン基板１０上
に超微細先端径を有するエミッタ１５を製造する工程を
示したものである。
の製造方法により製造されたシリコン電子放出素子の一
実施例を示し、図３乃至図８は本発明に係るシリコン電
子放出素子の製造方法により高濃度シリコン基板１０上
に超微細先端径を有するエミッタ１５を製造する工程を
示したものである。
【００２２】まず、第１工程は、図３に示すように、酸
化マスク１３の形成工程であり、この第１工程において
は、例えば、数Ω−ｃｍの比抵抗を有するＮ形シリコン
基板等、基板工程において適合した単結晶基板１０を高
温酸化して約１２００オングストロームの厚さ寸法を有
する酸化膜を形成した後、フォトエッチング工程によ
り、後に行なうエッチングおよび蒸着工程時に自動整列
を行なうための酸化マスク１３を形成する。
化マスク１３の形成工程であり、この第１工程において
は、例えば、数Ω−ｃｍの比抵抗を有するＮ形シリコン
基板等、基板工程において適合した単結晶基板１０を高
温酸化して約１２００オングストロームの厚さ寸法を有
する酸化膜を形成した後、フォトエッチング工程によ
り、後に行なうエッチングおよび蒸着工程時に自動整列
を行なうための酸化マスク１３を形成する。
【００２３】次に、第２工程は、図４に示すように、前
記酸化マスク１３を用いて円錐形状のエミッタを形成す
るためのシリコン基板の反応性イオンエッチング工程で
あり、この第２工程においては、シリコンからなる単結
晶基板１０の前記酸化マスク１３の下側を反応性イオン
エッチング法により、水平方向と垂直方向とを所定比率
で選択的にエッチングするものである。この場合に、円
錐形状の鋭いエッジあるいはチップを有するシリコンエ
ミッタの形状は、選択エッチングの比率およびマスクの
形態により決定されるものであり、本発明においては、
好ましい例として、垂直エッチング比率と水平エッチン
グ比率とを４：１に設定した。
記酸化マスク１３を用いて円錐形状のエミッタを形成す
るためのシリコン基板の反応性イオンエッチング工程で
あり、この第２工程においては、シリコンからなる単結
晶基板１０の前記酸化マスク１３の下側を反応性イオン
エッチング法により、水平方向と垂直方向とを所定比率
で選択的にエッチングするものである。この場合に、円
錐形状の鋭いエッジあるいはチップを有するシリコンエ
ミッタの形状は、選択エッチングの比率およびマスクの
形態により決定されるものであり、本発明においては、
好ましい例として、垂直エッチング比率と水平エッチン
グ比率とを４：１に設定した。
【００２４】また、第３工程は、第２熱酸化工程であっ
て、この第３工程においては、図５に示すように、前記
第２工程により先端部が平面状に形成されているシリコ
ンエミッタをその先端部が鋭いチップとなるように形成
するため、単結晶基板１０の表面を酸化処理したもので
ある。この場合に、前記酸化マスク１３の下方に成長さ
れた酸化膜１２の形状は、前記第２工程の選択的エッチ
ングにより形成されたシリコンエミッタの形状と同様で
あり、最終工程において酸化物を除去することにより露
出されるシリコンエミッタの先端部が鋭いチップ形状と
なるようになされている。
て、この第３工程においては、図５に示すように、前記
第２工程により先端部が平面状に形成されているシリコ
ンエミッタをその先端部が鋭いチップとなるように形成
するため、単結晶基板１０の表面を酸化処理したもので
ある。この場合に、前記酸化マスク１３の下方に成長さ
れた酸化膜１２の形状は、前記第２工程の選択的エッチ
ングにより形成されたシリコンエミッタの形状と同様で
あり、最終工程において酸化物を除去することにより露
出されるシリコンエミッタの先端部が鋭いチップ形状と
なるようになされている。
【００２５】さらに、第４工程は、図６に示すように、
前記酸化マスク１３を用いて単結晶基板１０の表面に絶
縁膜１４を蒸着させた後、高純度の窒素、酸素雰囲気中
で、かつ、６００℃以上の高温で熱処理を行ない、前記
酸素マスク１３および絶縁膜１４の厚さと幅とを縮小さ
せる熱処理工程である。このように熱処理の際に、酸素
マスク１３および絶縁膜１４の厚さおよび幅が縮小され
る理由としては、ｅ−ビーム蒸着後の絶縁膜は、Ｓｉと
Ｏ２とが完全に結合しない不安定なＳｉＯＸ（大部分は
ＳｉＯ）成分で構成されるため、高純度のガスを吹き入
れながら熱を加えると、ダングリングボンドに残ってい
る結合しない過剰Ｓｉは粒子サイズが変わりながら安定
化されるためである。このとき、表面においては、高純
度のガスにより安定化され、内部においては、高温加熱
により格子が再配列しながらその厚さおよび幅が縮小す
ることになる。
前記酸化マスク１３を用いて単結晶基板１０の表面に絶
縁膜１４を蒸着させた後、高純度の窒素、酸素雰囲気中
で、かつ、６００℃以上の高温で熱処理を行ない、前記
酸素マスク１３および絶縁膜１４の厚さと幅とを縮小さ
せる熱処理工程である。このように熱処理の際に、酸素
マスク１３および絶縁膜１４の厚さおよび幅が縮小され
る理由としては、ｅ−ビーム蒸着後の絶縁膜は、Ｓｉと
Ｏ２とが完全に結合しない不安定なＳｉＯＸ（大部分は
ＳｉＯ）成分で構成されるため、高純度のガスを吹き入
れながら熱を加えると、ダングリングボンドに残ってい
る結合しない過剰Ｓｉは粒子サイズが変わりながら安定
化されるためである。このとき、表面においては、高純
度のガスにより安定化され、内部においては、高温加熱
により格子が再配列しながらその厚さおよび幅が縮小す
ることになる。
【００２６】実験の結果、垂直および水平方向の収縮比
率は、ほぼ２：１であり、酸素雰囲気よりは窒素雰囲気
の方が縮小効果がさらに大きくなることがわかった。こ
のとき、最適の熱処理範囲は、９００℃〜９５０℃であ
った。
率は、ほぼ２：１であり、酸素雰囲気よりは窒素雰囲気
の方が縮小効果がさらに大きくなることがわかった。こ
のとき、最適の熱処理範囲は、９００℃〜９５０℃であ
った。
【００２７】また、第５工程は、図７に示すように、前
記第４工程により厚さが縮小した絶縁膜１４上に、ゲー
ト金属を蒸着してゲート電極１６を形成するゲート形成
工程であり、このゲート電極１６は、シリコンエミッタ
の側面に対向する面に露出する前記絶縁膜１４を取り囲
むように形成されるようになっている。
記第４工程により厚さが縮小した絶縁膜１４上に、ゲー
ト金属を蒸着してゲート電極１６を形成するゲート形成
工程であり、このゲート電極１６は、シリコンエミッタ
の側面に対向する面に露出する前記絶縁膜１４を取り囲
むように形成されるようになっている。
【００２８】そして、最終工程として、図８または図１
に示すように、前記酸化マスク１３とその下部の酸化膜
１２をリフトオフ工程を用いて除去することにより、本
発明のシリコン電子放出素子が形成される。これによ
り、図１に示すように、シリコンエミッタ１５の周囲に
ゲート孔１８が形成される。
に示すように、前記酸化マスク１３とその下部の酸化膜
１２をリフトオフ工程を用いて除去することにより、本
発明のシリコン電子放出素子が形成される。これによ
り、図１に示すように、シリコンエミッタ１５の周囲に
ゲート孔１８が形成される。
【００２９】また、図２は第４工程による熱処理後に酸
化膜の厚さが縮小したことを示す拡大断面図であり、酸
化膜１４の厚さおよび幅寸法がδ程度減少することによ
り、最終的にはゲート孔１８の直径が２δ程度減少する
ことがわかる。
化膜の厚さが縮小したことを示す拡大断面図であり、酸
化膜１４の厚さおよび幅寸法がδ程度減少することによ
り、最終的にはゲート孔１８の直径が２δ程度減少する
ことがわかる。
【００３０】一方、上部基板を公知の方法により製造
し、フリットペーストを用いて上部基板、下部基板およ
び側面部材を密封した後、パネル内部を高真空化するこ
とにより、本発明の電子放出表示装置が完成する。
し、フリットペーストを用いて上部基板、下部基板およ
び側面部材を密封した後、パネル内部を高真空化するこ
とにより、本発明の電子放出表示装置が完成する。
【００３１】次に、前記工程により製造された表示装置
の動作について説明する。
の動作について説明する。
【００３２】本実施例においては、所定の表示信号に基
づいて、列方向に配置された複数のエミッタ１５と行方
向に沿って配置されたゲート電極１６に所定の電位差を
与えて、所定画素の円錐形状の電界放射エミッタ１５を
マトリックス駆動させることにより、この画素から放出
した電子が対面する上部基板の蛍光体層に衝突発光して
表示信号に応じた画像が表示されるようになっている。
このとき、前記ゲート電極１６とエミッタ１５との電位
差は、通常、８０Ｖ前後に維持され、透明導電膜には、
約２００Ｖ程度の電圧が印加される。
づいて、列方向に配置された複数のエミッタ１５と行方
向に沿って配置されたゲート電極１６に所定の電位差を
与えて、所定画素の円錐形状の電界放射エミッタ１５を
マトリックス駆動させることにより、この画素から放出
した電子が対面する上部基板の蛍光体層に衝突発光して
表示信号に応じた画像が表示されるようになっている。
このとき、前記ゲート電極１６とエミッタ１５との電位
差は、通常、８０Ｖ前後に維持され、透明導電膜には、
約２００Ｖ程度の電圧が印加される。
【００３３】また、図９は前述した工程により製造され
た電子放射素子の断面をＳＥＭで撮影したものを示し、
図１０は電子放射素子を６０°の角度で傾斜した状態に
おいて平面撮影したものを示している。図９に示すよう
に、本発明により製造された電子放射素子のゲート孔の
直径ａ１および従来の方法により製造された電子放射素
子のゲート孔の直径ａ２をそれぞれ測定した結果、本発
明のゲート孔の直径ａ１は１．２μｍであり、従来のゲ
ート孔の直径ａ２は２．２μｍであった。すなわち、本
発明により減少したゲート孔の直径βは、 β＝ａ２−ａ１＝２δ＝２．２−１．２＝１．０μｍ となる。
た電子放射素子の断面をＳＥＭで撮影したものを示し、
図１０は電子放射素子を６０°の角度で傾斜した状態に
おいて平面撮影したものを示している。図９に示すよう
に、本発明により製造された電子放射素子のゲート孔の
直径ａ１および従来の方法により製造された電子放射素
子のゲート孔の直径ａ２をそれぞれ測定した結果、本発
明のゲート孔の直径ａ１は１．２μｍであり、従来のゲ
ート孔の直径ａ２は２．２μｍであった。すなわち、本
発明により減少したゲート孔の直径βは、 β＝ａ２−ａ１＝２δ＝２．２−１．２＝１．０μｍ となる。
【００３４】これにより、本発明のゲート孔は、従来の
ゲート孔に比べて約４２〜４５％程度、直径の縮小効果
があることがわかる。
ゲート孔に比べて約４２〜４５％程度、直径の縮小効果
があることがわかる。
【００３５】したがって、本実施例においては、シリコ
ン電子放出素子のゲート電極１６を形成する前に、前記
酸素マスク１３および絶縁膜１４の厚さと幅とを縮小さ
せる熱処理工程を行なうようにしているので、シリコン
電子放出素子のゲート孔１８の直径を減少させることが
でき、これにより、シリコン電子放出素子を少ないゲー
ト電圧で駆動することができ、その結果、適正な低電圧
駆動を行なうことができる。
ン電子放出素子のゲート電極１６を形成する前に、前記
酸素マスク１３および絶縁膜１４の厚さと幅とを縮小さ
せる熱処理工程を行なうようにしているので、シリコン
電子放出素子のゲート孔１８の直径を減少させることが
でき、これにより、シリコン電子放出素子を少ないゲー
ト電圧で駆動することができ、その結果、適正な低電圧
駆動を行なうことができる。
【００３６】
【発明の効果】以上述べたように本発明に係るシリコン
電子放出素子の製造方法は、シリコン電子放出素子のゲ
ート電極を形成する前に、酸化マスクおよび絶縁膜の厚
さが縮小するように高温で熱処理を行なう熱処理工程を
行なうようにしているので、シリコン電子放出素子のゲ
ート孔の直径を減少させることができ、これにより、シ
リコン電子放出素子を少ないゲート電圧で駆動すること
ができ、その結果、適正な低電圧駆動を行なうことがで
きる等の効果を奏する。
電子放出素子の製造方法は、シリコン電子放出素子のゲ
ート電極を形成する前に、酸化マスクおよび絶縁膜の厚
さが縮小するように高温で熱処理を行なう熱処理工程を
行なうようにしているので、シリコン電子放出素子のゲ
ート孔の直径を減少させることができ、これにより、シ
リコン電子放出素子を少ないゲート電圧で駆動すること
ができ、その結果、適正な低電圧駆動を行なうことがで
きる等の効果を奏する。
【図１】本発明により製造されたシリコン電子放出素子
の一実施例を示す縦断面図
の一実施例を示す縦断面図
【図２】図１の電子放出素子の製作過程中のゲート蒸着
工程を示す縦断面図
工程を示す縦断面図
【図３】本発明のシリコン電子放出素子の酸化マスクの
形成工程を示す縦断面図
形成工程を示す縦断面図
【図４】本発明のシリコン電子放出素子のエッチング工
程を示す縦断面図
程を示す縦断面図
【図５】本発明のシリコン電子放出素子の酸化膜の形成
工程を示す縦断面図
工程を示す縦断面図
【図６】本発明のシリコン電子放出素子の絶縁膜の形成
工程を示す縦断面図
工程を示す縦断面図
【図７】本発明のシリコン電子放出素子のゲート電極の
形成工程を示す縦断面図
形成工程を示す縦断面図
【図８】本発明のシリコン電子放出素子のリフトオフ工
程を示す縦断面図
程を示す縦断面図
【図９】本発明により製造された電子放出素子をＳＥＭ
で撮影した薄膜の図面代用断面写真
で撮影した薄膜の図面代用断面写真
【図１０】本発明により製造された電子放出素子をＳＥ
Ｍで撮影した薄膜の図面代用斜視写真
Ｍで撮影した薄膜の図面代用斜視写真
【図１１】従来のシリコン電子放出素子を示す縦断面図
【図１２】図１１の電子放出素子の製造過程中のゲート
電極の蒸着工程を示す縦断面図
電極の蒸着工程を示す縦断面図
【図１３】図１１の電界放出素子を用いた表示装置を示
す分解斜視図
す分解斜視図
１０ シリコン基板 １２ 酸化膜 １３ 酸化マスク １４ 絶縁膜 １５ エミッタ １６ ゲート電極 １８ ゲート孔
Claims (3)
- 【請求項１】 高濃度シリコン基板表面を高温酸化した
後、フォトエッチングして酸化マスクを形成するマスク
形成工程と、前記酸化マスクを用いてほぼ円錐形状のエ
ミッタを形成するためのシリコン基板のエッチング工程
と、平面先端を有する前記エミッタをその先端部が鋭い
チップとなるように形成するため前記シリコン基板の表
面を酸化処理する高温酸化工程と、前記シリコン基板の
表面に前記酸化マスクを用いて絶縁膜を嵌成するための
絶縁膜形成工程と、前記酸化マスクおよび絶縁膜の厚さ
が垂直方向および水平方向に縮小するように高温で熱処
理を行なう熱処理工程と、前記熱処理工程により厚さが
縮小した絶縁膜上にゲート金属を蒸着してエミッタの側
面に対向する面に露出する前記絶縁膜を取り囲むように
ゲート電極を形成するゲート形成工程と、前記酸化マス
クを含む上方の層を同時に除去するリフトオフ工程とか
らなることを特徴とするシリコン電子放出素子の製造方
法。 - 【請求項２】 前記熱処理工程における熱処理温度は、
９００℃乃至９５０℃で行なうようにしたことを特徴と
する請求項１に記載のシリコン電子放出素子の製造方
法。 - 【請求項３】 前記熱処理は、窒素または酸素のうち少
なくとも一方の雰囲気下で行なうことを特徴とする請求
項２に記載のシリコン電子放出素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920022357A KR950008756B1 (ko) | 1992-11-25 | 1992-11-25 | 실리콘 전자방출소자 및 그의 제조방법 |
| KR1992-22357 | 1992-11-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06215689A JPH06215689A (ja) | 1994-08-05 |
| JP2763248B2 true JP2763248B2 (ja) | 1998-06-11 |
Family
ID=19343901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9479693A Expired - Fee Related JP2763248B2 (ja) | 1992-11-25 | 1993-03-16 | シリコン電子放出素子の製造方法 |
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|---|---|
| US (1) | US5316511A (ja) |
| JP (1) | JP2763248B2 (ja) |
| KR (1) | KR950008756B1 (ja) |
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|---|---|---|---|---|
| US5564959A (en) * | 1993-09-08 | 1996-10-15 | Silicon Video Corporation | Use of charged-particle tracks in fabricating gated electron-emitting devices |
| US5462467A (en) * | 1993-09-08 | 1995-10-31 | Silicon Video Corporation | Fabrication of filamentary field-emission device, including self-aligned gate |
| US5559389A (en) * | 1993-09-08 | 1996-09-24 | Silicon Video Corporation | Electron-emitting devices having variously constituted electron-emissive elements, including cones or pedestals |
| US5607335A (en) * | 1994-06-29 | 1997-03-04 | Silicon Video Corporation | Fabrication of electron-emitting structures using charged-particle tracks and removal of emitter material |
| US6033277A (en) * | 1995-02-13 | 2000-03-07 | Nec Corporation | Method for forming a field emission cold cathode |
| KR100194599B1 (ko) * | 1995-11-21 | 1999-07-01 | 정선종 | 필드 에미션 디스플레이 소자 제조방법 |
| US5637539A (en) * | 1996-01-16 | 1997-06-10 | Cornell Research Foundation, Inc. | Vacuum microelectronic devices with multiple planar electrodes |
| US5865659A (en) * | 1996-06-07 | 1999-02-02 | Candescent Technologies Corporation | Fabrication of gated electron-emitting device utilizing distributed particles to define gate openings and utilizing spacer material to control spacing between gate layer and electron-emissive elements |
| US5865657A (en) * | 1996-06-07 | 1999-02-02 | Candescent Technologies Corporation | Fabrication of gated electron-emitting device utilizing distributed particles to form gate openings typically beveled and/or combined with lift-off or electrochemical removal of excess emitter material |
| US5755944A (en) * | 1996-06-07 | 1998-05-26 | Candescent Technologies Corporation | Formation of layer having openings produced by utilizing particles deposited under influence of electric field |
| US6187603B1 (en) | 1996-06-07 | 2001-02-13 | Candescent Technologies Corporation | Fabrication of gated electron-emitting devices utilizing distributed particles to define gate openings, typically in combination with lift-off of excess emitter material |
| US5869169A (en) * | 1996-09-27 | 1999-02-09 | Fed Corporation | Multilayer emitter element and display comprising same |
| US5930589A (en) * | 1997-02-28 | 1999-07-27 | Motorola, Inc. | Method for fabricating an integrated field emission device |
| KR20040034251A (ko) * | 2002-10-21 | 2004-04-28 | 삼성에스디아이 주식회사 | 전계방출소자 |
| KR100489609B1 (ko) * | 2002-11-30 | 2005-05-17 | 엘지.필립스 디스플레이 주식회사 | 음극선관 |
| US7701128B2 (en) * | 2005-02-04 | 2010-04-20 | Industrial Technology Research Institute | Planar light unit using field emitters and method for fabricating the same |
| US7998559B2 (en) * | 2006-03-23 | 2011-08-16 | Alcatel Lucent | Super-phobic surface structures |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4210689A (en) * | 1977-12-26 | 1980-07-01 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of producing semiconductor devices |
| US4663559A (en) * | 1982-09-17 | 1987-05-05 | Christensen Alton O | Field emission device |
| US5130266A (en) * | 1990-08-28 | 1992-07-14 | United Microelectronics Corporation | Polycide gate MOSFET process for integrated circuits |
| JP2550798B2 (ja) * | 1991-04-12 | 1996-11-06 | 富士通株式会社 | 微小冷陰極の製造方法 |
-
1992
- 1992-11-25 KR KR1019920022357A patent/KR950008756B1/ko not_active IP Right Cessation
-
1993
- 1993-03-02 US US08/025,094 patent/US5316511A/en not_active Expired - Fee Related
- 1993-03-16 JP JP9479693A patent/JP2763248B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5316511A (en) | 1994-05-31 |
| KR950008756B1 (ko) | 1995-08-04 |
| KR940012664A (ko) | 1994-06-24 |
| JPH06215689A (ja) | 1994-08-05 |
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