JP4529011B2 - 冷電子放出素子及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強電界によって冷電子を放出する電界放射型の冷電子放出素子及びその製造方法に関する。より詳しくは、光プリンタ、電子顕微鏡、電子ビーム露光装置などの電子発生源や電子銃として、あるいは照明ランプの超小型照明源として、特に、平面ディスプレイを構成するアレイ状のＦＥＡ(Field Emitter Array）の電子発生源として有用な冷電子放出素子及びその製造方法に関する。
【０００２】
【従来の技術】
従来より、電子ディスプレイデバイスとして陰極線管が広く用いられているが、陰極線管は、電子銃のカソードから熱電子を放出させるためにエネルギー消費量が大きく、また、構造的に大きな容積を必要とするなどの問題があった。
【０００３】
このため、熱電子ではなく冷電子を利用できるようにして、全体としてエネルギー消費量を低減させ、しかも、デバイス自体を小形化した平面型のディスプレイが求められ、更に、近年では、そのような平面型ディスプレイに高速応答性と高解像度とを実現することも強く求められている。
【０００４】
このような冷電子を利用する平面型ディスプレイの構造としては、高真空の平板セル中に、微小な電子放出素子をアレイ状に配したものが有望視されている。そして、そのために使用する電子放出素子として、電界放射現象を利用した電界放射型の冷電子放出素子が注目されている。この電界放射型の冷電子放出素子は、物質に印加する電界の強度を上げると、その強度に応じて物質表面のエネルギー障壁の幅が次第に狭まり、電界強度が１０7V／ｃｍ以上の強電界となると、物質中の電子がトンネル効果によりそのエネルギー障壁を突破できるようになり、そのため物質から電子が放出されるという現象を利用している。この場合、電場がポアッソンの方程式に従うために、電子を放出する部材（エミッタ）に電界が集中する部分を形成すると、比較的低い引き出し電圧で効率的に冷電子の放出を行うことができる。
【０００５】
このような電界放射型の冷電子放出素子の一般的なものとしては、図７に示すように、先端が尖った円錐形の冷電子放出素子を例示することができる。この素子においては、絶縁性基板７１上に導電層７２、絶縁層７３及びゲート電極７４が順次積層されており、その絶縁層７３及びゲート電極７４には、導電層７２に達する開口部Ｂが形成されている。そして、その開口部Ｂ内の導電層７２上には、ゲート電極７４に接触しないように、点状突起を有する円錐形状のエミッタ７５が形成されている。
【０００６】
このような円錐形エミッタでは、スピント型エミッタが広く知られている。
【０００７】
スピント型エミッタを備えた冷電子放出素子の製造例を、図８（ａ）〜（ｄ）を参照しながら説明する。
【０００８】
まず、図８（ａ）に示すように、予め導電層８２が形成された絶縁性基板８１上に、絶縁層８３及びゲート電極８４をスパッタ法又は真空蒸着法等により順次成膜する。続いて、フォトリソグラフィー法と反応性イオンエッチング法（ＲＩＥ）とを利用して絶縁層８３及びゲート電極８４の一部を、導電層８２が露出するまで円形の孔（ゲート孔）が開口するようにエッチングする。
【０００９】
次に、図８（ｂ）に示すように、斜方蒸着によりリフトオフ材８５をゲート電極８４の上面と側面にのみ形成する。リフトオフ材８５の材料としては、Ａｌ、ＭｇＯ等が多く使用されている。
【００１０】
続いて、図８（ｃ）に示すように、導電層８２上に、その垂直な方向から通常の異方性蒸着により、エミッタ８６用の金属材料を蒸着する。このとき、蒸着の進行につれて、ゲート孔の開口径が狭まると同時に導電層８２上に円錐形のエミッタ８６が自己整合的に形成される。蒸着は、最終的にゲート孔が閉じるまで行なう。エミッタの材料としては、Ｍｏ、Ｎｉ等を使用することができる。
【００１１】
最後に、図８（ｄ）に示すように、リフトオフ材８５をエッチングにより剥離し、必要に応じてゲート電極８４をパターニングする。これによりスピント型エミッタ８６を備えた冷電子放出素子が得られる。
【００１２】
このようなスピント型エミッタを備えた冷電子放出素子は、異方性蒸着法により自己整合的に円錐形状のエミッタを簡便に形成でき、更にエミッタ材料が広範囲に選定できるという利点を有している。
【００１３】
ところで、スピント型エミッタに代表される、微細加工技術を利用した冷電子放出素子を特に平面ディスプレイ等に適用する場合、エミッタからのエミッション電流の変動が小さいことが、高品位の画質を得るには必要不可欠である。
【００１４】
エミッション電流の変動は、エミッタを集積化することで、ある程度低減することが可能である。これは、集積化により個々のエミッタにおけるエミッション特性のばらつきの影響が低減されるためである。しかしながら、この方法では各エミッタからのエミッション電流を見かけ上平均化するにすぎないため、局所的に現れる異常に大きなエミッション電流を抑制することは不可能である。
【００１５】
このようなエミッション電流の変動を低減する手段として、米国特許第３７８９４７１号明細書では、スピント型エミッタにおいて、導電層とエミッタの間に抵抗層を設ける技術が示されている。
【００１６】
このような抵抗層を具備した冷電子放出素子の構成例を、図９を参照しながら説明する。
【００１７】
絶縁性基板９１上に導電層９２、抵抗層９３、絶縁層９４及びゲート電極９５が順次積層されており、その絶縁層９４及びゲート電極９５には、抵抗層９３に達する開口部Ｂが形成されている。そして、その開口部Ｂ内の抵抗層９３上には、ゲート電極９５に接触しないように、円錐形状のエミッタ９６が形成されている。
【００１８】
この場合、抵抗層９３は導電層９２とエミッタ９６間に電気的に直列に挿入されている。この抵抗層９３により、素子間の電流を均一化する作用が得られ、さらに素子破壊につながる大電流を低減するとともに、エミッション電流の変動も抵抗層９３の抵抗値に比例して減少させることが可能となる。抵抗層９３の比抵抗は１０2から１０6Ω・ｃｍが適当とされている。
【００１９】
一方、半導体集積回路製造技術を応用したシリコンエミッタもまた広く知られている(Tech.Dig.IVMC., p26(1991))。
【００２０】
シリコンエミッタを備えた冷電子放出素子の製造例を、図１０（ａ）〜（ｅ）を参照しながら説明する。
【００２１】
まず、図１０（ａ）に示すように、単結晶シリコン基板１０１を熱酸化して表面に酸化シリコン層を形成し、その酸化シリコン層をフォトリソグラフィー法を利用して円形にパターニングすることにより、円形のエッチングマスク用酸化シリコン層１０２を形成する。この酸化シリコン層１０２は後述するようにリフトオフ材としても機能する。なお、酸化シリコン層１０２の径は、ほぼゲート径に相当する。
【００２２】
次に、図１０（ｂ）に示すように、サイドエッチレートの高い条件の反応性イオンエッチング法（ＲＩＥ）によりシリコン基板１０１をエッチングし、エミッタ１０３を形成する。
【００２３】
続いて、図１０（ｃ）に示すように、熱酸化によりシリコン基板１０１及びエミッタ１０３の表面にエミッタ先端先鋭化用酸化シリコン層１０４を形成する。この酸化シリコン層１０４の形成時に発生する応力により、酸化シリコン層１０４の内側のエミッタ１０３の先端が容易に尖鋭化される。
【００２４】
そして、図１０（ｄ）に示すように、異方性蒸着法により絶縁層１０５、ゲート電極１０６を積層する。
【００２５】
最後に、図１０（ｅ）に示すように、リフトオフ材としても機能するエッチングマスク用酸化シリコン層１０２をエッチングによりリフトオフし、更に、エミッタ１０３の表面の酸化シリコン層１０４をエッチング除去する。そして必要に応じてゲート電極１０６をパターニングする。これによりシリコンエミッタを備えた冷電子放出素子が得られる。
【００２６】
さらに最近、シリコンエミッタにおいて、シリコンの半導体としての性質を利用して高度な電流制御が可能であることが示されている(Jpn.J.Appl.Phys.vol.35 p6637(1996))。このような電流制御機能を搭載したシリコンエミッタはＭＯＳＦＥＴ構造エミッタと称される。このＭＯＳＦＥＴ構造エミッタを備えた冷電子放出素子の構成を図１１を参照しながら説明する。
【００２７】
ｐ型シリコン基板１１１の同一平面上に、ｎ型シリコンからなる円錐形のエミッタ１１２とｎ型シリコン層１１３を介してエミッタ配線層１１４が設けられ、エミッタ１１２とエミッタ配線層１１４の間に絶縁層１１５を介してゲート電極１１６が設置されている。即ち、このエミッタではＭＯＳＦＥＴ(metal-oxide-semiconductor field-effect-transistor)構造を冷電子放出素子に内蔵した構造をもち、冷電子放出素子のエミッタ配線層１１４がＭＯＳＦＥＴのソース、エミッタ１１２がドレイン、ゲート電極１１６がゲート、絶縁層１１５がゲート絶縁層としてそれぞれ機能する。
【００２８】
ＭＯＳＦＥＴ構造エミッタを備えた冷電子放出素子の製造例を、図１２（ａ）〜（ｇ）を参照しながら説明する。
【００２９】
まず、図１２（ａ）に示すように、単結晶のｐ型シリコン基板１２１を熱酸化して表面に酸化シリコン層を形成し、その酸化シリコン層をフォトリソグラフィー法を利用して円形にパターニングすることにより、円形のエッチングマスク用酸化シリコン層１２２を形成する。この酸化シリコン層１２２は後述するようにリフトオフ材としても機能する。なお、酸化シリコン層１２２の径は、ほぼゲート径に相当する。
【００３０】
次に、図１２（ｂ）に示すように、サイドエッチレートの高い条件の反応性イオンエッチング法（ＲＩＥ）によりｐ型シリコン基板１２１をエッチングし、エミッタ１２３を形成する。
【００３１】
続いて、図１２（ｃ）に示すように、熱酸化によりｐ型シリコン基板１２１及びエミッタ１２３の表面にエミッタ先端先鋭化用ならびに絶縁層用酸化シリコン層１２４を形成する。この酸化シリコン層１２４の形成時に発生する応力により、酸化シリコン層１２４の内側のエミッタ１２３の先端が容易に尖鋭化される。
【００３２】
そして、図１２（ｄ）に示すように、ゲート電極１２５材料を成膜し、そのゲート電極１２５材料をフォトリソグラフィー法を利用して、エミッタ配線用の円形孔パターンに形成する。
【００３３】
次に、図１２（ｅ）に示すように、リフトオフ材としても機能するエッチングマスク用酸化シリコン層１２２をエッチングによりリフトオフし、更に、エミッタ１２３の表面の酸化シリコン層１２４をエッチング除去するとともにエミッタ配線孔Ｃを形成する。
【００３４】
続いて、図１２（ｆ）に示すように、リンをイオン注入した後拡散アニールを施し、エミッタ１２３をｎ型化するとともに、エミッタ配線孔Ｃの底部にｎ型シリコン層１２６を生成する。
【００３５】
最後に、図１２（ｇ）に示すように、エミッタ配線用及びゲート配線用電極材料としてアルミニウム等の金属薄膜１２７を成膜した後、必要に応じてゲート電極１２５をパターニングする。これによりＭＯＳＦＥＴ構造エミッタを備えた冷電子放出素子が得られる。
【００３６】
このようなＭＯＳＦＥＴ構造を有したシリコンエミッタからなる冷電子放出素子では、従来のシリコンエミッタとほぼ同様の作製工程で容易に作製できるにも関わらず、ＭＯＳトランジスタを素子に内蔵することにより、トランジスタ制御された非常に安定したエミッション電流が得られ、かつ局所的な大電流の発生をなくすることができるため素子破壊も原理的に起こり得ないという、大きな特徴を有する。
【００３７】
【発明が解決しようとする課題】
しかしながら、電流安定化のために抵抗層を施した冷電子放出素子においては、局所的な大電流に対して十分な電流低減特性を得るためには、より大きな抵抗を与える必要が生じるとともに、電流変動も個々の素子の特性に対して相対的に低減できるに止まること、さらには原理的に動作電圧の上昇が避けられないという問題があった。
【００３８】
一方、電流制御機能を搭載したＭＯＳＦＥＴ構造を有したシリコンエミッタでは、トランジスタ制御による非常に高いレベルでの安定な電流が得られるが、単結晶シリコン基板を必要とすることから、低コスト化及び大面積化が困難であるという問題があった。
【００３９】
また、従来技術による冷電子放出素子においては、素子の駆動電圧はゲート電極にかける冷電子の引き出し電圧（動作電圧）となるため、通常数十ボルト以上の高電圧が必要となり、低コストのＩＣ回路が使用できないため、駆動回路が高価になるという問題があった。
【００４０】
本発明は、以上の従来技術の課題を解決しようとするものであり、半導体薄膜を用いて素子自体に電流制御機能を搭載することで、動作電圧を上昇させることなく局所的な大電流を抑えるとともに電流変動を最小限に低減でき、かつ、ガラス基板等を用いることで低コスト化及び大面積化を容易とした、さらにはスイッチング用電極をゲート電極とは別に設けることで駆動電圧を低下させ回路コストを低減できる、電界放射型の冷電子放出素子及びその製造方法を提供することを目的とする。
【００４１】
【課題を解決するための手段】
本発明者は、絶縁性基板上に第１の導電層（ドレイン）と第２の導電層（ソース）を設け、少なくともそれらの導電層の間隙の絶縁性基板上に、第３の導電層と非単結晶シリコンからなる半導体薄膜とをゲート絶縁層を介して積層して設けることにより薄膜トランジスタ（ＴＦＴ）構造を実現し、更に第１の導電層（ドレイン）上には、非単結晶シリコンからなるエミッタを形成することにより、単結晶シリコン基板を使用することなく、容易に薄膜トランジスタを冷電子放出素子の中のエミッタ近傍に作り込むことができる。それにより電流を安定化でき且つ薄膜トランジスタのゲート電極を素子のスイッチング電極として用いることで駆動電圧が低減できることを見出し、本発明を完成させるに至った。
【００４２】
即ち、本発明は、絶縁性基板上に第１の導電層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには開口部が設けられ、その開口部内にエミッタが該ゲート電極に接触しないように形成されてなる電界放射型の冷電子放出素子において、エミッタが非単結晶シリコンからなり、第２の導電層が、第１の導電層と互いに直接接触しないように絶縁性基板上に設けられており、第１の導電層と第２の導電層との間の絶縁性基板上に非単結晶シリコンからなる半導体薄膜層が設けられており、その半導体薄膜層は第１の導電層上においてエミッタの下部にまで伸張形成されており、そして第３の導電層が、第１の導電層及び第２の導電層と互いに接触しないようにゲート絶縁層を介して半導体薄膜層の上に設けられていることを特徴とする冷電子放出素子を提供する。
【００４４】
また、本発明は、第３の導電層がゲート絶縁層を介して半導体薄膜の上に設けられている上述の冷冷電子放出素子の別の製造方法において：
（ａ′） 絶縁性基板上に金属薄膜層を成膜後、該金属薄膜層をフォトリソグラフィー法によりパターニングして第１の導電層及び第２の導電層とを、互いに直接接触しないように同時に形成し、続いて、半導体薄膜層、エミッタ材料、エッチングマスク材料層を順次成膜する工程；
（ｂ′） エッチングマスク材料層をフォトリソグラフィー法によりゲートの開口径に相当する形状の孔にパターニングしてエッチングマスク層を形成し、反応性イオンエッチングによりエミッタ材料を半導体薄膜層が露出するまでエッチングすることによりエミッタを形成する工程；
（ｃ′） 絶縁性基板に対して垂直方向の異方性蒸着法により、半導体薄膜層上に絶縁材料及びゲート電極材料を自己整合的に成膜する工程；
（ｄ′） エッチングマスク層を剥離すると同時に、エミッタ上の絶縁材料層及びゲート電極材料を剥落させ、絶縁層及びゲート電極とを形成する工程； 及び
（ｅ′） 絶縁層及びゲート電極をフォトリソグラフィー法によりパターニングしてゲート絶縁層を形成し、続いて、第３の導電層をリフトオフ法により形成する工程
を含んでなることを特徴とする製造方法を提供する。
【００４７】
【発明の実施の形態】
以下、本発明を図面に従って詳細に説明する。
【００４８】
図１（ａ）、（ａ′）、（ｂ）及び（ｂ′）は、第３の導電層がゲート絶縁膜を介して半導体薄膜層の上に設けられている本発明の冷電子放出素子の断面図である。
【００４９】
即ち、図１（ａ）の冷電子放出素子においては、絶縁性基板１の同一平面上に、第１の導電層２と第２の導電層３が設けられ、第１の導電層２と第２の導電層３との上から第１の導電層２と第２の導電層３の間隙Ａにかけて、非単結晶シリコンからなる半導体薄膜層４が連続して配されている。そして、第１の導電層２と第２の導電層３との間隙Ａにおける半導体薄膜層４上には、ゲート絶縁層５′を介して第３の導電層６が形成されている。また、第１の導線層２上には絶縁層５及びゲート電極７が順次積層されており、ゲート電極７と絶縁層５とには半導体薄膜層４に達するエミッタ用孔Ｂが設けられている。そして、そのエミッタ用孔Ｂ内の第１の導線層２上には、非単結晶シリコンからなる円錐形又は円錐台形のエミッタ８が、ゲート電極７に接触しないように形成されている。
【００５０】
また、図２（ｃ）及び（ｃ′）の冷電子放出素子は、第３の導電層がゲート絶縁層を介して半導体薄膜層の下に設けられている本発明の冷電子放出素子の断面図である。
【００５１】
即ち、図２（ｃ）の冷電子放出素子は、絶縁性基板１上に、第１の導電層２と第２の導電層３が設けられ、第１の導電層２と第２の導電層３との下から第１の導電層２と第２の導電層３の間隙Ａにかけて、非単結晶シリコンからなる半導体薄膜層４が連続して配されている。そして、第１の導電層２と第２の導電層３との間隙Ａにおける半導体薄膜層４の下には、ゲート絶縁層５′を介して第３の導電層６が形成されている。また、第１の導線層２上には絶縁層５及びゲート電極７が順次積層されており、ゲート電極７と絶縁層５とには半導体薄膜層４に達するエミッタ用孔Ｂが設けられている。そして、そのエミッタ用孔Ｂ内の第１の導線層２上には、非単結晶シリコンからなる円錐形又は円錐台形のエミッタ８が、ゲート電極７に接触しないように形成されている。
【００５２】
ここで、第１の導電層２、第２の導電層３、半導体薄膜層４、ゲート絶縁層５′及び第３の導電層６は共同して、ｎチャネルエンハンスメントモードで動作する薄膜トランジスタ構造（ＴＦＴ）を構成している。即ち、第１の導電層２はドレイン、第２の導電層３はソース、半導体薄膜層４はチャネル、ゲート絶縁層５′は文字通りゲート絶縁層、及び第３の導電層６はゲートとして機能している。
本発明においては、ＴＦＴのゲート絶縁膜の厚みの制御をより容易にするために、絶縁層を２層化した構造とすることができる。
【００５３】
また、より低い引き出し電圧（動作電圧）を得るという観点から、図１（ｂ）に示すように、第１の導電層２とエミッタ８との間に半導体薄膜層４を介在させない構造とすることができる。また、より良好な電流制御特性を得るという観点から、図１（ａ）、図１（ｂ）及び図２（ｃ）に対応して、それぞれ図１（ａ′）、図１（ｂ′）及び図２（ｃ′）にそれぞれ示すように、第１の導電層２と半導体薄膜層４との間及び第２の導電層３と半導体薄膜層４との間に、オーミック層９を介在させることが好ましい。
【００５４】
本発明において、絶縁性基板１は、冷電子放出素子の支持基板として用いられており、大面積化が容易な絶縁性の基板を好ましく使用することができる。このような絶縁性基板としては、ガラス基板、セラミックス基板、石英基板などを使用することができるが、中でもガラス基板を好ましく使用することができる。単結晶シリコンの表面に絶縁層が形成された基板も使用することができる。
【００５５】
本発明において、第１の導電層２は、ＴＦＴのドレインとして機能する。このような第１の導電層２の材料としては、配線抵抗が低く、下層の絶縁性基板１と密着性が高い材料が適当である。このような材料として、特に好ましくはＣｒ又はＡｌ、Ｃｒ積層膜を挙げることができる。
【００５６】
第１の導電層２の膜厚は、十分な配線抵抗と密着性が得られる限り特に制限はないが、通常０．０１〜１．０μｍ、好ましくは０．０５〜０．５μｍである。
【００５７】
第２の導電層３は、エミッタ配線層として機能し且つＴＦＴのソースとしても機能する。このような第２の導電層３の材料としては、配線抵抗が低く、下層の絶縁性基板１と密着性が高い材料が適当である。このような材料として、特に好ましくはＣｒ又はＡｌ、Ｃｒ積層膜を挙げることができる。
【００５８】
第２の導電層３の膜厚は、十分な配線抵抗と密着性が得られる限り特に制限はないが、通常０．０１〜１．０μｍ、好ましくは０．０５〜０．５μｍである。
【００５９】
半導体薄膜層４は、薄膜トランジスタ（ＴＦＴ）のチャネルとして機能する。このような半導体薄膜層４としては、液晶ディスプレイのスイッチング素子として広く用いられているＴＦＴと同様の公知の材料から形成することができ、好ましくは、非単結晶シリコンを使用することができる。このような非単結晶シリコンとしては、アモルファスシリコン（特にノンドープの水素化アモルファスシリコン）やポリシリコンを挙げることができる。
【００６０】
なお、絶縁性基板１としてガラス基板を用いる場合には、半導体薄膜層４として特に水素化アモルファスシリコン、あるいはレーザーアニールによるポリシリコンを好ましく用いることができる。
【００６１】
半導体薄膜層４の厚みは、ＴＦＴのチャネルとして動作しうる厚みとして、通常０．０１〜２．０μｍ、好ましくは０．０３〜０．７μｍである。
【００６２】
絶縁層５は、エミッタ８及び第１の導電層２とゲート電極７とを電気的に絶縁するための層である。さらに、半導体薄膜層４と第３の導電層６とを電気的に絶縁するためにも同時に使用される。すなわち、ＴＦＴのゲート絶縁層５′としても機能する。
【００６３】
このような絶縁層５としては、自己整合的に形成するために異方性蒸着が望ましく、オゾンと酸素の混合ガスを反応ガスとして用いる反応性のチムニー式抵抗加熱蒸着法による酸化シリコンが特に良好な絶縁性を得ることができるので好ましい。ただし、製法によってはＴＦＴのゲート絶縁層を別途成膜するが、そのような場合は、絶縁層５としては、従来のＴＦＴと同様の公知の材料から形成することができる。例えば、ＰＥＣＶＤ法による窒化シリコン、酸化シリコンを用いることができる。
【００６４】
絶縁層５の厚みは、エミッタ周囲部においては、エミッタ８、第１の導電層２もしくは半導体薄膜層４とゲート電極７との間に十分な絶縁性が保たれればよく、例えば、０．２〜２．０μｍ、好ましくは０．３〜１．０μｍである。また、ＴＦＴ部のゲート絶縁層５′として機能させるためには、通常、０．０１〜１．０μｍ、好ましくは０．０３〜０．５μｍである。
【００６５】
第３の導電層６は、ＴＦＴのゲートとして機能する。このような第３の導電層６の材料としては、配線抵抗が低く、下層の絶縁層５と密着性が高い材料が適当である。このような材料として、特に好ましくはＣｒ又はＡｌ、Ｃｒ積層膜を挙げることができる。
【００６６】
第３の導電層６の膜厚は、十分な配線抵抗と密着性が得られる限り特に制限はないが、通常０．０５〜２．０μｍ、好ましくは０．０５〜０．５μｍである。
【００６７】
ゲート電極７は、エミッタ８に強電界を集中させるための電極である。ゲート電極７の材料としては、耐電流性の点から高融点金属であって、エミッタ形成時に使用するエッチング液に耐性を有する材料を使用することができ、好ましくはＣｒ、Ｗ、Ｔａ又はＮｂを挙げることができる。
【００６８】
ゲート電極７の厚みは、必要に応じて適宜決定することができるが、好ましくは０．１〜０．５μｍである。
【００６９】
エミッタ８は、その表面から電子を直接的に放出する部材であり、非単結晶シリコン薄膜を使用する。ここで、エミッタ８を非単結晶シリコン薄膜、例えばポリシリコン薄膜またはアモルファスシリコン薄膜で形成した場合、エミッタ自体がある程度の抵抗をもつために、より安定なエミッション特性を得ることができる。
【００７０】
エミッタ８全体の厚み（高さ）は、必要に応じて適宜決定することができるが、好ましくは０．３〜２．０μｍである。
【００７１】
また、エミッタ８の形状としては、円錐形または円柱形、或いは円錐台形または多角錐台であることが好ましい。
【００７２】
オーミック層９は、第１の導電層２及び第２の導電層３と半導体薄膜層４とのオーミック接触を得るために、又はより良好なオーミック接触を得るために設けられている。このようなオーミック層９の材料としては、従来のＴＦＴと同様の公知の材料から形成することができる。例えば、少なくともシラン及びホスフィンの混合ガスを反応ガスとして用いるＰＥ（プラズマエンハンスト）ＣＶＤ法によるｎ型の水素化アモルファスシリコンを用いることができる。
【００７３】
オーミック層９の膜厚は、十分なオーミック特性が得られる限り特に制限はないが、通常０．０１〜１．０μｍ、好ましくは０．０３〜０．０７μｍである。
【００７４】
次に、図１（ａ）の態様の冷電子放出素子の製造方法を、図３に従って詳細に説明する。
【００７５】
工程（ａ）
まず、絶縁性基板１上に金属薄膜をスパッタ法等により成膜した後、フォトリソグラフィー法により第１の導電層２と第２の導電層３にＴＦＴのチャネル長に相当する間隙とチャネル幅に相当する幅を設けてパターニングする。
【００７６】
次に、非単結晶シリコンなどの半導体薄膜材料層４′をＣＶＤ法等により成膜する。ここで、半導体薄膜材料層４′としては、ＰＥＣＶＤ法で成膜された水素化アモルファスシリコン、又は熱ＣＶＤもしくはＰＥＣＶＤ法で成膜されたアモルファスシリコン膜を例えばレーザーアニール等でアニール処理し生成したポリシリコン膜が好ましく用いることができる。
【００７７】
続いて、ゲート絶縁材料層５ａとして絶縁膜を形成する。ここで、ゲート絶縁材料層５ａとしては、ＰＥＣＶＤ法、蒸着法、スパッタ法で成膜された酸化シリコン膜、窒化シリコン膜を使用することができる。特に好ましくは、シランとアンモニアから成る混合ガスを反応ガスとして用いるＰＥＣＶＤ法による窒化シリコン膜を使用できる。
【００７８】
さらに、ゲート絶縁材料層５ａ上に、第３の導電材料層６′として金属薄膜を蒸着法、スパッタ法等の通常の成膜法を用いて成膜する（図３（ａ））。
【００７９】
工程（ｂ）
次に、フォトリソグラフィー法により第３の導電材料層６′をＴＦＴチャネルの直上に配するようにパターニングして、第３の導電層６を形成し、さらに、フォトリソグラフィー法により、第２の導電層３が露出するようにゲート絶縁材料層５ａ及び半導体薄膜材料層４′を順次パターニングして、ゲート絶縁層５′及び半導体薄膜層４を形成する。このとき、パターニングの際用いたレジストは保護層１１として残し、以後の工程においてＴＦＴの保護に用いる（図３（ｂ））。
【００８０】
工程（ｃ）
続いて、非単結晶シリコンなどのエミッタ材料８′をＣＶＤ法等により成膜する。ここで、エミッタ材料８′の成膜法としては、シランまたはジシランとホスフィンから成る混合ガスを反応ガスとして用いるＰＥＣＶＤ法が好ましい。この場合には、ｎ型の水素化アモルファスシリコン膜が形成できる。あるいはスパッタ法も好ましく利用することができ、この場合にはアモルファスシリコン膜が形成できる。
【００８１】
続いて、エッチングマスク材料層１０′として酸化シリコン膜を蒸着法、スパッタ法等の通常の成膜法を用いて成膜する（図３（ｃ））。
【００８２】
工程（ｄ）
次に、フォトリソグラフィー法によりエッチングマスク材料層１０′にゲートの開口径に相当する形状の孔（円形又は多角形）にパターニングしてエッチングマスク層１０を形成し、反応性イオンエッチングによりエミッタ材料８′を第２の導電層３が露出するまでエッチングすることによりエミッタ８を形成する。
【００８３】
続いて、半導体薄膜層４上に、その垂直な方向から通常の異方性蒸着により、絶縁材料５″及びゲート電極材料７′を蒸着する。このとき、絶縁材料５″としては、自己整合的に形成するために異方性蒸着が望ましく、オゾンと酸素の混合ガスを反応ガスとして用いる反応性のチムニー式抵抗加熱蒸着法による酸化シリコン膜を使用する（図３（ｄ））。
【００８４】
工程（ｅ）
次に、エッチングマスク層１０をエッチングにより剥離し、絶縁層５及びゲート電極７を形成する。必要に応じてゲート電極７をパターニングする。このとき、パターニングの最後に使用したレジストを剥離する際に、同時に保護層１１も剥落できる（図３（ｅ））。これにより図１（ａ）の冷電子放出素子が得られる。
【００８５】
なお、オーミック層９を設ける場合には、（ａ）工程において、絶縁性基板１上に金属薄膜を成膜した後に、続いてオーミック層を成膜する。オーミック層としては例えばｎ型の水素化アモルファスシリコンを用いることができる。パターンニグは金属薄膜と同時に行えばよい。
【００８６】
次に、図１（ａ）の態様の別の冷電子放出素子の製造方法を、図４に従って詳細に説明する。
工程（ａ′）
まず、絶縁性基板１上に金属薄膜をスパッタ法等により成膜した後、フォトリソグラフィー法により第１の導電層２と第２の導電層３にＴＦＴのチャネル長に相当する間隙とチャネル幅に相当する幅を設けてパターニングする。
【００８７】
次に、非単結晶シリコンなどの半導体薄膜層４、エミッタ材料８′をＣＶＤ法等により成膜する。ここで、半導体薄膜層４としては、ＰＥＣＶＤ法で成膜された水素化アモルファスシリコン、又は熱ＣＶＤもしくはＰＥＣＶＤ法で成膜されたアモルファスシリコン膜を例えばレーザーアニール等でアニール処理し生成したポリシリコン膜が好ましく用いることができる。
【００８８】
また、エミッタ材料８′の成膜法としては、シランまたはジシランとホスフィンから成る混合ガスを反応ガスとして用いるＰＥＣＶＤ法が好ましい。この場合には、ｎ型の水素化アモルファスシリコン膜が形成できる。あるいはスパッタ法も好ましく利用することができ、この場合にはアモルファスシリコン膜が形成できる。
【００８９】
続いて、エッチングマスク材料層１０′として酸化シリコン膜を蒸着法、スパッタ法等の通常の成膜法を用いて成膜する（図４（ａ′））。
【００９０】
工程（ｂ′）
次に、フォトリソグラフィー法によりエッチングマスク材料層１０′にゲートの開口径に相当する形状の孔（円形又は多角形）にパターニングしてエッチングマスク層１０を形成し、反応性イオンエッチングによりエミッタ材料８′を半導体薄膜層４が露出するまでエッチングすることによりエミッタ８を形成する（図４（ｂ′））。
【００９１】
工程（ｃ′）
続いて、半導体薄膜層４上に、その垂直な方向から通常の異方性蒸着により、絶縁材料５″及びゲート電極材料７′を蒸着する（図４（ｃ′））。このとき、絶縁材料５″としては、自己整合的に形成するために異方性蒸着が望ましく、オゾンと酸素の混合ガスを反応ガスとして用いる反応性のチムニー式抵抗加熱蒸着法による酸化シリコン膜を使用する。
【００９２】
工程（ｄ′）
次に、エッチングマスク層１０をエッチングにより剥離し、絶縁層５及びゲート電極７を形成する。必要に応じてゲート電極７をパターニングする（図４（ｄ′））。
【００９３】
工程（ｅ′）
最後に、絶縁層５及びゲート電極７をフォトリソグラフィー法によりパターニングして所定の厚みのＴＦＴのゲート絶縁層５′を形成し、ＴＦＴチャネルの直上に第３の導電層６をフォトリソグラフィー法によって例えばリフトオフ法により形成する（図４（ｅ′））。これにより図１（ａ）の別の冷電子放出素子が得られる。
【００９４】
なお、オーミック層９を設ける場合には、（ａ′）工程において、絶縁性基板１上に金属薄膜を成膜した後に、続いてオーミック層を成膜する。オーミック層としては例えばｎ型の水素化アモルファスシリコンを用いることができる。パターニングは金属薄膜と同時に行えばよい。
【００９５】
次に、図１（ｂ）の態様の冷電子放出素子の製造方法を、図５に従って詳細に説明する。
【００９６】
工程（ａ″）
まず、絶縁性基板１上に金属薄膜をスパッタ法等により成膜した後、フォトリソグラフィー法により第１の導電層２と第２の導電層３とに、ＴＦＴのチャネル長に相当する間隙とチャネル幅に相当する幅を設けてパターニングする。
【００９７】
次に、非単結晶シリコンなどの半導体薄膜層４及びゲート絶縁層５′をＣＶＤ法等により成膜する。ここで、半導体薄膜層４としては、ＰＥＣＶＤ法で成膜された水素化アモルファスシリコン、または熱ＣＶＤもしくはＰＥＣＶＤ法で成膜されたアモルファスシリコン膜を例えばレーザーアニール等でアニール処理し生成したポリシリコン膜を好ましく用いることができる。
【００９８】
また、ゲート絶縁層５′の成膜法としては、シランとアンモニアから成る混合ガスを反応ガスとして用いて窒化シリコン膜を形成するＰＥＣＶＤ法が好ましい。
【００９９】
続いて、金属薄膜を蒸着法、スパッタ法等の通常の成膜法を用いて成膜した後、フォトリソグラフィー法によりパターニングしＴＦＴのゲートとして第３の導電層６を形成する。
【０１００】
更に、フォトリソグラフィー法により半導体薄膜層４及びゲート絶縁層５′をエミッタの下地となる部分をのぞいた形状にパターニングする（図５（ａ″））。
【０１０１】
工程（ｂ″）
次に、エミッタ材料として非単結晶シリコンを成膜する。エミッタ材料の成膜法としては、シランまたはジシランとホスフィンから成る混合ガスを反応ガスとして用いてｎ型の水素化アモルファスシリコンを形成するＰＥＣＶＤ法、あるいはアモルファスシリコンを形成するスパッタ法が好ましい。
【０１０２】
次に、フォトリソグラフィー法によりエッチングマスク材料にゲートの開口径に相当する形状の孔にパターニングしてエッチングマスク層１０を形成し、反応性イオンエッチングによりエミッタ材料を絶縁層もしくは第１の導電層が露出するまでエッチングすることによりエミッタ８を形成する（図５（ｂ”））。
【０１０３】
工程（ｃ″）
続いて、ゲート絶縁層５′上に、その垂直な方向から通常の異方性蒸着により、絶縁材料層５″及びゲート電極材料７′を蒸着する（図５（ｃ″））。このとき、絶縁材料層５″としては、自己整合的に形成するために異方性蒸着が望ましく、オゾンと酸素の混合ガスを反応ガスとして用いる反応性のチムニー式抵抗加熱蒸着法による酸化シリコン膜を使用する。
【０１０４】
工程（ｄ″）
次に、エッチングマスク層１０をエッチングにより剥離し、絶縁層５及びゲート電極７を形成する。必要に応じてゲート電極７をパターニングする（図５（ｄ″））。
【０１０５】
工程（ｅ″）
最後に、絶縁層５及びゲート電極７をフォトリソグラフィー法によりパターニングしつつ、第３の導電層６とゲート絶縁層５′とを露出させる（図５（ｅ″））。これにより図１（ｂ）の冷電子放出素子が得られる。
【０１０６】
なお、オーミック層９を設ける場合には、（ａ″）工程において、絶縁性基板１上に金属薄膜を成膜した後に、続いてオーミック層を成膜する。オーミック層としては例えばｎ型の水素化アモルファスシリコンを用いることができる。パターニングは金属薄膜と同時に行えばよい。
【０１０７】
以上説明したように、本発明の冷電子放出素子においては、非単結晶シリコンをチャネルとしたＴＦＴ構造を有し、ドレイン電極上に非単結晶シリコンでエミッタを構成することにより、絶縁性基板上においてもトランジスタによって高度に制御されたエミッション電流が得られ、且つエミッタのゲート電極（引き出し電極）ではなく、ＴＦＴのゲートをスイッチング電極として用いて駆動することにより、低電圧駆動を実現することができる。
【０１０８】
次に、図２（ｃ）の態様の冷電子放出素子の製造方法を、図６に従って詳細に説明する。
【０１０９】
工程（ｆ）
まず、絶縁性基板１上に金属薄膜層をスパッタ法等により成膜した後、フォトリソグラフィー法により第３の導電層６をパターニングして設ける。
【０１１０】
次に、酸化シリコン、窒化シリコンなどのゲート絶縁層５′をＣＶＤ法等により成膜する。ここで、ゲート絶縁層５′としては、ＰＥＣＶＤ法で成膜された酸化シリコン、窒化シリコンを好ましく用いることができる。また特には、ゲート絶縁層５′の成膜法としては、シランとアンモニアから成る混合ガスを反応ガスとして用いて窒化シリコン膜を形成するＰＥＣＶＤ法が好ましい。
【０１１１】
次に、非単結晶シリコンなどの半導体薄膜層４をＣＶＤ法等により成膜する。ここで、半導体薄膜層４としては、ＰＥＣＶＤ法で成膜された水素化アモルファスシリコン、又は熱ＣＶＤもしくはＰＥＣＶＤ法で成膜されたアモルファスシリコン膜を例えばレーザーアニール等でアニール処理し生成したポリシリコン膜が好ましく用いることができる。
【０１１２】
続いて、金属薄膜３′を蒸着法、スパッタ法等の通常の成膜法を用いて成膜する（図６（ｆ））。
【０１１３】
工程（ｇ）
次に、金属薄膜３′をフォトリソグラフィー法により第１の導電層２と第２の導電層３とに、ＴＦＴのチャネル長に相当する間隙とチャネル幅に相当する幅を設けてパターニングする。
【０１１４】
更に、フォトリソグラフィー法により半導体薄膜層４及びゲート絶縁層５′をエミッタの下地となる部分をのぞいた形状にパターニングする。そして、ここでフォトリソグラフィー法に用いたレジストパターンは、以後の工程の保護層１１として残しておく（図６（ｇ））。
【０１１５】
工程（ｈ）
次に、エミッタ材料８′として非単結晶シリコンを成膜する。エミッタ材料の成膜法としては、アモルファスシリコンを形成するスパッタ法が好ましい。
【０１１６】
続いて、エッチングマスク材料層１０′として酸化シリコン膜を蒸着法、スパッタ法等の通常の成膜法を用いて成膜する（図６（ｈ））。
【０１１７】
工程（ｉ）
次に、フォトリソグラフィー法によりエッチングマスク材料にゲートの開口径に相当する形状の孔にパターニングしてエッチングマスク層１０を形成し、反応性イオンエッチングによりエミッタ材料を半導体薄膜層４が露出するまでエッチングすることによりエミッタ８を形成する。
【０１１８】
続いて、ゲート絶縁層５′上に、その垂直な方向から通常の異方性蒸着により、絶縁材料層５″及びゲート電極材料７′を蒸着する（図６（ｉ））。このとき、絶縁材料層５″としては、自己整合的に形成するために異方性蒸着が望ましく、オゾンと酸素の混合ガスを反応ガスとして用いる反応性のチムニー式抵抗加熱蒸着法による酸化シリコン膜を使用する。
【０１１９】
工程（ｊ）
次に、エッチングマスク層１０をエッチングにより剥離し、絶縁層５及びゲート電極７を形成する。必要に応じてゲート電極７をパターニングする（図６（ｊ））。これにより図２（ｃ）の冷電子放出素子が得られる。
【０１２０】
なお、オーミック層９を設ける場合には、（ｆ）工程において、半導体薄膜層４を成膜後に、続いてｎ型の水素化アモルファスシリコン層を成膜する。パターニングは金属薄膜３′と同時に行えばよい。
【０１２１】
以上説明したように、本発明の冷電子放出素子においては、非単結晶シリコンをチャネルとしたＴＦＴ構造を有し、ドレイン電極上に非単結晶シリコンでエミッタを構成することにより、絶縁性基板上においてもトランジスタによって高度に制御されたエミッション電流が得られ、且つエミッタのゲート電極（引き出し電極）ではなく、ＴＦＴのゲートをスイッチング電極として用いて駆動することにより、低電圧駆動を実現することができる。
【０１２２】
【実施例】
本発明の冷電子放出素子の製造例を以下の実施例で具体的に説明する。
【０１２３】
実施例１
（図１（ａ）の態様の冷電子放出素子の製造例（図３参照））
工程（ａ）
まず、絶縁性基板１上に金属薄膜としてＣｒをスパッタ法により０．１μｍの膜厚で成膜した後、フォトリソグラフィー法により第１の導電層２と第２の導電層３をパターニングしＴＦＴのチャネルを形成した。
【０１２４】
次に、半導体薄膜層４としてＰＥＣＶＤ法によってノンドープの水素化アモルファスシリコン膜を０．１μｍの膜厚で成膜した。反応ガスとしてシランガス、また希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１２５】
続いて、ゲート絶縁層５′としては、チムニー抵抗加熱方式を用いて蒸着源としてシリコンモノオキサイド、反応ガスとして酸素とオゾンの混合ガスを用いて反応性蒸着を行った。条件は（蒸着圧力：５×１０-6Ｔｏｒｒ／蒸着速度：２０ｎｍ／ｓｅｃ）の条件で成膜した。
【０１２６】
続いて、金属薄膜としてＣｒをスパッタ法により０．２μｍの膜厚で成膜した（図３（ａ））。
【０１２７】
工程（ｂ）
次にフォトリソグラフィー法により第３の導電層６をパターニングしＴＦＴのゲートを形成した。さらに、ゲート絶縁層５′と半導体薄膜層４をフォトリソグラフィー法によりパターニングし、第２の導電層３を露出するとともにＴＦＴのアイランドを形成した。ここで、フォトリソグラフィーに用いたレジストパターンは、以後の工程におけるＴＦＴの保護層１１として残した（図３（ｂ））。
【０１２８】
工程（ｃ）
次に、エミッタ材料８′としてＰＥＣＶＤ法によってｎ型の水素化アモルファスシリコン膜を０．８μｍの膜厚で成膜した。反応ガスとしてシランガス及びホスフィンガス（ドープ濃度３０００ｐｐｍ）、また希釈ガスとして水素を使用し、ガス総流量５６０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１２９】
続いて、エッチングマスク材料層１０′として酸化シリコン膜を蒸着法により０．２μｍの膜厚で成膜した（図３（ｃ））。
【０１３０】
工程（ｄ）
次に、通常のフォトリソグラフィー法を用いてゲート開口径として１．２μｍの円形パターンを形成してエッチングマスク層１０を得た後、反応性イオンエッチングによりエミッタ材料８′の水素化アモルファスシリコンを半導体薄膜層４が露出するまでエッチングした。このときのエッチング条件は（導入ガス：ＳＦ6６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）であった。
【０１３１】
続いて、基板に対して垂直方向からの異方性蒸着法により、絶縁材料５″として酸化シリコンを、ゲート電極材料７′としてＮｂを、それぞれ０．６μｍ及び０．２μｍの膜厚で蒸着した。ここで、絶縁材料５″の成膜法としては、チムニー抵抗加熱方式を用いて蒸着源としてシリコンモノオキサイド、反応ガスとして酸素とオゾンの混合ガスを用いて反応性蒸着を行った。条件は（蒸着圧力：５×１０-6Ｔｏｒｒ／蒸着速度：２０ｎｍ／ｓｅｃ）であった（図３（ｄ））。
【０１３２】
工程（ｅ）
次に、エッチングマスク層１０の酸化シリコンを緩衝フッ酸溶液を用いてウエットエッチングし上層の絶縁材料５″及びゲート電極材料７′とともに剥離し、絶縁層５とゲート電極７とを形成した。
【０１３３】
最後に、フォトリソグラフィー法によりゲート電極７を所定の形状にパターニングした。ここでフォトリソグラフィー法に用いたレジストパターンを剥離するときに、同時に保護層１１も剥離された（図３（ｅ））。これにより、図１（ａ）の冷電子放出素子が得られた。
【０１３４】
実施例２
（図１（ａ）の態様の別の冷電子放出素子の製造例（図４参照））
工程（ａ′）
まず、絶縁性基板１上に金属薄膜としてＣｒをスパッタ法により０．１μｍの膜厚で成膜した後、フォトリソグラフィー法により第１の導電層２と第２の導電層３をパターニングしＴＦＴのチャネルを形成した。
【０１３５】
次に、半導体薄膜層４としてＰＥＣＶＤ法によってノンドープの水素化アモルファスシリコン膜を０．１μｍの膜厚で成膜した。反応ガスとしてシランガス、また希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１３６】
次に、エミッタ材料８′としてＰＥＣＶＤ法によってｎ型の水素化アモルファスシリコン膜を０．８μｍの膜厚で成膜した。反応ガスとしてシランガス及びホスフィンガス（ドープ濃度３０００ｐｐｍ）、また希釈ガスとして水素を使用し、ガス総流量５６０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１３７】
続いて、エッチングマスク材料層１０′として酸化シリコン膜を蒸着法により０．２μｍの膜厚で成膜した（図４（ａ′））。
【０１３８】
工程（ｂ′）
次に、通常のフォトリソグラフィー法を用いてゲート開口径として１．２μｍの円形パターンを形成してエッチングマスク層１０を得た後、反応性イオンエッチングによりエミッタ材料８′の水素化アモルファスシリコンを半導体薄膜層４が露出するまでエッチングした。このときのエッチング条件は（導入ガス：ＳＦ6６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）であった（図４（ｂ′））。
【０１３９】
工程（ｃ′）
次に、基板に対して垂直方向からの異方性蒸着法により、絶縁材料５″として酸化シリコンを、ゲート電極材料７′としてＮｂを、それぞれ０．６μｍ及び０．２μｍの膜厚で蒸着した。ここで、絶縁材料５″の成膜法としては、チムニー抵抗加熱方式を用いて蒸着源としてシリコンモノオキサイド、反応ガスとして酸素とオゾンの混合ガスを用いて反応性蒸着を行った。条件は（蒸着圧力：５×１０-6Ｔｏｒｒ／蒸着速度：２０ｎｍ／ｓｅｃ）であった（図４（ｃ′））。
【０１４０】
工程（ｄ′）
次に、エッチングマスク層１０の酸化シリコンを緩衝フッ酸溶液を用いてウエットエッチングし上層の絶縁材料５″及びゲート電極材料７′とともに剥離し、絶縁層５とゲート電極７とを形成した（図４（ｄ′））。
【０１４１】
工程（ｅ′）
最後に、フォトリソグラフィー法によりゲート電極７と絶縁層５とを０．５μｍエッチングして０．１μｍの厚みを残すことによりゲート絶縁層５′を形成した。次に、フォトリソグラフィー法により第３の導電層６パターンのレジストのネガパターンを作製した後、Ｃｒを０．２μｍの厚みで蒸着し、レジストをＣｒとともに剥離し第３の導電層６を形成した（図４（ｅ′））。これにより、図１（ａ）の冷電子放出素子が得られた。
【０１４２】
実施例３
（図１（ｂ）の態様の冷電子放出素子の製造例（図５参照））
工程（ａ″）
まず、絶縁性基板１上に金属薄膜としてＣｒをスパッタ法により０．１μｍの膜厚で成膜した後、フォトリソグラフィー法により第１の導電層２と第２の導電層３をパターニングしてＴＦＴのチャネルを形成した。
【０１４３】
次に、半導体薄膜層４としてＰＥＣＶＤ法によってノンドープの水素化アモルファスシリコン膜を０．１μｍの膜厚で成膜した。反応ガスとしてシランガス、また希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１４４】
次に、ゲート絶縁層５′としてＰＥＣＶＤ法によって窒化シリコン膜を０．１μｍの膜厚で成膜した。反応ガスとしてシランとアンモニアの混合ガス、また希釈ガスとして水素を使用し、ガス総流量５４０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１４５】
続いて、金属薄膜としてＣｒをスパッタ法により０．２μｍの膜厚で成膜した後、フォトリソグラフィー法により第３の導電層６をパターニングしＴＦＴのゲートを形成した。さらに、ゲート絶縁層５′と半導体薄膜層４をフォトリソグラフィー法によりパターニングすることで、エミッタ用孔Ｂを形成した（図５（ａ″））。
【０１４６】
工程（ｂ″）
次に、エミッタ材料としてＰＥＣＶＤ法によってｎ型の水素化アモルファスシリコン膜を０．８μｍの膜厚で成膜した。反応ガスとしてシランガス及びホスフィンガス（ドープ濃度３０００ｐｐｍ）、また希釈ガスとして水素を使用し、ガス総流量５６０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１４７】
続いて、エッチングマスク材料層として酸化シリコン膜を蒸着法により０．２μｍの膜厚で成膜した。次に、通常のフォトリソグラフィー法を用いてゲート開口径として１．２μｍの円形パターンを形成し、反応性イオンエッチングによりエミッタ材料の水素化アモルファスシリコンを絶縁層もしくは第１の導電層が露出するまでエッチングすることによりエミッタ８を得た。このときのエッチング条件は（導入ガス：ＳＦ6６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）であった（図５（ｂ”））。
【０１４８】
工程（ｃ″）
次に、基板に対して垂直方向からの異方性蒸着法により、絶縁材料５″として酸化シリコンを、ゲート電極材料７′としてＮｂを、それぞれ０．６μｍ及び０．２μｍの膜厚で蒸着した。ここで、絶縁材料５″の成膜法としては、チムニー抵抗加熱方式を用いて蒸着源としてシリコンモノオキサイド、反応ガスとして酸素とオゾンの混合ガスを用いて反応性蒸着を行った。条件は（蒸着圧力：５×１０-6Ｔｏｒｒ／蒸着速度：２０ｎｍ／ｓｅｃ）であった（図５（ｃ″））。
【０１４９】
工程（ｄ″）
次に、エッチングマスク層１０を酸化シリコンを緩衝フッ酸溶液を用いてウエットエッチングし上層の絶縁材料５″及びゲート電極材料７′とともに剥離し、絶縁層５とゲート電極７とを形成した（図５（ｄ″））。
【０１５０】
工程（ｅ″）
最後に、フォトリソグラフィー法によりゲート電極７と絶縁層５を更にパターニングして第３の導電層６を露出させた（図５（ｅ″））。これにより、図１（ｂ）の冷電子放出素子が得られた。
【０１５１】
実施例４（図２（ｃ）の態様の冷電子放出素子の製造例（図６参照））
工程（ｆ）
まず、絶縁性基板１上に金属薄膜としてＣｒをスパッタ法により０．１μｍの膜厚で成膜した後、フォトリソグラフィー法により第３の導電層３をパターニングしＴＦＴゲートを形成した。
【０１５２】
次に、ゲート絶縁層５′としてＰＥＣＶＤ法によって窒化シリコン膜を０．１μｍの膜厚で成膜した。反応ガスとしてシランとアンモニアの混合ガス、また希釈ガスとして水素を使用し、ガス総流量５４０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１５３】
続いて、半導体薄膜層４としてＰＥＣＶＤ法によってノンドープの水素化アモルファスシリコン膜を０．１μｍの膜厚で成膜した。反応ガスとしてシランガス、また希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１５４】
続いて、金属薄膜３′としてＣｒをスパッタ法により０．２μｍの膜厚で成膜した（図６（ｆ））。
【０１５５】
工程（ｇ）
次に、金属薄膜３′をフォトリソグラフィー法により第１の導電層２及び第２の導電層３をパターニングし、ＴＦＴのチャネルを形成した。さらにフォトリソグラフィー法によりパターニングしレジストパターンを形成し、以後の工程におけるＴＦＴの保護層１１とした（図６（ｇ））。
【０１５６】
工程（ｈ）
次に、エミッタ材料８′としてスパッタ法によってアモルファスシリコン膜を０．８μｍの膜厚で成膜した。成膜温度は室温で行った。
【０１５７】
続いて、エッチングマスク材料層１０′として酸化シリコン膜を蒸着法により０．２μｍの膜厚で成膜した（図６（ｈ））。
【０１５８】
工程（ｉ）
次に、通常のフォトリソグラフィー法を用いてゲート開口径として１．２μｍの円形パターンを形成してエッチングマスク層１０を得た後、、反応性イオンエッチングによりエミッタ材料８′の水素化アモルファスシリコンを半導体薄膜層４が露出するまでエッチングした。このときのエッチング条件は（導入ガス：ＳＦ6６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）であった。
【０１５９】
続いて、基板に対して垂直方向からの異方性蒸着法により、絶縁材料５″として酸化シリコンを、ゲート電極材料７′としてＮｂを、それぞれ０．６μｍ及び０．２μｍの膜厚で蒸着した。ここで、絶縁材料５″の成膜法としては、チムニー抵抗加熱方式を用いて蒸着源としてシリコンモノオキサイド、反応ガスとして酸素とオゾンの混合ガスを用いて反応性蒸着を行った。条件は（蒸着圧力：５×１０-6Ｔｏｒｒ／蒸着速度：２０ｎｍ／ｓｅｃ）であった（図６（ｉ））。
【０１６０】
工程（ｊ）
次に、エッチングマスク層１０の酸化シリコンを緩衝フッ酸溶液を用いてウエットエッチングし上層の絶縁材料５″及びゲート電極材料７′とともに剥離し、絶縁層５とゲート電極７とを形成した。
【０１６１】
最後に、フォトリソグラフィー法によりゲート電極７を所定の形状にパターニングした。ここでフォトリソグラフィーに用いたレジストパターンを剥離するときに、同時に保護層１１も剥離された（図６（ｊ））。これにより、図２（ｃ）の冷電子放出素子が得られた。
【０１６２】
（評価）
上述の冷電子放出素子を試作し以下のように試験し、評価した。即ち、各素子のエミッタ−ゲート電極間の距離を０．６μｍ、エミッタ高さ０．８μｍ、ＴＦＴパラメータとしてチャネル長Ｌ／チャネル幅Ｗ：１／１０とした構造の素子に対し、蛍光体を塗布した透明電極（アノード）を有するガラス板部材を距離３０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、約１０Ｖのスイッチング電圧で良好にかつ安定に電子を放出することができた。
【０１６３】
（評価）
実施例１、２及び３で得られた冷電子放出素子を、以下のように試験し評価した。即ち、各素子のエミッタ−ゲート電極間の距離を０．６μｍとし、エミッタ高さを０．８μｍとし、そしてＴＦＴパラメータとしてチャネル長（Ｌ）とチャネル幅（Ｗ）との比率（Ｌ／Ｗ）を１／１０とした構造の素子に対し、蛍光体を塗布した透明電極（アノード）を有するガラス板部材を距離３０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、約１０Ｖのスイッチング電圧で良好にかつ安定に電子を放出することができた。
【０１６４】
得られた典型的なエミッション特性の模式図を図１３に示す。低電界領域ではエミッタ自身の電流電圧特性（Ｅ）を示し、高電界領域ではＴＦＴによる電流電圧特性（Ｍ）に従がう飽和特性を示した。即ち、エミッション電流がＴＦＴのドレイン電流値を越えた高電界領域で電流のトランジスタ制御による飽和電流領域が得られ、本素子では引き出し電圧１１０Ｖ以上で安定なエミッション電流（ＭＥ）が得られた。また、ＴＦＴのゲート電圧４Ｖ以上でエミッション電流が得られ、低電圧でスイッチングができた。
【０１６５】
【発明の効果】
本発明によれば、ＴＦＴ構造を有する金属でエミッタを構成することにより、絶縁性基板上においてもトランジスタによって高度に制御されたエミッション電流が得られ、且つスイッチング用電極をゲート電極とは別に設けることにより駆動電圧の低減を容易に実現する冷電子放出素子を得ることができる。
【０１６６】
従って、低コストで大面積化が可能なガラス基板上に、電流安定性が高くかつ低電圧駆動できる冷電子放出素子を得ることができる。更に、フラットパネルディスプレイに応用した場合にも、高速、高精細度の画像が、低消費電力で得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の冷電子放出素子の断面図（同図（ａ）、（ｂ）、（ａ′）、（ｂ′））である。
【図２】本発明の別の冷電子放出素子の断面図（同図（ｃ）、（ｃ′））である。
【図３】本発明の冷電子放出素子の製造工程図である。
【図４】本発明の別の冷電子放出素子の製造工程図である。
【図５】本発明の別の冷電子放出素子の製造工程図である
【図６】本発明の別の冷電子放出素子の製造工程図である
【図７】従来の冷電子放出素子の断面図である。
【図８】従来の冷電子放出素子の製造工程図である。
【図９】従来の別の冷電子放出素子の断面図である。
【図１０】従来の冷電子放出素子の断面図である。
【図１１】従来の別の冷電子放出素子の製造工程図である。
【図１２】従来の別の冷電子放出素子の製造工程図である。
【図１３】本発明の冷電子放出素子の電気特性の一例の模式図である。
【符号の説明】
１ 絶縁性基板
２ 第１の導電層
３ 第２の導電層
４ 半導体薄膜層
５ 絶縁層
５′ ゲート絶縁層
６ 第３の導電層
７ ゲート電極
８ エミッタ
９ オーミック層
【発明の属する技術分野】
本発明は、強電界によって冷電子を放出する電界放射型の冷電子放出素子及びその製造方法に関する。より詳しくは、光プリンタ、電子顕微鏡、電子ビーム露光装置などの電子発生源や電子銃として、あるいは照明ランプの超小型照明源として、特に、平面ディスプレイを構成するアレイ状のＦＥＡ(Field Emitter Array）の電子発生源として有用な冷電子放出素子及びその製造方法に関する。
【０００２】
【従来の技術】
従来より、電子ディスプレイデバイスとして陰極線管が広く用いられているが、陰極線管は、電子銃のカソードから熱電子を放出させるためにエネルギー消費量が大きく、また、構造的に大きな容積を必要とするなどの問題があった。
【０００３】
このため、熱電子ではなく冷電子を利用できるようにして、全体としてエネルギー消費量を低減させ、しかも、デバイス自体を小形化した平面型のディスプレイが求められ、更に、近年では、そのような平面型ディスプレイに高速応答性と高解像度とを実現することも強く求められている。
【０００４】
このような冷電子を利用する平面型ディスプレイの構造としては、高真空の平板セル中に、微小な電子放出素子をアレイ状に配したものが有望視されている。そして、そのために使用する電子放出素子として、電界放射現象を利用した電界放射型の冷電子放出素子が注目されている。この電界放射型の冷電子放出素子は、物質に印加する電界の強度を上げると、その強度に応じて物質表面のエネルギー障壁の幅が次第に狭まり、電界強度が１０7V／ｃｍ以上の強電界となると、物質中の電子がトンネル効果によりそのエネルギー障壁を突破できるようになり、そのため物質から電子が放出されるという現象を利用している。この場合、電場がポアッソンの方程式に従うために、電子を放出する部材（エミッタ）に電界が集中する部分を形成すると、比較的低い引き出し電圧で効率的に冷電子の放出を行うことができる。
【０００５】
このような電界放射型の冷電子放出素子の一般的なものとしては、図７に示すように、先端が尖った円錐形の冷電子放出素子を例示することができる。この素子においては、絶縁性基板７１上に導電層７２、絶縁層７３及びゲート電極７４が順次積層されており、その絶縁層７３及びゲート電極７４には、導電層７２に達する開口部Ｂが形成されている。そして、その開口部Ｂ内の導電層７２上には、ゲート電極７４に接触しないように、点状突起を有する円錐形状のエミッタ７５が形成されている。
【０００６】
このような円錐形エミッタでは、スピント型エミッタが広く知られている。
【０００７】
スピント型エミッタを備えた冷電子放出素子の製造例を、図８（ａ）〜（ｄ）を参照しながら説明する。
【０００８】
まず、図８（ａ）に示すように、予め導電層８２が形成された絶縁性基板８１上に、絶縁層８３及びゲート電極８４をスパッタ法又は真空蒸着法等により順次成膜する。続いて、フォトリソグラフィー法と反応性イオンエッチング法（ＲＩＥ）とを利用して絶縁層８３及びゲート電極８４の一部を、導電層８２が露出するまで円形の孔（ゲート孔）が開口するようにエッチングする。
【０００９】
次に、図８（ｂ）に示すように、斜方蒸着によりリフトオフ材８５をゲート電極８４の上面と側面にのみ形成する。リフトオフ材８５の材料としては、Ａｌ、ＭｇＯ等が多く使用されている。
【００１０】
続いて、図８（ｃ）に示すように、導電層８２上に、その垂直な方向から通常の異方性蒸着により、エミッタ８６用の金属材料を蒸着する。このとき、蒸着の進行につれて、ゲート孔の開口径が狭まると同時に導電層８２上に円錐形のエミッタ８６が自己整合的に形成される。蒸着は、最終的にゲート孔が閉じるまで行なう。エミッタの材料としては、Ｍｏ、Ｎｉ等を使用することができる。
【００１１】
最後に、図８（ｄ）に示すように、リフトオフ材８５をエッチングにより剥離し、必要に応じてゲート電極８４をパターニングする。これによりスピント型エミッタ８６を備えた冷電子放出素子が得られる。
【００１２】
このようなスピント型エミッタを備えた冷電子放出素子は、異方性蒸着法により自己整合的に円錐形状のエミッタを簡便に形成でき、更にエミッタ材料が広範囲に選定できるという利点を有している。
【００１３】
ところで、スピント型エミッタに代表される、微細加工技術を利用した冷電子放出素子を特に平面ディスプレイ等に適用する場合、エミッタからのエミッション電流の変動が小さいことが、高品位の画質を得るには必要不可欠である。
【００１４】
エミッション電流の変動は、エミッタを集積化することで、ある程度低減することが可能である。これは、集積化により個々のエミッタにおけるエミッション特性のばらつきの影響が低減されるためである。しかしながら、この方法では各エミッタからのエミッション電流を見かけ上平均化するにすぎないため、局所的に現れる異常に大きなエミッション電流を抑制することは不可能である。
【００１５】
このようなエミッション電流の変動を低減する手段として、米国特許第３７８９４７１号明細書では、スピント型エミッタにおいて、導電層とエミッタの間に抵抗層を設ける技術が示されている。
【００１６】
このような抵抗層を具備した冷電子放出素子の構成例を、図９を参照しながら説明する。
【００１７】
絶縁性基板９１上に導電層９２、抵抗層９３、絶縁層９４及びゲート電極９５が順次積層されており、その絶縁層９４及びゲート電極９５には、抵抗層９３に達する開口部Ｂが形成されている。そして、その開口部Ｂ内の抵抗層９３上には、ゲート電極９５に接触しないように、円錐形状のエミッタ９６が形成されている。
【００１８】
この場合、抵抗層９３は導電層９２とエミッタ９６間に電気的に直列に挿入されている。この抵抗層９３により、素子間の電流を均一化する作用が得られ、さらに素子破壊につながる大電流を低減するとともに、エミッション電流の変動も抵抗層９３の抵抗値に比例して減少させることが可能となる。抵抗層９３の比抵抗は１０2から１０6Ω・ｃｍが適当とされている。
【００１９】
一方、半導体集積回路製造技術を応用したシリコンエミッタもまた広く知られている(Tech.Dig.IVMC., p26(1991))。
【００２０】
シリコンエミッタを備えた冷電子放出素子の製造例を、図１０（ａ）〜（ｅ）を参照しながら説明する。
【００２１】
まず、図１０（ａ）に示すように、単結晶シリコン基板１０１を熱酸化して表面に酸化シリコン層を形成し、その酸化シリコン層をフォトリソグラフィー法を利用して円形にパターニングすることにより、円形のエッチングマスク用酸化シリコン層１０２を形成する。この酸化シリコン層１０２は後述するようにリフトオフ材としても機能する。なお、酸化シリコン層１０２の径は、ほぼゲート径に相当する。
【００２２】
次に、図１０（ｂ）に示すように、サイドエッチレートの高い条件の反応性イオンエッチング法（ＲＩＥ）によりシリコン基板１０１をエッチングし、エミッタ１０３を形成する。
【００２３】
続いて、図１０（ｃ）に示すように、熱酸化によりシリコン基板１０１及びエミッタ１０３の表面にエミッタ先端先鋭化用酸化シリコン層１０４を形成する。この酸化シリコン層１０４の形成時に発生する応力により、酸化シリコン層１０４の内側のエミッタ１０３の先端が容易に尖鋭化される。
【００２４】
そして、図１０（ｄ）に示すように、異方性蒸着法により絶縁層１０５、ゲート電極１０６を積層する。
【００２５】
最後に、図１０（ｅ）に示すように、リフトオフ材としても機能するエッチングマスク用酸化シリコン層１０２をエッチングによりリフトオフし、更に、エミッタ１０３の表面の酸化シリコン層１０４をエッチング除去する。そして必要に応じてゲート電極１０６をパターニングする。これによりシリコンエミッタを備えた冷電子放出素子が得られる。
【００２６】
さらに最近、シリコンエミッタにおいて、シリコンの半導体としての性質を利用して高度な電流制御が可能であることが示されている(Jpn.J.Appl.Phys.vol.35 p6637(1996))。このような電流制御機能を搭載したシリコンエミッタはＭＯＳＦＥＴ構造エミッタと称される。このＭＯＳＦＥＴ構造エミッタを備えた冷電子放出素子の構成を図１１を参照しながら説明する。
【００２７】
ｐ型シリコン基板１１１の同一平面上に、ｎ型シリコンからなる円錐形のエミッタ１１２とｎ型シリコン層１１３を介してエミッタ配線層１１４が設けられ、エミッタ１１２とエミッタ配線層１１４の間に絶縁層１１５を介してゲート電極１１６が設置されている。即ち、このエミッタではＭＯＳＦＥＴ(metal-oxide-semiconductor field-effect-transistor)構造を冷電子放出素子に内蔵した構造をもち、冷電子放出素子のエミッタ配線層１１４がＭＯＳＦＥＴのソース、エミッタ１１２がドレイン、ゲート電極１１６がゲート、絶縁層１１５がゲート絶縁層としてそれぞれ機能する。
【００２８】
ＭＯＳＦＥＴ構造エミッタを備えた冷電子放出素子の製造例を、図１２（ａ）〜（ｇ）を参照しながら説明する。
【００２９】
まず、図１２（ａ）に示すように、単結晶のｐ型シリコン基板１２１を熱酸化して表面に酸化シリコン層を形成し、その酸化シリコン層をフォトリソグラフィー法を利用して円形にパターニングすることにより、円形のエッチングマスク用酸化シリコン層１２２を形成する。この酸化シリコン層１２２は後述するようにリフトオフ材としても機能する。なお、酸化シリコン層１２２の径は、ほぼゲート径に相当する。
【００３０】
次に、図１２（ｂ）に示すように、サイドエッチレートの高い条件の反応性イオンエッチング法（ＲＩＥ）によりｐ型シリコン基板１２１をエッチングし、エミッタ１２３を形成する。
【００３１】
続いて、図１２（ｃ）に示すように、熱酸化によりｐ型シリコン基板１２１及びエミッタ１２３の表面にエミッタ先端先鋭化用ならびに絶縁層用酸化シリコン層１２４を形成する。この酸化シリコン層１２４の形成時に発生する応力により、酸化シリコン層１２４の内側のエミッタ１２３の先端が容易に尖鋭化される。
【００３２】
そして、図１２（ｄ）に示すように、ゲート電極１２５材料を成膜し、そのゲート電極１２５材料をフォトリソグラフィー法を利用して、エミッタ配線用の円形孔パターンに形成する。
【００３３】
次に、図１２（ｅ）に示すように、リフトオフ材としても機能するエッチングマスク用酸化シリコン層１２２をエッチングによりリフトオフし、更に、エミッタ１２３の表面の酸化シリコン層１２４をエッチング除去するとともにエミッタ配線孔Ｃを形成する。
【００３４】
続いて、図１２（ｆ）に示すように、リンをイオン注入した後拡散アニールを施し、エミッタ１２３をｎ型化するとともに、エミッタ配線孔Ｃの底部にｎ型シリコン層１２６を生成する。
【００３５】
最後に、図１２（ｇ）に示すように、エミッタ配線用及びゲート配線用電極材料としてアルミニウム等の金属薄膜１２７を成膜した後、必要に応じてゲート電極１２５をパターニングする。これによりＭＯＳＦＥＴ構造エミッタを備えた冷電子放出素子が得られる。
【００３６】
このようなＭＯＳＦＥＴ構造を有したシリコンエミッタからなる冷電子放出素子では、従来のシリコンエミッタとほぼ同様の作製工程で容易に作製できるにも関わらず、ＭＯＳトランジスタを素子に内蔵することにより、トランジスタ制御された非常に安定したエミッション電流が得られ、かつ局所的な大電流の発生をなくすることができるため素子破壊も原理的に起こり得ないという、大きな特徴を有する。
【００３７】
【発明が解決しようとする課題】
しかしながら、電流安定化のために抵抗層を施した冷電子放出素子においては、局所的な大電流に対して十分な電流低減特性を得るためには、より大きな抵抗を与える必要が生じるとともに、電流変動も個々の素子の特性に対して相対的に低減できるに止まること、さらには原理的に動作電圧の上昇が避けられないという問題があった。
【００３８】
一方、電流制御機能を搭載したＭＯＳＦＥＴ構造を有したシリコンエミッタでは、トランジスタ制御による非常に高いレベルでの安定な電流が得られるが、単結晶シリコン基板を必要とすることから、低コスト化及び大面積化が困難であるという問題があった。
【００３９】
また、従来技術による冷電子放出素子においては、素子の駆動電圧はゲート電極にかける冷電子の引き出し電圧（動作電圧）となるため、通常数十ボルト以上の高電圧が必要となり、低コストのＩＣ回路が使用できないため、駆動回路が高価になるという問題があった。
【００４０】
本発明は、以上の従来技術の課題を解決しようとするものであり、半導体薄膜を用いて素子自体に電流制御機能を搭載することで、動作電圧を上昇させることなく局所的な大電流を抑えるとともに電流変動を最小限に低減でき、かつ、ガラス基板等を用いることで低コスト化及び大面積化を容易とした、さらにはスイッチング用電極をゲート電極とは別に設けることで駆動電圧を低下させ回路コストを低減できる、電界放射型の冷電子放出素子及びその製造方法を提供することを目的とする。
【００４１】
【課題を解決するための手段】
本発明者は、絶縁性基板上に第１の導電層（ドレイン）と第２の導電層（ソース）を設け、少なくともそれらの導電層の間隙の絶縁性基板上に、第３の導電層と非単結晶シリコンからなる半導体薄膜とをゲート絶縁層を介して積層して設けることにより薄膜トランジスタ（ＴＦＴ）構造を実現し、更に第１の導電層（ドレイン）上には、非単結晶シリコンからなるエミッタを形成することにより、単結晶シリコン基板を使用することなく、容易に薄膜トランジスタを冷電子放出素子の中のエミッタ近傍に作り込むことができる。それにより電流を安定化でき且つ薄膜トランジスタのゲート電極を素子のスイッチング電極として用いることで駆動電圧が低減できることを見出し、本発明を完成させるに至った。
【００４２】
即ち、本発明は、絶縁性基板上に第１の導電層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには開口部が設けられ、その開口部内にエミッタが該ゲート電極に接触しないように形成されてなる電界放射型の冷電子放出素子において、エミッタが非単結晶シリコンからなり、第２の導電層が、第１の導電層と互いに直接接触しないように絶縁性基板上に設けられており、第１の導電層と第２の導電層との間の絶縁性基板上に非単結晶シリコンからなる半導体薄膜層が設けられており、その半導体薄膜層は第１の導電層上においてエミッタの下部にまで伸張形成されており、そして第３の導電層が、第１の導電層及び第２の導電層と互いに接触しないようにゲート絶縁層を介して半導体薄膜層の上に設けられていることを特徴とする冷電子放出素子を提供する。
【００４４】
また、本発明は、第３の導電層がゲート絶縁層を介して半導体薄膜の上に設けられている上述の冷冷電子放出素子の別の製造方法において：
（ａ′） 絶縁性基板上に金属薄膜層を成膜後、該金属薄膜層をフォトリソグラフィー法によりパターニングして第１の導電層及び第２の導電層とを、互いに直接接触しないように同時に形成し、続いて、半導体薄膜層、エミッタ材料、エッチングマスク材料層を順次成膜する工程；
（ｂ′） エッチングマスク材料層をフォトリソグラフィー法によりゲートの開口径に相当する形状の孔にパターニングしてエッチングマスク層を形成し、反応性イオンエッチングによりエミッタ材料を半導体薄膜層が露出するまでエッチングすることによりエミッタを形成する工程；
（ｃ′） 絶縁性基板に対して垂直方向の異方性蒸着法により、半導体薄膜層上に絶縁材料及びゲート電極材料を自己整合的に成膜する工程；
（ｄ′） エッチングマスク層を剥離すると同時に、エミッタ上の絶縁材料層及びゲート電極材料を剥落させ、絶縁層及びゲート電極とを形成する工程； 及び
（ｅ′） 絶縁層及びゲート電極をフォトリソグラフィー法によりパターニングしてゲート絶縁層を形成し、続いて、第３の導電層をリフトオフ法により形成する工程
を含んでなることを特徴とする製造方法を提供する。
【００４７】
【発明の実施の形態】
以下、本発明を図面に従って詳細に説明する。
【００４８】
図１（ａ）、（ａ′）、（ｂ）及び（ｂ′）は、第３の導電層がゲート絶縁膜を介して半導体薄膜層の上に設けられている本発明の冷電子放出素子の断面図である。
【００４９】
即ち、図１（ａ）の冷電子放出素子においては、絶縁性基板１の同一平面上に、第１の導電層２と第２の導電層３が設けられ、第１の導電層２と第２の導電層３との上から第１の導電層２と第２の導電層３の間隙Ａにかけて、非単結晶シリコンからなる半導体薄膜層４が連続して配されている。そして、第１の導電層２と第２の導電層３との間隙Ａにおける半導体薄膜層４上には、ゲート絶縁層５′を介して第３の導電層６が形成されている。また、第１の導線層２上には絶縁層５及びゲート電極７が順次積層されており、ゲート電極７と絶縁層５とには半導体薄膜層４に達するエミッタ用孔Ｂが設けられている。そして、そのエミッタ用孔Ｂ内の第１の導線層２上には、非単結晶シリコンからなる円錐形又は円錐台形のエミッタ８が、ゲート電極７に接触しないように形成されている。
【００５０】
また、図２（ｃ）及び（ｃ′）の冷電子放出素子は、第３の導電層がゲート絶縁層を介して半導体薄膜層の下に設けられている本発明の冷電子放出素子の断面図である。
【００５１】
即ち、図２（ｃ）の冷電子放出素子は、絶縁性基板１上に、第１の導電層２と第２の導電層３が設けられ、第１の導電層２と第２の導電層３との下から第１の導電層２と第２の導電層３の間隙Ａにかけて、非単結晶シリコンからなる半導体薄膜層４が連続して配されている。そして、第１の導電層２と第２の導電層３との間隙Ａにおける半導体薄膜層４の下には、ゲート絶縁層５′を介して第３の導電層６が形成されている。また、第１の導線層２上には絶縁層５及びゲート電極７が順次積層されており、ゲート電極７と絶縁層５とには半導体薄膜層４に達するエミッタ用孔Ｂが設けられている。そして、そのエミッタ用孔Ｂ内の第１の導線層２上には、非単結晶シリコンからなる円錐形又は円錐台形のエミッタ８が、ゲート電極７に接触しないように形成されている。
【００５２】
ここで、第１の導電層２、第２の導電層３、半導体薄膜層４、ゲート絶縁層５′及び第３の導電層６は共同して、ｎチャネルエンハンスメントモードで動作する薄膜トランジスタ構造（ＴＦＴ）を構成している。即ち、第１の導電層２はドレイン、第２の導電層３はソース、半導体薄膜層４はチャネル、ゲート絶縁層５′は文字通りゲート絶縁層、及び第３の導電層６はゲートとして機能している。
本発明においては、ＴＦＴのゲート絶縁膜の厚みの制御をより容易にするために、絶縁層を２層化した構造とすることができる。
【００５３】
また、より低い引き出し電圧（動作電圧）を得るという観点から、図１（ｂ）に示すように、第１の導電層２とエミッタ８との間に半導体薄膜層４を介在させない構造とすることができる。また、より良好な電流制御特性を得るという観点から、図１（ａ）、図１（ｂ）及び図２（ｃ）に対応して、それぞれ図１（ａ′）、図１（ｂ′）及び図２（ｃ′）にそれぞれ示すように、第１の導電層２と半導体薄膜層４との間及び第２の導電層３と半導体薄膜層４との間に、オーミック層９を介在させることが好ましい。
【００５４】
本発明において、絶縁性基板１は、冷電子放出素子の支持基板として用いられており、大面積化が容易な絶縁性の基板を好ましく使用することができる。このような絶縁性基板としては、ガラス基板、セラミックス基板、石英基板などを使用することができるが、中でもガラス基板を好ましく使用することができる。単結晶シリコンの表面に絶縁層が形成された基板も使用することができる。
【００５５】
本発明において、第１の導電層２は、ＴＦＴのドレインとして機能する。このような第１の導電層２の材料としては、配線抵抗が低く、下層の絶縁性基板１と密着性が高い材料が適当である。このような材料として、特に好ましくはＣｒ又はＡｌ、Ｃｒ積層膜を挙げることができる。
【００５６】
第１の導電層２の膜厚は、十分な配線抵抗と密着性が得られる限り特に制限はないが、通常０．０１〜１．０μｍ、好ましくは０．０５〜０．５μｍである。
【００５７】
第２の導電層３は、エミッタ配線層として機能し且つＴＦＴのソースとしても機能する。このような第２の導電層３の材料としては、配線抵抗が低く、下層の絶縁性基板１と密着性が高い材料が適当である。このような材料として、特に好ましくはＣｒ又はＡｌ、Ｃｒ積層膜を挙げることができる。
【００５８】
第２の導電層３の膜厚は、十分な配線抵抗と密着性が得られる限り特に制限はないが、通常０．０１〜１．０μｍ、好ましくは０．０５〜０．５μｍである。
【００５９】
半導体薄膜層４は、薄膜トランジスタ（ＴＦＴ）のチャネルとして機能する。このような半導体薄膜層４としては、液晶ディスプレイのスイッチング素子として広く用いられているＴＦＴと同様の公知の材料から形成することができ、好ましくは、非単結晶シリコンを使用することができる。このような非単結晶シリコンとしては、アモルファスシリコン（特にノンドープの水素化アモルファスシリコン）やポリシリコンを挙げることができる。
【００６０】
なお、絶縁性基板１としてガラス基板を用いる場合には、半導体薄膜層４として特に水素化アモルファスシリコン、あるいはレーザーアニールによるポリシリコンを好ましく用いることができる。
【００６１】
半導体薄膜層４の厚みは、ＴＦＴのチャネルとして動作しうる厚みとして、通常０．０１〜２．０μｍ、好ましくは０．０３〜０．７μｍである。
【００６２】
絶縁層５は、エミッタ８及び第１の導電層２とゲート電極７とを電気的に絶縁するための層である。さらに、半導体薄膜層４と第３の導電層６とを電気的に絶縁するためにも同時に使用される。すなわち、ＴＦＴのゲート絶縁層５′としても機能する。
【００６３】
このような絶縁層５としては、自己整合的に形成するために異方性蒸着が望ましく、オゾンと酸素の混合ガスを反応ガスとして用いる反応性のチムニー式抵抗加熱蒸着法による酸化シリコンが特に良好な絶縁性を得ることができるので好ましい。ただし、製法によってはＴＦＴのゲート絶縁層を別途成膜するが、そのような場合は、絶縁層５としては、従来のＴＦＴと同様の公知の材料から形成することができる。例えば、ＰＥＣＶＤ法による窒化シリコン、酸化シリコンを用いることができる。
【００６４】
絶縁層５の厚みは、エミッタ周囲部においては、エミッタ８、第１の導電層２もしくは半導体薄膜層４とゲート電極７との間に十分な絶縁性が保たれればよく、例えば、０．２〜２．０μｍ、好ましくは０．３〜１．０μｍである。また、ＴＦＴ部のゲート絶縁層５′として機能させるためには、通常、０．０１〜１．０μｍ、好ましくは０．０３〜０．５μｍである。
【００６５】
第３の導電層６は、ＴＦＴのゲートとして機能する。このような第３の導電層６の材料としては、配線抵抗が低く、下層の絶縁層５と密着性が高い材料が適当である。このような材料として、特に好ましくはＣｒ又はＡｌ、Ｃｒ積層膜を挙げることができる。
【００６６】
第３の導電層６の膜厚は、十分な配線抵抗と密着性が得られる限り特に制限はないが、通常０．０５〜２．０μｍ、好ましくは０．０５〜０．５μｍである。
【００６７】
ゲート電極７は、エミッタ８に強電界を集中させるための電極である。ゲート電極７の材料としては、耐電流性の点から高融点金属であって、エミッタ形成時に使用するエッチング液に耐性を有する材料を使用することができ、好ましくはＣｒ、Ｗ、Ｔａ又はＮｂを挙げることができる。
【００６８】
ゲート電極７の厚みは、必要に応じて適宜決定することができるが、好ましくは０．１〜０．５μｍである。
【００６９】
エミッタ８は、その表面から電子を直接的に放出する部材であり、非単結晶シリコン薄膜を使用する。ここで、エミッタ８を非単結晶シリコン薄膜、例えばポリシリコン薄膜またはアモルファスシリコン薄膜で形成した場合、エミッタ自体がある程度の抵抗をもつために、より安定なエミッション特性を得ることができる。
【００７０】
エミッタ８全体の厚み（高さ）は、必要に応じて適宜決定することができるが、好ましくは０．３〜２．０μｍである。
【００７１】
また、エミッタ８の形状としては、円錐形または円柱形、或いは円錐台形または多角錐台であることが好ましい。
【００７２】
オーミック層９は、第１の導電層２及び第２の導電層３と半導体薄膜層４とのオーミック接触を得るために、又はより良好なオーミック接触を得るために設けられている。このようなオーミック層９の材料としては、従来のＴＦＴと同様の公知の材料から形成することができる。例えば、少なくともシラン及びホスフィンの混合ガスを反応ガスとして用いるＰＥ（プラズマエンハンスト）ＣＶＤ法によるｎ型の水素化アモルファスシリコンを用いることができる。
【００７３】
オーミック層９の膜厚は、十分なオーミック特性が得られる限り特に制限はないが、通常０．０１〜１．０μｍ、好ましくは０．０３〜０．０７μｍである。
【００７４】
次に、図１（ａ）の態様の冷電子放出素子の製造方法を、図３に従って詳細に説明する。
【００７５】
工程（ａ）
まず、絶縁性基板１上に金属薄膜をスパッタ法等により成膜した後、フォトリソグラフィー法により第１の導電層２と第２の導電層３にＴＦＴのチャネル長に相当する間隙とチャネル幅に相当する幅を設けてパターニングする。
【００７６】
次に、非単結晶シリコンなどの半導体薄膜材料層４′をＣＶＤ法等により成膜する。ここで、半導体薄膜材料層４′としては、ＰＥＣＶＤ法で成膜された水素化アモルファスシリコン、又は熱ＣＶＤもしくはＰＥＣＶＤ法で成膜されたアモルファスシリコン膜を例えばレーザーアニール等でアニール処理し生成したポリシリコン膜が好ましく用いることができる。
【００７７】
続いて、ゲート絶縁材料層５ａとして絶縁膜を形成する。ここで、ゲート絶縁材料層５ａとしては、ＰＥＣＶＤ法、蒸着法、スパッタ法で成膜された酸化シリコン膜、窒化シリコン膜を使用することができる。特に好ましくは、シランとアンモニアから成る混合ガスを反応ガスとして用いるＰＥＣＶＤ法による窒化シリコン膜を使用できる。
【００７８】
さらに、ゲート絶縁材料層５ａ上に、第３の導電材料層６′として金属薄膜を蒸着法、スパッタ法等の通常の成膜法を用いて成膜する（図３（ａ））。
【００７９】
工程（ｂ）
次に、フォトリソグラフィー法により第３の導電材料層６′をＴＦＴチャネルの直上に配するようにパターニングして、第３の導電層６を形成し、さらに、フォトリソグラフィー法により、第２の導電層３が露出するようにゲート絶縁材料層５ａ及び半導体薄膜材料層４′を順次パターニングして、ゲート絶縁層５′及び半導体薄膜層４を形成する。このとき、パターニングの際用いたレジストは保護層１１として残し、以後の工程においてＴＦＴの保護に用いる（図３（ｂ））。
【００８０】
工程（ｃ）
続いて、非単結晶シリコンなどのエミッタ材料８′をＣＶＤ法等により成膜する。ここで、エミッタ材料８′の成膜法としては、シランまたはジシランとホスフィンから成る混合ガスを反応ガスとして用いるＰＥＣＶＤ法が好ましい。この場合には、ｎ型の水素化アモルファスシリコン膜が形成できる。あるいはスパッタ法も好ましく利用することができ、この場合にはアモルファスシリコン膜が形成できる。
【００８１】
続いて、エッチングマスク材料層１０′として酸化シリコン膜を蒸着法、スパッタ法等の通常の成膜法を用いて成膜する（図３（ｃ））。
【００８２】
工程（ｄ）
次に、フォトリソグラフィー法によりエッチングマスク材料層１０′にゲートの開口径に相当する形状の孔（円形又は多角形）にパターニングしてエッチングマスク層１０を形成し、反応性イオンエッチングによりエミッタ材料８′を第２の導電層３が露出するまでエッチングすることによりエミッタ８を形成する。
【００８３】
続いて、半導体薄膜層４上に、その垂直な方向から通常の異方性蒸着により、絶縁材料５″及びゲート電極材料７′を蒸着する。このとき、絶縁材料５″としては、自己整合的に形成するために異方性蒸着が望ましく、オゾンと酸素の混合ガスを反応ガスとして用いる反応性のチムニー式抵抗加熱蒸着法による酸化シリコン膜を使用する（図３（ｄ））。
【００８４】
工程（ｅ）
次に、エッチングマスク層１０をエッチングにより剥離し、絶縁層５及びゲート電極７を形成する。必要に応じてゲート電極７をパターニングする。このとき、パターニングの最後に使用したレジストを剥離する際に、同時に保護層１１も剥落できる（図３（ｅ））。これにより図１（ａ）の冷電子放出素子が得られる。
【００８５】
なお、オーミック層９を設ける場合には、（ａ）工程において、絶縁性基板１上に金属薄膜を成膜した後に、続いてオーミック層を成膜する。オーミック層としては例えばｎ型の水素化アモルファスシリコンを用いることができる。パターンニグは金属薄膜と同時に行えばよい。
【００８６】
次に、図１（ａ）の態様の別の冷電子放出素子の製造方法を、図４に従って詳細に説明する。
工程（ａ′）
まず、絶縁性基板１上に金属薄膜をスパッタ法等により成膜した後、フォトリソグラフィー法により第１の導電層２と第２の導電層３にＴＦＴのチャネル長に相当する間隙とチャネル幅に相当する幅を設けてパターニングする。
【００８７】
次に、非単結晶シリコンなどの半導体薄膜層４、エミッタ材料８′をＣＶＤ法等により成膜する。ここで、半導体薄膜層４としては、ＰＥＣＶＤ法で成膜された水素化アモルファスシリコン、又は熱ＣＶＤもしくはＰＥＣＶＤ法で成膜されたアモルファスシリコン膜を例えばレーザーアニール等でアニール処理し生成したポリシリコン膜が好ましく用いることができる。
【００８８】
また、エミッタ材料８′の成膜法としては、シランまたはジシランとホスフィンから成る混合ガスを反応ガスとして用いるＰＥＣＶＤ法が好ましい。この場合には、ｎ型の水素化アモルファスシリコン膜が形成できる。あるいはスパッタ法も好ましく利用することができ、この場合にはアモルファスシリコン膜が形成できる。
【００８９】
続いて、エッチングマスク材料層１０′として酸化シリコン膜を蒸着法、スパッタ法等の通常の成膜法を用いて成膜する（図４（ａ′））。
【００９０】
工程（ｂ′）
次に、フォトリソグラフィー法によりエッチングマスク材料層１０′にゲートの開口径に相当する形状の孔（円形又は多角形）にパターニングしてエッチングマスク層１０を形成し、反応性イオンエッチングによりエミッタ材料８′を半導体薄膜層４が露出するまでエッチングすることによりエミッタ８を形成する（図４（ｂ′））。
【００９１】
工程（ｃ′）
続いて、半導体薄膜層４上に、その垂直な方向から通常の異方性蒸着により、絶縁材料５″及びゲート電極材料７′を蒸着する（図４（ｃ′））。このとき、絶縁材料５″としては、自己整合的に形成するために異方性蒸着が望ましく、オゾンと酸素の混合ガスを反応ガスとして用いる反応性のチムニー式抵抗加熱蒸着法による酸化シリコン膜を使用する。
【００９２】
工程（ｄ′）
次に、エッチングマスク層１０をエッチングにより剥離し、絶縁層５及びゲート電極７を形成する。必要に応じてゲート電極７をパターニングする（図４（ｄ′））。
【００９３】
工程（ｅ′）
最後に、絶縁層５及びゲート電極７をフォトリソグラフィー法によりパターニングして所定の厚みのＴＦＴのゲート絶縁層５′を形成し、ＴＦＴチャネルの直上に第３の導電層６をフォトリソグラフィー法によって例えばリフトオフ法により形成する（図４（ｅ′））。これにより図１（ａ）の別の冷電子放出素子が得られる。
【００９４】
なお、オーミック層９を設ける場合には、（ａ′）工程において、絶縁性基板１上に金属薄膜を成膜した後に、続いてオーミック層を成膜する。オーミック層としては例えばｎ型の水素化アモルファスシリコンを用いることができる。パターニングは金属薄膜と同時に行えばよい。
【００９５】
次に、図１（ｂ）の態様の冷電子放出素子の製造方法を、図５に従って詳細に説明する。
【００９６】
工程（ａ″）
まず、絶縁性基板１上に金属薄膜をスパッタ法等により成膜した後、フォトリソグラフィー法により第１の導電層２と第２の導電層３とに、ＴＦＴのチャネル長に相当する間隙とチャネル幅に相当する幅を設けてパターニングする。
【００９７】
次に、非単結晶シリコンなどの半導体薄膜層４及びゲート絶縁層５′をＣＶＤ法等により成膜する。ここで、半導体薄膜層４としては、ＰＥＣＶＤ法で成膜された水素化アモルファスシリコン、または熱ＣＶＤもしくはＰＥＣＶＤ法で成膜されたアモルファスシリコン膜を例えばレーザーアニール等でアニール処理し生成したポリシリコン膜を好ましく用いることができる。
【００９８】
また、ゲート絶縁層５′の成膜法としては、シランとアンモニアから成る混合ガスを反応ガスとして用いて窒化シリコン膜を形成するＰＥＣＶＤ法が好ましい。
【００９９】
続いて、金属薄膜を蒸着法、スパッタ法等の通常の成膜法を用いて成膜した後、フォトリソグラフィー法によりパターニングしＴＦＴのゲートとして第３の導電層６を形成する。
【０１００】
更に、フォトリソグラフィー法により半導体薄膜層４及びゲート絶縁層５′をエミッタの下地となる部分をのぞいた形状にパターニングする（図５（ａ″））。
【０１０１】
工程（ｂ″）
次に、エミッタ材料として非単結晶シリコンを成膜する。エミッタ材料の成膜法としては、シランまたはジシランとホスフィンから成る混合ガスを反応ガスとして用いてｎ型の水素化アモルファスシリコンを形成するＰＥＣＶＤ法、あるいはアモルファスシリコンを形成するスパッタ法が好ましい。
【０１０２】
次に、フォトリソグラフィー法によりエッチングマスク材料にゲートの開口径に相当する形状の孔にパターニングしてエッチングマスク層１０を形成し、反応性イオンエッチングによりエミッタ材料を絶縁層もしくは第１の導電層が露出するまでエッチングすることによりエミッタ８を形成する（図５（ｂ”））。
【０１０３】
工程（ｃ″）
続いて、ゲート絶縁層５′上に、その垂直な方向から通常の異方性蒸着により、絶縁材料層５″及びゲート電極材料７′を蒸着する（図５（ｃ″））。このとき、絶縁材料層５″としては、自己整合的に形成するために異方性蒸着が望ましく、オゾンと酸素の混合ガスを反応ガスとして用いる反応性のチムニー式抵抗加熱蒸着法による酸化シリコン膜を使用する。
【０１０４】
工程（ｄ″）
次に、エッチングマスク層１０をエッチングにより剥離し、絶縁層５及びゲート電極７を形成する。必要に応じてゲート電極７をパターニングする（図５（ｄ″））。
【０１０５】
工程（ｅ″）
最後に、絶縁層５及びゲート電極７をフォトリソグラフィー法によりパターニングしつつ、第３の導電層６とゲート絶縁層５′とを露出させる（図５（ｅ″））。これにより図１（ｂ）の冷電子放出素子が得られる。
【０１０６】
なお、オーミック層９を設ける場合には、（ａ″）工程において、絶縁性基板１上に金属薄膜を成膜した後に、続いてオーミック層を成膜する。オーミック層としては例えばｎ型の水素化アモルファスシリコンを用いることができる。パターニングは金属薄膜と同時に行えばよい。
【０１０７】
以上説明したように、本発明の冷電子放出素子においては、非単結晶シリコンをチャネルとしたＴＦＴ構造を有し、ドレイン電極上に非単結晶シリコンでエミッタを構成することにより、絶縁性基板上においてもトランジスタによって高度に制御されたエミッション電流が得られ、且つエミッタのゲート電極（引き出し電極）ではなく、ＴＦＴのゲートをスイッチング電極として用いて駆動することにより、低電圧駆動を実現することができる。
【０１０８】
次に、図２（ｃ）の態様の冷電子放出素子の製造方法を、図６に従って詳細に説明する。
【０１０９】
工程（ｆ）
まず、絶縁性基板１上に金属薄膜層をスパッタ法等により成膜した後、フォトリソグラフィー法により第３の導電層６をパターニングして設ける。
【０１１０】
次に、酸化シリコン、窒化シリコンなどのゲート絶縁層５′をＣＶＤ法等により成膜する。ここで、ゲート絶縁層５′としては、ＰＥＣＶＤ法で成膜された酸化シリコン、窒化シリコンを好ましく用いることができる。また特には、ゲート絶縁層５′の成膜法としては、シランとアンモニアから成る混合ガスを反応ガスとして用いて窒化シリコン膜を形成するＰＥＣＶＤ法が好ましい。
【０１１１】
次に、非単結晶シリコンなどの半導体薄膜層４をＣＶＤ法等により成膜する。ここで、半導体薄膜層４としては、ＰＥＣＶＤ法で成膜された水素化アモルファスシリコン、又は熱ＣＶＤもしくはＰＥＣＶＤ法で成膜されたアモルファスシリコン膜を例えばレーザーアニール等でアニール処理し生成したポリシリコン膜が好ましく用いることができる。
【０１１２】
続いて、金属薄膜３′を蒸着法、スパッタ法等の通常の成膜法を用いて成膜する（図６（ｆ））。
【０１１３】
工程（ｇ）
次に、金属薄膜３′をフォトリソグラフィー法により第１の導電層２と第２の導電層３とに、ＴＦＴのチャネル長に相当する間隙とチャネル幅に相当する幅を設けてパターニングする。
【０１１４】
更に、フォトリソグラフィー法により半導体薄膜層４及びゲート絶縁層５′をエミッタの下地となる部分をのぞいた形状にパターニングする。そして、ここでフォトリソグラフィー法に用いたレジストパターンは、以後の工程の保護層１１として残しておく（図６（ｇ））。
【０１１５】
工程（ｈ）
次に、エミッタ材料８′として非単結晶シリコンを成膜する。エミッタ材料の成膜法としては、アモルファスシリコンを形成するスパッタ法が好ましい。
【０１１６】
続いて、エッチングマスク材料層１０′として酸化シリコン膜を蒸着法、スパッタ法等の通常の成膜法を用いて成膜する（図６（ｈ））。
【０１１７】
工程（ｉ）
次に、フォトリソグラフィー法によりエッチングマスク材料にゲートの開口径に相当する形状の孔にパターニングしてエッチングマスク層１０を形成し、反応性イオンエッチングによりエミッタ材料を半導体薄膜層４が露出するまでエッチングすることによりエミッタ８を形成する。
【０１１８】
続いて、ゲート絶縁層５′上に、その垂直な方向から通常の異方性蒸着により、絶縁材料層５″及びゲート電極材料７′を蒸着する（図６（ｉ））。このとき、絶縁材料層５″としては、自己整合的に形成するために異方性蒸着が望ましく、オゾンと酸素の混合ガスを反応ガスとして用いる反応性のチムニー式抵抗加熱蒸着法による酸化シリコン膜を使用する。
【０１１９】
工程（ｊ）
次に、エッチングマスク層１０をエッチングにより剥離し、絶縁層５及びゲート電極７を形成する。必要に応じてゲート電極７をパターニングする（図６（ｊ））。これにより図２（ｃ）の冷電子放出素子が得られる。
【０１２０】
なお、オーミック層９を設ける場合には、（ｆ）工程において、半導体薄膜層４を成膜後に、続いてｎ型の水素化アモルファスシリコン層を成膜する。パターニングは金属薄膜３′と同時に行えばよい。
【０１２１】
以上説明したように、本発明の冷電子放出素子においては、非単結晶シリコンをチャネルとしたＴＦＴ構造を有し、ドレイン電極上に非単結晶シリコンでエミッタを構成することにより、絶縁性基板上においてもトランジスタによって高度に制御されたエミッション電流が得られ、且つエミッタのゲート電極（引き出し電極）ではなく、ＴＦＴのゲートをスイッチング電極として用いて駆動することにより、低電圧駆動を実現することができる。
【０１２２】
【実施例】
本発明の冷電子放出素子の製造例を以下の実施例で具体的に説明する。
【０１２３】
実施例１
（図１（ａ）の態様の冷電子放出素子の製造例（図３参照））
工程（ａ）
まず、絶縁性基板１上に金属薄膜としてＣｒをスパッタ法により０．１μｍの膜厚で成膜した後、フォトリソグラフィー法により第１の導電層２と第２の導電層３をパターニングしＴＦＴのチャネルを形成した。
【０１２４】
次に、半導体薄膜層４としてＰＥＣＶＤ法によってノンドープの水素化アモルファスシリコン膜を０．１μｍの膜厚で成膜した。反応ガスとしてシランガス、また希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１２５】
続いて、ゲート絶縁層５′としては、チムニー抵抗加熱方式を用いて蒸着源としてシリコンモノオキサイド、反応ガスとして酸素とオゾンの混合ガスを用いて反応性蒸着を行った。条件は（蒸着圧力：５×１０-6Ｔｏｒｒ／蒸着速度：２０ｎｍ／ｓｅｃ）の条件で成膜した。
【０１２６】
続いて、金属薄膜としてＣｒをスパッタ法により０．２μｍの膜厚で成膜した（図３（ａ））。
【０１２７】
工程（ｂ）
次にフォトリソグラフィー法により第３の導電層６をパターニングしＴＦＴのゲートを形成した。さらに、ゲート絶縁層５′と半導体薄膜層４をフォトリソグラフィー法によりパターニングし、第２の導電層３を露出するとともにＴＦＴのアイランドを形成した。ここで、フォトリソグラフィーに用いたレジストパターンは、以後の工程におけるＴＦＴの保護層１１として残した（図３（ｂ））。
【０１２８】
工程（ｃ）
次に、エミッタ材料８′としてＰＥＣＶＤ法によってｎ型の水素化アモルファスシリコン膜を０．８μｍの膜厚で成膜した。反応ガスとしてシランガス及びホスフィンガス（ドープ濃度３０００ｐｐｍ）、また希釈ガスとして水素を使用し、ガス総流量５６０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１２９】
続いて、エッチングマスク材料層１０′として酸化シリコン膜を蒸着法により０．２μｍの膜厚で成膜した（図３（ｃ））。
【０１３０】
工程（ｄ）
次に、通常のフォトリソグラフィー法を用いてゲート開口径として１．２μｍの円形パターンを形成してエッチングマスク層１０を得た後、反応性イオンエッチングによりエミッタ材料８′の水素化アモルファスシリコンを半導体薄膜層４が露出するまでエッチングした。このときのエッチング条件は（導入ガス：ＳＦ6６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）であった。
【０１３１】
続いて、基板に対して垂直方向からの異方性蒸着法により、絶縁材料５″として酸化シリコンを、ゲート電極材料７′としてＮｂを、それぞれ０．６μｍ及び０．２μｍの膜厚で蒸着した。ここで、絶縁材料５″の成膜法としては、チムニー抵抗加熱方式を用いて蒸着源としてシリコンモノオキサイド、反応ガスとして酸素とオゾンの混合ガスを用いて反応性蒸着を行った。条件は（蒸着圧力：５×１０-6Ｔｏｒｒ／蒸着速度：２０ｎｍ／ｓｅｃ）であった（図３（ｄ））。
【０１３２】
工程（ｅ）
次に、エッチングマスク層１０の酸化シリコンを緩衝フッ酸溶液を用いてウエットエッチングし上層の絶縁材料５″及びゲート電極材料７′とともに剥離し、絶縁層５とゲート電極７とを形成した。
【０１３３】
最後に、フォトリソグラフィー法によりゲート電極７を所定の形状にパターニングした。ここでフォトリソグラフィー法に用いたレジストパターンを剥離するときに、同時に保護層１１も剥離された（図３（ｅ））。これにより、図１（ａ）の冷電子放出素子が得られた。
【０１３４】
実施例２
（図１（ａ）の態様の別の冷電子放出素子の製造例（図４参照））
工程（ａ′）
まず、絶縁性基板１上に金属薄膜としてＣｒをスパッタ法により０．１μｍの膜厚で成膜した後、フォトリソグラフィー法により第１の導電層２と第２の導電層３をパターニングしＴＦＴのチャネルを形成した。
【０１３５】
次に、半導体薄膜層４としてＰＥＣＶＤ法によってノンドープの水素化アモルファスシリコン膜を０．１μｍの膜厚で成膜した。反応ガスとしてシランガス、また希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１３６】
次に、エミッタ材料８′としてＰＥＣＶＤ法によってｎ型の水素化アモルファスシリコン膜を０．８μｍの膜厚で成膜した。反応ガスとしてシランガス及びホスフィンガス（ドープ濃度３０００ｐｐｍ）、また希釈ガスとして水素を使用し、ガス総流量５６０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１３７】
続いて、エッチングマスク材料層１０′として酸化シリコン膜を蒸着法により０．２μｍの膜厚で成膜した（図４（ａ′））。
【０１３８】
工程（ｂ′）
次に、通常のフォトリソグラフィー法を用いてゲート開口径として１．２μｍの円形パターンを形成してエッチングマスク層１０を得た後、反応性イオンエッチングによりエミッタ材料８′の水素化アモルファスシリコンを半導体薄膜層４が露出するまでエッチングした。このときのエッチング条件は（導入ガス：ＳＦ6６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）であった（図４（ｂ′））。
【０１３９】
工程（ｃ′）
次に、基板に対して垂直方向からの異方性蒸着法により、絶縁材料５″として酸化シリコンを、ゲート電極材料７′としてＮｂを、それぞれ０．６μｍ及び０．２μｍの膜厚で蒸着した。ここで、絶縁材料５″の成膜法としては、チムニー抵抗加熱方式を用いて蒸着源としてシリコンモノオキサイド、反応ガスとして酸素とオゾンの混合ガスを用いて反応性蒸着を行った。条件は（蒸着圧力：５×１０-6Ｔｏｒｒ／蒸着速度：２０ｎｍ／ｓｅｃ）であった（図４（ｃ′））。
【０１４０】
工程（ｄ′）
次に、エッチングマスク層１０の酸化シリコンを緩衝フッ酸溶液を用いてウエットエッチングし上層の絶縁材料５″及びゲート電極材料７′とともに剥離し、絶縁層５とゲート電極７とを形成した（図４（ｄ′））。
【０１４１】
工程（ｅ′）
最後に、フォトリソグラフィー法によりゲート電極７と絶縁層５とを０．５μｍエッチングして０．１μｍの厚みを残すことによりゲート絶縁層５′を形成した。次に、フォトリソグラフィー法により第３の導電層６パターンのレジストのネガパターンを作製した後、Ｃｒを０．２μｍの厚みで蒸着し、レジストをＣｒとともに剥離し第３の導電層６を形成した（図４（ｅ′））。これにより、図１（ａ）の冷電子放出素子が得られた。
【０１４２】
実施例３
（図１（ｂ）の態様の冷電子放出素子の製造例（図５参照））
工程（ａ″）
まず、絶縁性基板１上に金属薄膜としてＣｒをスパッタ法により０．１μｍの膜厚で成膜した後、フォトリソグラフィー法により第１の導電層２と第２の導電層３をパターニングしてＴＦＴのチャネルを形成した。
【０１４３】
次に、半導体薄膜層４としてＰＥＣＶＤ法によってノンドープの水素化アモルファスシリコン膜を０．１μｍの膜厚で成膜した。反応ガスとしてシランガス、また希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１４４】
次に、ゲート絶縁層５′としてＰＥＣＶＤ法によって窒化シリコン膜を０．１μｍの膜厚で成膜した。反応ガスとしてシランとアンモニアの混合ガス、また希釈ガスとして水素を使用し、ガス総流量５４０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１４５】
続いて、金属薄膜としてＣｒをスパッタ法により０．２μｍの膜厚で成膜した後、フォトリソグラフィー法により第３の導電層６をパターニングしＴＦＴのゲートを形成した。さらに、ゲート絶縁層５′と半導体薄膜層４をフォトリソグラフィー法によりパターニングすることで、エミッタ用孔Ｂを形成した（図５（ａ″））。
【０１４６】
工程（ｂ″）
次に、エミッタ材料としてＰＥＣＶＤ法によってｎ型の水素化アモルファスシリコン膜を０．８μｍの膜厚で成膜した。反応ガスとしてシランガス及びホスフィンガス（ドープ濃度３０００ｐｐｍ）、また希釈ガスとして水素を使用し、ガス総流量５６０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１４７】
続いて、エッチングマスク材料層として酸化シリコン膜を蒸着法により０．２μｍの膜厚で成膜した。次に、通常のフォトリソグラフィー法を用いてゲート開口径として１．２μｍの円形パターンを形成し、反応性イオンエッチングによりエミッタ材料の水素化アモルファスシリコンを絶縁層もしくは第１の導電層が露出するまでエッチングすることによりエミッタ８を得た。このときのエッチング条件は（導入ガス：ＳＦ6６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）であった（図５（ｂ”））。
【０１４８】
工程（ｃ″）
次に、基板に対して垂直方向からの異方性蒸着法により、絶縁材料５″として酸化シリコンを、ゲート電極材料７′としてＮｂを、それぞれ０．６μｍ及び０．２μｍの膜厚で蒸着した。ここで、絶縁材料５″の成膜法としては、チムニー抵抗加熱方式を用いて蒸着源としてシリコンモノオキサイド、反応ガスとして酸素とオゾンの混合ガスを用いて反応性蒸着を行った。条件は（蒸着圧力：５×１０-6Ｔｏｒｒ／蒸着速度：２０ｎｍ／ｓｅｃ）であった（図５（ｃ″））。
【０１４９】
工程（ｄ″）
次に、エッチングマスク層１０を酸化シリコンを緩衝フッ酸溶液を用いてウエットエッチングし上層の絶縁材料５″及びゲート電極材料７′とともに剥離し、絶縁層５とゲート電極７とを形成した（図５（ｄ″））。
【０１５０】
工程（ｅ″）
最後に、フォトリソグラフィー法によりゲート電極７と絶縁層５を更にパターニングして第３の導電層６を露出させた（図５（ｅ″））。これにより、図１（ｂ）の冷電子放出素子が得られた。
【０１５１】
実施例４（図２（ｃ）の態様の冷電子放出素子の製造例（図６参照））
工程（ｆ）
まず、絶縁性基板１上に金属薄膜としてＣｒをスパッタ法により０．１μｍの膜厚で成膜した後、フォトリソグラフィー法により第３の導電層３をパターニングしＴＦＴゲートを形成した。
【０１５２】
次に、ゲート絶縁層５′としてＰＥＣＶＤ法によって窒化シリコン膜を０．１μｍの膜厚で成膜した。反応ガスとしてシランとアンモニアの混合ガス、また希釈ガスとして水素を使用し、ガス総流量５４０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１５３】
続いて、半導体薄膜層４としてＰＥＣＶＤ法によってノンドープの水素化アモルファスシリコン膜を０．１μｍの膜厚で成膜した。反応ガスとしてシランガス、また希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、ＲＦパワー６０Ｗの条件で成膜した。
【０１５４】
続いて、金属薄膜３′としてＣｒをスパッタ法により０．２μｍの膜厚で成膜した（図６（ｆ））。
【０１５５】
工程（ｇ）
次に、金属薄膜３′をフォトリソグラフィー法により第１の導電層２及び第２の導電層３をパターニングし、ＴＦＴのチャネルを形成した。さらにフォトリソグラフィー法によりパターニングしレジストパターンを形成し、以後の工程におけるＴＦＴの保護層１１とした（図６（ｇ））。
【０１５６】
工程（ｈ）
次に、エミッタ材料８′としてスパッタ法によってアモルファスシリコン膜を０．８μｍの膜厚で成膜した。成膜温度は室温で行った。
【０１５７】
続いて、エッチングマスク材料層１０′として酸化シリコン膜を蒸着法により０．２μｍの膜厚で成膜した（図６（ｈ））。
【０１５８】
工程（ｉ）
次に、通常のフォトリソグラフィー法を用いてゲート開口径として１．２μｍの円形パターンを形成してエッチングマスク層１０を得た後、、反応性イオンエッチングによりエミッタ材料８′の水素化アモルファスシリコンを半導体薄膜層４が露出するまでエッチングした。このときのエッチング条件は（導入ガス：ＳＦ6６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）であった。
【０１５９】
続いて、基板に対して垂直方向からの異方性蒸着法により、絶縁材料５″として酸化シリコンを、ゲート電極材料７′としてＮｂを、それぞれ０．６μｍ及び０．２μｍの膜厚で蒸着した。ここで、絶縁材料５″の成膜法としては、チムニー抵抗加熱方式を用いて蒸着源としてシリコンモノオキサイド、反応ガスとして酸素とオゾンの混合ガスを用いて反応性蒸着を行った。条件は（蒸着圧力：５×１０-6Ｔｏｒｒ／蒸着速度：２０ｎｍ／ｓｅｃ）であった（図６（ｉ））。
【０１６０】
工程（ｊ）
次に、エッチングマスク層１０の酸化シリコンを緩衝フッ酸溶液を用いてウエットエッチングし上層の絶縁材料５″及びゲート電極材料７′とともに剥離し、絶縁層５とゲート電極７とを形成した。
【０１６１】
最後に、フォトリソグラフィー法によりゲート電極７を所定の形状にパターニングした。ここでフォトリソグラフィーに用いたレジストパターンを剥離するときに、同時に保護層１１も剥離された（図６（ｊ））。これにより、図２（ｃ）の冷電子放出素子が得られた。
【０１６２】
（評価）
上述の冷電子放出素子を試作し以下のように試験し、評価した。即ち、各素子のエミッタ−ゲート電極間の距離を０．６μｍ、エミッタ高さ０．８μｍ、ＴＦＴパラメータとしてチャネル長Ｌ／チャネル幅Ｗ：１／１０とした構造の素子に対し、蛍光体を塗布した透明電極（アノード）を有するガラス板部材を距離３０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、約１０Ｖのスイッチング電圧で良好にかつ安定に電子を放出することができた。
【０１６３】
（評価）
実施例１、２及び３で得られた冷電子放出素子を、以下のように試験し評価した。即ち、各素子のエミッタ−ゲート電極間の距離を０．６μｍとし、エミッタ高さを０．８μｍとし、そしてＴＦＴパラメータとしてチャネル長（Ｌ）とチャネル幅（Ｗ）との比率（Ｌ／Ｗ）を１／１０とした構造の素子に対し、蛍光体を塗布した透明電極（アノード）を有するガラス板部材を距離３０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、約１０Ｖのスイッチング電圧で良好にかつ安定に電子を放出することができた。
【０１６４】
得られた典型的なエミッション特性の模式図を図１３に示す。低電界領域ではエミッタ自身の電流電圧特性（Ｅ）を示し、高電界領域ではＴＦＴによる電流電圧特性（Ｍ）に従がう飽和特性を示した。即ち、エミッション電流がＴＦＴのドレイン電流値を越えた高電界領域で電流のトランジスタ制御による飽和電流領域が得られ、本素子では引き出し電圧１１０Ｖ以上で安定なエミッション電流（ＭＥ）が得られた。また、ＴＦＴのゲート電圧４Ｖ以上でエミッション電流が得られ、低電圧でスイッチングができた。
【０１６５】
【発明の効果】
本発明によれば、ＴＦＴ構造を有する金属でエミッタを構成することにより、絶縁性基板上においてもトランジスタによって高度に制御されたエミッション電流が得られ、且つスイッチング用電極をゲート電極とは別に設けることにより駆動電圧の低減を容易に実現する冷電子放出素子を得ることができる。
【０１６６】
従って、低コストで大面積化が可能なガラス基板上に、電流安定性が高くかつ低電圧駆動できる冷電子放出素子を得ることができる。更に、フラットパネルディスプレイに応用した場合にも、高速、高精細度の画像が、低消費電力で得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の冷電子放出素子の断面図（同図（ａ）、（ｂ）、（ａ′）、（ｂ′））である。
【図２】本発明の別の冷電子放出素子の断面図（同図（ｃ）、（ｃ′））である。
【図３】本発明の冷電子放出素子の製造工程図である。
【図４】本発明の別の冷電子放出素子の製造工程図である。
【図５】本発明の別の冷電子放出素子の製造工程図である
【図６】本発明の別の冷電子放出素子の製造工程図である
【図７】従来の冷電子放出素子の断面図である。
【図８】従来の冷電子放出素子の製造工程図である。
【図９】従来の別の冷電子放出素子の断面図である。
【図１０】従来の冷電子放出素子の断面図である。
【図１１】従来の別の冷電子放出素子の製造工程図である。
【図１２】従来の別の冷電子放出素子の製造工程図である。
【図１３】本発明の冷電子放出素子の電気特性の一例の模式図である。
【符号の説明】
１ 絶縁性基板
２ 第１の導電層
３ 第２の導電層
４ 半導体薄膜層
５ 絶縁層
５′ ゲート絶縁層
６ 第３の導電層
７ ゲート電極
８ エミッタ
９ オーミック層
Claims (16)
- 絶縁性基板上に第１の導電層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには開口部が設けられ、その開口部内にエミッタが該ゲート電極に接触しないように形成されてなる電界放射型の冷電子放出素子において、エミッタが非単結晶シリコンからなり、第２の導電層が、第１の導電層と互いに直接接触しないように絶縁性基板上に設けられており、第１の導電層と第２の導電層との間の絶縁性基板上に非単結晶シリコンからなる半導体薄膜層が設けられており、その半導体薄膜層は第１の導電層上においてエミッタの下部にまで伸張形成されており、そして第３の導電層が、第１の導電層及び第２の導電層と互いに接触しないようにゲート絶縁層を介して半導体薄膜層の上に設けられていることを特徴とする冷電子放出素子。
- エミッタ及び半導体薄膜層を構成する非単結晶シリコンが、アモルファスシリコン又はポリシリコンである請求項１記載の冷電子放出素子。
- エミッタが、ｎ型水素化アモルファスシリコンから構成されている請求項２記載の冷電子放出素子。
- 半導体薄膜層が、ノンドープの水素化アモルファスシリコンから構成されている請求項２記載の冷電子放出素子。
- 第１の導電層と半導体薄膜層との間及び第２の導電層と半導体薄膜層との間に、オーミック層が挟持されている請求項１記載の冷電子放出素子。
- オーミック層が、ｎ型水素化アモルファスシリコンから構成されている請求項５記載の冷電子放出素子。
- 第１の導電層、第２の導電層及び第３の導電層が、それぞれドレイン電極、ソース電極及びゲート電極として機能する薄膜トランジスタ構造を形成しており、その薄膜トランジスタがｎチャネルエンハンスメントモードで動作する請求項１〜６のいずれかに記載の冷電子放出素子。
- エミッタの形状が、円錐形、円錐台形又は多角錐台形である請求項１記載の冷電子放出素子。
- 絶縁性基板が、ガラス基板である請求項１記載の冷電子放出素子。
- 請求項１記載の冷電子放出素子の製造方法であって：
（ａ’） 絶縁性基板上に金属薄膜層を成膜後、該金属薄膜層をフォトリソグラフィー法によりパターニングして第１の導電層及び第２の導電層とを、互いに直接接触しないように同時に形成し、続いて、非結晶性シリコンからなる半導体薄膜層、エミッタ材料、エッチングマスク材料層を順次成膜する工程；
（ｂ’） エッチングマスク材料層をフォトリソグラフィー法によりゲートの開口径に対応する形状の孔にパターニングしてエッチングマスク層を形成し、反応性イオンエッチングによりエミッタ材料を半導体薄膜層が露出するまでエッチングすることによりエミッタを形成する工程；
（ｃ’） 絶縁性基板に対して垂直方向の異方性蒸着法により、半導体薄膜層上に絶縁層材料及びゲート電極材料を自己整合的に成膜する工程；
（ｄ’） エッチングマスク層を剥離すると同時に、エミッタ上の絶縁材料層及びゲート電極材料を剥落させ、絶縁層及びゲート電極とを形成する工程； 及び
（ｅ’） 絶縁層及びゲート電極をフォトリソグラフィー法によりパターニングしてゲート絶縁層を形成し、続いて、第３の導電層をリフトオフ法により形成する工程を含んでなることを特徴とする製造方法。 - 工程（ａ’）において、半導体薄膜層及びエミッタ材料が、プラズマエンハンストＣＶＤ法で形成された水素化アモルファスシリコン層である請求項１０記載の冷電子放出素子の製造方法。
- 工程（ａ’）において、エミッタ材料がアモルファスシリコンである請求項１０記載の冷電子放出素子の製造方法。
- 工程（ａ’）において、エミッタ材料が少なくともシラン及びホスフィンの混合ガスを反応ガスとして用いるプラズマエンハンストＣＶＤ法で形成されたｎ型の水素化アモルファスシリコンである請求項１０記載の冷電子放出素子の製造方法。
- 工程（ａ’）において、半導体薄膜層が、熱ＣＶＤ法またはプラズマエンハンストＣＶＤ法でアモルファスシリコンを成膜した後、アニール処理を施すことにより形成されたポリシリコン層である請求項１０記載の冷電子放出素子の製造方法。
- 工程（ａ’）において、絶縁性基板上に金属薄膜層を成膜した後、続いてオーミック層を成膜し、該金属薄膜層とオーミック層とをフォトリソグラフィー法によりパターニングして第１の導電層及び第２の導電層を同時に形成する請求項１０記載の冷電子放出素子の製造方法。
- 工程（ａ’）において、オーミック層が、少なくともシラン及びホスフィンの混合ガスを反応ガスとして用いるプラズマエンハンストＣＶＤ法で形成されたｎ型の水素化アモルファスシリコン層である請求項１５記載の冷電子放出素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07815598A JP4529011B2 (ja) | 1997-10-01 | 1998-03-25 | 冷電子放出素子及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-269083 | 1997-10-01 | ||
| JP26908397 | 1997-10-01 | ||
| JP07815598A JP4529011B2 (ja) | 1997-10-01 | 1998-03-25 | 冷電子放出素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11167857A JPH11167857A (ja) | 1999-06-22 |
| JP4529011B2 true JP4529011B2 (ja) | 2010-08-25 |
Family
ID=26419231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07815598A Expired - Lifetime JP4529011B2 (ja) | 1997-10-01 | 1998-03-25 | 冷電子放出素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4529011B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4947336B2 (ja) * | 2005-11-04 | 2012-06-06 | 双葉電子工業株式会社 | 電界放出素子 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2656843B2 (ja) * | 1990-04-12 | 1997-09-24 | 双葉電子工業株式会社 | 表示装置 |
| JP3189990B2 (ja) * | 1991-09-27 | 2001-07-16 | キヤノン株式会社 | 電子回路装置 |
| JP2661457B2 (ja) * | 1992-03-31 | 1997-10-08 | 双葉電子工業株式会社 | 電界放出形カソード |
| JP3195170B2 (ja) * | 1994-09-16 | 2001-08-06 | アルプス電気株式会社 | 電界放射陰極装置 |
| JP3012517B2 (ja) * | 1995-05-11 | 2000-02-21 | 凸版印刷株式会社 | 電子放出素子及びその製造方法 |
| JPH09219141A (ja) * | 1996-02-13 | 1997-08-19 | Futaba Corp | 電界放出素子 |
| JP3764906B2 (ja) * | 1997-03-11 | 2006-04-12 | 独立行政法人産業技術総合研究所 | 電界放射型カソード |
-
1998
- 1998-03-25 JP JP07815598A patent/JP4529011B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11167857A (ja) | 1999-06-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050117 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050824 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071218 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090331 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090527 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090616 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090617 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100506 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100520 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140618 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |