JP3195170B2 - 電界放射陰極装置 - Google Patents
電界放射陰極装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、電界放射陰極装置に係
わり、特に、シリコン基板上に設けた円錐形エミッタを
有する電界放射陰極素子のエミッタ電子流放射を、同じ
シリコン基板上に形成した電界効果トランジスタ（以
下、これをＦＥＴという）によって制御するようにした
電界放射陰極装置に関する。
わり、特に、シリコン基板上に設けた円錐形エミッタを
有する電界放射陰極素子のエミッタ電子流放射を、同じ
シリコン基板上に形成した電界効果トランジスタ（以
下、これをＦＥＴという）によって制御するようにした
電界放射陰極装置に関する。
【０００２】
【従来の技術】シリコン基板上に設けられた円錐形エミ
ッタと、このシリコン基板上に配置され、円錐形エミッ
タを取り囲むように設けられた絶縁層と、この絶縁層の
表面に設けられたゲート層と、円錐形エミッタに対応し
て設けられたアノードとを有し、これらが真空容器内に
封入された構成の素子は、電界放射陰極素子として既に
知られているものである。
ッタと、このシリコン基板上に配置され、円錐形エミッ
タを取り囲むように設けられた絶縁層と、この絶縁層の
表面に設けられたゲート層と、円錐形エミッタに対応し
て設けられたアノードとを有し、これらが真空容器内に
封入された構成の素子は、電界放射陰極素子として既に
知られているものである。
【０００３】かかる既知の電界放射陰極素子は、通常、
共通のシリコン基板上に、多数が行及び列方向に並んだ
アレイ状に配置されているもので、これら多数の電界放
射陰極素子は、共通のシリコン基板とともに共通の真空
容器内に封入されている。この場合、それぞれの電界放
射陰極素子は、例えば、１立方ミクロン程度の大きさの
微少真空管（３極管）を構成してもので、これらの電界
放射陰極素子の多数が共通のシリコン基板上において真
空集積回路をなすように集積化され、全体として電界放
射陰極装置が構成されている。
共通のシリコン基板上に、多数が行及び列方向に並んだ
アレイ状に配置されているもので、これら多数の電界放
射陰極素子は、共通のシリコン基板とともに共通の真空
容器内に封入されている。この場合、それぞれの電界放
射陰極素子は、例えば、１立方ミクロン程度の大きさの
微少真空管（３極管）を構成してもので、これらの電界
放射陰極素子の多数が共通のシリコン基板上において真
空集積回路をなすように集積化され、全体として電界放
射陰極装置が構成されている。
【０００４】このような電界放射陰極装置は、比較的最
近に用いられるようになったもので、例えば、フラット
ディスプレイ装置の表示面や、集積回路（ＩＣ）の代替
物として、例えば、ミサイルの誘導部のように、高温度
に曝される部分に集積回路が用いられている場合、また
は、例えば、原子炉内のように、強い放射線に曝される
部分に集積回路が用いられている場合、前述の各集積回
路に代わりに、この電界放射陰極装置が用いられるもの
である。
近に用いられるようになったもので、例えば、フラット
ディスプレイ装置の表示面や、集積回路（ＩＣ）の代替
物として、例えば、ミサイルの誘導部のように、高温度
に曝される部分に集積回路が用いられている場合、また
は、例えば、原子炉内のように、強い放射線に曝される
部分に集積回路が用いられている場合、前述の各集積回
路に代わりに、この電界放射陰極装置が用いられるもの
である。
【０００５】ここで、図５は、前記既知の電界放射陰極
装置を構成する電界放射陰極素子の構成の一例を示すも
ので、（ａ）は電界放射陰極素子を形成しているシリコ
ン基板の一部の断面図、（ｂ）は電界放射陰極素子の電
気的等価回路を示す回路構成図である。
装置を構成する電界放射陰極素子の構成の一例を示すも
ので、（ａ）は電界放射陰極素子を形成しているシリコ
ン基板の一部の断面図、（ｂ）は電界放射陰極素子の電
気的等価回路を示す回路構成図である。
【０００６】図５（ａ）、（ｂ）において、３１はシリ
コン基板、３２は円錐形エミッタ（Ｅ）、３３は絶縁
層、３４はゲート層（Ｇ）、３５はアノード、３６はエ
ミッタ抵抗（抵抗値Ｒ）、３７はゲート制御電圧源（電
圧値Ｖｇ）、３８はアノード電圧源（電圧値Ｖａ）であ
る。
コン基板、３２は円錐形エミッタ（Ｅ）、３３は絶縁
層、３４はゲート層（Ｇ）、３５はアノード、３６はエ
ミッタ抵抗（抵抗値Ｒ）、３７はゲート制御電圧源（電
圧値Ｖｇ）、３８はアノード電圧源（電圧値Ｖａ）であ
る。
【０００７】図５（ａ）に示されるように、シリコン基
板３１上には、略円錐形状の複数のエミッタ３２が設け
られ、これらエミッタ３２の周囲にシリコン酸化物、例
えば、２酸化シリコン（ＳｉＯ2 ）等からなる絶縁層３
３が設けられる。この絶縁層３３上には、高融点金属導
電材料からなるゲート層３４が設けられる。この場合、
図５（ａ）に図示されていないが、例えば、エミッタ３
２に対面した位置にアノード３５が配置され、同じく、
図５（ａ）に図示されていないが、シリコン基板３１や
アノード３５等は共通の真空容器内に封入され、全体と
して真空集積回路型の電界放射陰極装置が構成される。
板３１上には、略円錐形状の複数のエミッタ３２が設け
られ、これらエミッタ３２の周囲にシリコン酸化物、例
えば、２酸化シリコン（ＳｉＯ2 ）等からなる絶縁層３
３が設けられる。この絶縁層３３上には、高融点金属導
電材料からなるゲート層３４が設けられる。この場合、
図５（ａ）に図示されていないが、例えば、エミッタ３
２に対面した位置にアノード３５が配置され、同じく、
図５（ａ）に図示されていないが、シリコン基板３１や
アノード３５等は共通の真空容器内に封入され、全体と
して真空集積回路型の電界放射陰極装置が構成される。
【０００８】また、図５（ｂ）に示されるように、各電
界放射陰極素子は、アノード（Ａ）３５、ゲート（Ｇ）
３４、エミッタ（Ｅ）３２を備えた３極管を構成してい
る。アノード（Ａ）３５はアノード電圧Ｖａを発生する
アノード電圧源３８に接続され、ゲート（Ｇ）３４はゲ
ート制御電圧Ｖｇを発生するゲート制御電圧源３７に接
続され、エミッタ（Ｅ）３２はエミッタ抵抗３６を介し
て接地接続される。
界放射陰極素子は、アノード（Ａ）３５、ゲート（Ｇ）
３４、エミッタ（Ｅ）３２を備えた３極管を構成してい
る。アノード（Ａ）３５はアノード電圧Ｖａを発生する
アノード電圧源３８に接続され、ゲート（Ｇ）３４はゲ
ート制御電圧Ｖｇを発生するゲート制御電圧源３７に接
続され、エミッタ（Ｅ）３２はエミッタ抵抗３６を介し
て接地接続される。
【０００９】前記構成において、それぞれの電界放射陰
極素子は、通常の加熱型陰極と異なり、アノード３５に
所定のアノード電圧Ｖａを印加し、ゲート３４にゲート
制御電圧Ｖｇを印加すれば、エミッタ３２を加熱するこ
となく、エミッタ３２からエミッタ電子流放射が行われ
る。このエミッタ電子流放射量は、ゲート３４に印加さ
れるゲート制御電圧Ｖｇによって制御され、アノード３
５に供給される。このとき、アノード３５には、エミッ
タ電子流放射量に対応したアノード電流（電流値Ｉａ）
が流れる。また、エミッタ抵抗３６は、安定化用、即
ち、それぞれの電界放射陰極素子のエミッタ３２から放
射されるエミッタ電子流放射量のバラツキを少なくする
もので、例えば、１ＭΩ程度の抵抗値の抵抗が用いられ
る。
極素子は、通常の加熱型陰極と異なり、アノード３５に
所定のアノード電圧Ｖａを印加し、ゲート３４にゲート
制御電圧Ｖｇを印加すれば、エミッタ３２を加熱するこ
となく、エミッタ３２からエミッタ電子流放射が行われ
る。このエミッタ電子流放射量は、ゲート３４に印加さ
れるゲート制御電圧Ｖｇによって制御され、アノード３
５に供給される。このとき、アノード３５には、エミッ
タ電子流放射量に対応したアノード電流（電流値Ｉａ）
が流れる。また、エミッタ抵抗３６は、安定化用、即
ち、それぞれの電界放射陰極素子のエミッタ３２から放
射されるエミッタ電子流放射量のバラツキを少なくする
もので、例えば、１ＭΩ程度の抵抗値の抵抗が用いられ
る。
【００１０】
【発明が解決しようとする課題】前記既知の電界放射陰
極装置は、これまでの集積回路に比べて、動作速度を著
しく高くできる、高温度や強放射線状態等の環境下でも
使用可能であるという利点を有している。
極装置は、これまでの集積回路に比べて、動作速度を著
しく高くできる、高温度や強放射線状態等の環境下でも
使用可能であるという利点を有している。
【００１１】しかしながら、電界放射陰極装置を構成し
ている電界放射陰極素子自体について見れば、エミッタ
電子流放射量が経時的に変動する、高いゲート制御電
圧、例えば、８０Ｖ程度の電圧Ｖｇを必要とし、スイッ
チング動作時に大振幅のスパイクノイズが発生する等の
問題があり、また、通常、多数の電界放射陰極素子によ
って構成されている電界放射陰極装置について見れば、
それぞれの電界放射陰極素子からのエミッタ電子流放射
量が不均一になっており、しかも、１つの電界放射陰極
素子が短絡故障を生じると、全体の電界放射陰極素子の
破壊につながる等の問題がある。
ている電界放射陰極素子自体について見れば、エミッタ
電子流放射量が経時的に変動する、高いゲート制御電
圧、例えば、８０Ｖ程度の電圧Ｖｇを必要とし、スイッ
チング動作時に大振幅のスパイクノイズが発生する等の
問題があり、また、通常、多数の電界放射陰極素子によ
って構成されている電界放射陰極装置について見れば、
それぞれの電界放射陰極素子からのエミッタ電子流放射
量が不均一になっており、しかも、１つの電界放射陰極
素子が短絡故障を生じると、全体の電界放射陰極素子の
破壊につながる等の問題がある。
【００１２】この場合、図５（ｂ）に示されるように、
それぞれの電界放射陰極素子のエミッタ３２にエミッタ
抵抗３６が接続されているが、このようなエミッタ抵抗
３６の接続によっても、前記問題点を一部軽減させるこ
とはできても、それらを除去することはできない。
それぞれの電界放射陰極素子のエミッタ３２にエミッタ
抵抗３６が接続されているが、このようなエミッタ抵抗
３６の接続によっても、前記問題点を一部軽減させるこ
とはできても、それらを除去することはできない。
【００１３】本発明は、これらの問題点を全面的に除去
するものであって、その主たる目的は、電界放射陰極素
子のエミッタ電子流放射量を電界効果トランジスタ（Ｆ
ＥＴ）の定電流特性を用いて一定化させる電界放射陰極
装置を提供することにある。
するものであって、その主たる目的は、電界放射陰極素
子のエミッタ電子流放射量を電界効果トランジスタ（Ｆ
ＥＴ）の定電流特性を用いて一定化させる電界放射陰極
装置を提供することにある。
【００１４】また、本発明の付加的な目的は、各電界放
射陰極素子のエミッタ電子流放射量における通常の放射
量からの偏差値を得、この偏差値で各電界放射陰極素子
のエミッタ電子流放射量を一定にする電界放射陰極装置
を提供することにある。
射陰極素子のエミッタ電子流放射量における通常の放射
量からの偏差値を得、この偏差値で各電界放射陰極素子
のエミッタ電子流放射量を一定にする電界放射陰極装置
を提供することにある。
【００１５】
【課題を解決するための手段】前記主たる目的及び付加
的な目的の達成のために、本発明は、シリコン基板上に
設けられた円錐形エミッタと、前記シリコン基板上に配
置され、前記円錐形エミッタを取り囲むように設けられ
た絶縁層と、前記絶縁層の表面に設けられたゲート層と
で構成された複数個の電界放射陰極素子と、前記各電界
放射陰極素子に対応して前記シリコン基板上に形成され
た複数個の電界効果トランジスタとからなり、前記シリ
コン基板内で前記各電界放射陰極素子のエミッタと対応
する電界効果トランジスタのドレインがそれぞれ接続さ
れ、これら電界放射陰極素子及び電界効果トランジスタ
がシリコン基板上で行及び列を形成するように構成配列
され、前記列方向に配列された複数の電界効果トランジ
スタのゲートは列毎に共通のゲートラインに、前記行方
向に配列された複数の電界効果トランジスタのソースは
行毎に共通のソースラインにそれぞれ接続され、各ゲー
トラインと各ソースライン間に供給される制御電圧によ
って各別の電界放射陰極素子のアドレッシングが行われ
る際に、それぞれの電界放射陰極素子のエミッタ電子流
放射量を測定し、得られたエミッタ電子流放射量と基準
値とを比較してそれぞれの電界放射陰極素子のエミッタ
電子流放射量の偏差値を求め、この偏差値をそれぞれの
電界放射陰極素子に対応させてメモリに記憶し、その
後、それぞれの電界放射陰極素子のアドレッシングが行
われる際に、前記メモリに記憶されている当該電界放射
陰極素子の偏差値を読み出し、読み出した偏差値を当該
電界放射陰極素子に帰還させることにより、全ての電界
放射陰極素子のエミッタ電子流放射量をアドレッシング
が行われる際にそれぞれに定めた所要のエミッタ電子流
放射量と略等しくする手段を備える。
的な目的の達成のために、本発明は、シリコン基板上に
設けられた円錐形エミッタと、前記シリコン基板上に配
置され、前記円錐形エミッタを取り囲むように設けられ
た絶縁層と、前記絶縁層の表面に設けられたゲート層と
で構成された複数個の電界放射陰極素子と、前記各電界
放射陰極素子に対応して前記シリコン基板上に形成され
た複数個の電界効果トランジスタとからなり、前記シリ
コン基板内で前記各電界放射陰極素子のエミッタと対応
する電界効果トランジスタのドレインがそれぞれ接続さ
れ、これら電界放射陰極素子及び電界効果トランジスタ
がシリコン基板上で行及び列を形成するように構成配列
され、前記列方向に配列された複数の電界効果トランジ
スタのゲートは列毎に共通のゲートラインに、前記行方
向に配列された複数の電界効果トランジスタのソースは
行毎に共通のソースラインにそれぞれ接続され、各ゲー
トラインと各ソースライン間に供給される制御電圧によ
って各別の電界放射陰極素子のアドレッシングが行われ
る際に、それぞれの電界放射陰極素子のエミッタ電子流
放射量を測定し、得られたエミッタ電子流放射量と基準
値とを比較してそれぞれの電界放射陰極素子のエミッタ
電子流放射量の偏差値を求め、この偏差値をそれぞれの
電界放射陰極素子に対応させてメモリに記憶し、その
後、それぞれの電界放射陰極素子のアドレッシングが行
われる際に、前記メモリに記憶されている当該電界放射
陰極素子の偏差値を読み出し、読み出した偏差値を当該
電界放射陰極素子に帰還させることにより、全ての電界
放射陰極素子のエミッタ電子流放射量をアドレッシング
が行われる際にそれぞれに定めた所要のエミッタ電子流
放射量と略等しくする手段を備える。
【００１６】
【００１７】
【００１８】
【００１９】
【作用】 前記 手段によれば、電界放射陰極素子のエミッ
タ電子流放射量が一定化されるので、エミッタ電子流放
射量の経時的変動が生じ難くなり、しかも、電界放射陰
極素子のエミッタ電子流放射量がきわめて小さいゲート
制御電圧、例えば、１乃至２Ｖ程度の電圧により一定に
なるように制御できるようになり、勿論、スイッチング
動作時にスパイクノイズが発生することもない。
タ電子流放射量が一定化されるので、エミッタ電子流放
射量の経時的変動が生じ難くなり、しかも、電界放射陰
極素子のエミッタ電子流放射量がきわめて小さいゲート
制御電圧、例えば、１乃至２Ｖ程度の電圧により一定に
なるように制御できるようになり、勿論、スイッチング
動作時にスパイクノイズが発生することもない。
【００２０】
【００２１】また、前記手段によれば、それぞれの電界
放射陰極素子のアドレッシング時に、各ゲートラインと
各ソースライン間に供給される制御電圧を選択すること
によって、所要の電界放射陰極素子のエミッタ電子流放
射量を各別に制御することが可能になる。
放射陰極素子のアドレッシング時に、各ゲートラインと
各ソースライン間に供給される制御電圧を選択すること
によって、所要の電界放射陰極素子のエミッタ電子流放
射量を各別に制御することが可能になる。
【００２２】
【００２３】さらに、前記手段によれば、それぞれの電
界放射陰極素子のアドレッシング時に、既にメモリに記
憶されている当該電界放射陰極素子におけるエミッタ電
子流放射量の基準値からの偏差値を読み出し、読み出し
た偏差値を当該電界放射陰極素子に帰還させ、電界放射
陰極素子のエミッタ電子流放射量を制御することによっ
て、全ての電界放射陰極素子のエミッタ電子流放射量を
アドレッシング時にそれぞれ定めた所要のエミッタ電子
流放射量と略等しくすることができる。
界放射陰極素子のアドレッシング時に、既にメモリに記
憶されている当該電界放射陰極素子におけるエミッタ電
子流放射量の基準値からの偏差値を読み出し、読み出し
た偏差値を当該電界放射陰極素子に帰還させ、電界放射
陰極素子のエミッタ電子流放射量を制御することによっ
て、全ての電界放射陰極素子のエミッタ電子流放射量を
アドレッシング時にそれぞれ定めた所要のエミッタ電子
流放射量と略等しくすることができる。
【００２４】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【００２５】図１は、本発明に係わる電界放射陰極装置
の第１の実施例を示す構成図であって、（ａ）は１つの
電界放射陰極素子及びＦＥＴが構成されているシリコン
基板の一部の断面図、（ｂ）は電界放射陰極素子を含む
部分の電気的等価回路を示す回路構成図である。
の第１の実施例を示す構成図であって、（ａ）は１つの
電界放射陰極素子及びＦＥＴが構成されているシリコン
基板の一部の断面図、（ｂ）は電界放射陰極素子を含む
部分の電気的等価回路を示す回路構成図である。
【００２６】図１（ａ）、（ｂ）において、１はｐ型シ
リコン基板、２はＦＥＴ１０のソースとなる第１のｎ型
層、３は電界放射陰極素子の円錐形エミッタ、４は絶縁
層、４’は電界放射陰極素子のゲート絶縁層、５は電界
放射陰極素子のゲート層、６はＦＥＴ１０のドレインと
なる第２のｎ型層、７はＦＥＴ１０のソース電極、８は
ＦＥＴ１０のゲート電極、９は電界放射陰極素子のアノ
ード、１０は電界効果トランジスタ（ＦＥＴ）、１１は
ソース抵抗、１２はゲート電圧源（電圧値Ｖｇ）、１３
はアノード電圧源（電圧値Ｖａ）、１４はゲート・ソー
ス間制御電圧源（電圧値Ｖｇｓ）である。
リコン基板、２はＦＥＴ１０のソースとなる第１のｎ型
層、３は電界放射陰極素子の円錐形エミッタ、４は絶縁
層、４’は電界放射陰極素子のゲート絶縁層、５は電界
放射陰極素子のゲート層、６はＦＥＴ１０のドレインと
なる第２のｎ型層、７はＦＥＴ１０のソース電極、８は
ＦＥＴ１０のゲート電極、９は電界放射陰極素子のアノ
ード、１０は電界効果トランジスタ（ＦＥＴ）、１１は
ソース抵抗、１２はゲート電圧源（電圧値Ｖｇ）、１３
はアノード電圧源（電圧値Ｖａ）、１４はゲート・ソー
ス間制御電圧源（電圧値Ｖｇｓ）である。
【００２７】そして、図１（ａ）に示されるように、ｐ
型シリコン基板１の一方の主表面には複数、図示の例で
は第１及び第２のｎ型層２、６が形成され、第２のｎ型
層６の表面には円錐形エミッタ３が設けられる。第１及
び第２のｎ型層２、６の表面や露出したｐ型シリコン基
板１の表面には、シリコン酸化物、例えば、２酸化シリ
コン（ＳｉＯ2 ）等からなる絶縁層４及びゲート絶縁層
４’が設けられる。ここで、ゲート絶縁層４’は、第１
のｎ型層２及び第２のｎ型層６の各一部の表面上、それ
に第１のｎ型層２と第２のｎ型層６との間の露出したｐ
型シリコン基板１の表面上にそれぞれ設けられており、
絶縁層４は、第１のｎ型層２及び第２のｎ型層６の各一
部の表面上と、それに連なる露出したｐ型シリコン基板
１の表面上にそれぞれ設けられる。第１のｎ型層２上に
は、絶縁層４とゲート絶縁層４’との間に第１のｎ型層
２の表面に達する開口が設けられ、第２のｎ型層６上に
は、絶縁層４とゲート絶縁層４’との間に円錐形エミッ
タ３が立設されている。このゲート絶縁層４’は、第１
のｎ型層２と第２のｎ型層６との間の露出したｐ型シリ
コン基板１の表面上の部分が他の部分より肉薄になるよ
うに構成され、ゲート絶縁層４’の肉薄部分上にはゲー
ト電極８が設けられる。また、絶縁層４の端部から第１
のｎ型層２の表面に達する開口を経てゲート絶縁層４’
の肉厚部分に達するようにソース電極７が設けられ、円
錐形エミッタ３が立設されている周囲のゲート絶縁層
４’の肉厚部分及び絶縁層４の端部にはゲート層５が設
けられる。
型シリコン基板１の一方の主表面には複数、図示の例で
は第１及び第２のｎ型層２、６が形成され、第２のｎ型
層６の表面には円錐形エミッタ３が設けられる。第１及
び第２のｎ型層２、６の表面や露出したｐ型シリコン基
板１の表面には、シリコン酸化物、例えば、２酸化シリ
コン（ＳｉＯ2 ）等からなる絶縁層４及びゲート絶縁層
４’が設けられる。ここで、ゲート絶縁層４’は、第１
のｎ型層２及び第２のｎ型層６の各一部の表面上、それ
に第１のｎ型層２と第２のｎ型層６との間の露出したｐ
型シリコン基板１の表面上にそれぞれ設けられており、
絶縁層４は、第１のｎ型層２及び第２のｎ型層６の各一
部の表面上と、それに連なる露出したｐ型シリコン基板
１の表面上にそれぞれ設けられる。第１のｎ型層２上に
は、絶縁層４とゲート絶縁層４’との間に第１のｎ型層
２の表面に達する開口が設けられ、第２のｎ型層６上に
は、絶縁層４とゲート絶縁層４’との間に円錐形エミッ
タ３が立設されている。このゲート絶縁層４’は、第１
のｎ型層２と第２のｎ型層６との間の露出したｐ型シリ
コン基板１の表面上の部分が他の部分より肉薄になるよ
うに構成され、ゲート絶縁層４’の肉薄部分上にはゲー
ト電極８が設けられる。また、絶縁層４の端部から第１
のｎ型層２の表面に達する開口を経てゲート絶縁層４’
の肉厚部分に達するようにソース電極７が設けられ、円
錐形エミッタ３が立設されている周囲のゲート絶縁層
４’の肉厚部分及び絶縁層４の端部にはゲート層５が設
けられる。
【００２８】この場合、円錐形エミッタ３、エミッタ３
の周囲を取り囲む絶縁層４、絶縁層４の第１の開口上側
にあるゲート層５からなる構成部分は、１つの電界放射
陰極素子を構成しており、電界放射陰極素子の構成部分
以外のｐ型シリコン基板１、第１及び第２のｎ型層２、
６、ゲート絶縁層４’、ソース電極７、ゲート電極８に
関連する構成部分は、１つのＦＥＴ１０を構成してい
る。なお、図１（ａ）に図示されていないが、例えば、
エミッタ３に対面した位置にアノード９が配置され、同
じく、図１（ａ）に図示されていないが、ｐ型シリコン
基板１やアノード９等は共通の真空容器内に封入され、
全体として真空集積回路型の電界放射陰極装置が構成さ
れる。
の周囲を取り囲む絶縁層４、絶縁層４の第１の開口上側
にあるゲート層５からなる構成部分は、１つの電界放射
陰極素子を構成しており、電界放射陰極素子の構成部分
以外のｐ型シリコン基板１、第１及び第２のｎ型層２、
６、ゲート絶縁層４’、ソース電極７、ゲート電極８に
関連する構成部分は、１つのＦＥＴ１０を構成してい
る。なお、図１（ａ）に図示されていないが、例えば、
エミッタ３に対面した位置にアノード９が配置され、同
じく、図１（ａ）に図示されていないが、ｐ型シリコン
基板１やアノード９等は共通の真空容器内に封入され、
全体として真空集積回路型の電界放射陰極装置が構成さ
れる。
【００２９】また、図１（ｂ）に示されるように、電界
放射陰極素子は、アノード（Ａ）９、ゲート（Ｇ）５、
エミッタ（Ｅ）３を備えた３極管を構成し、エミッタ
（Ｅ）３と接地間にＦＥＴ１０のドレイン・ソース経路
と、ソース抵抗１１が直列接続される。この３極管にお
いて、アノード（Ａ）９はアノード電圧Ｖａを発生する
アノード電圧源１３接続され、ゲート（Ｇ）５は固定の
ゲート電圧Ｖｇを発生するゲート電圧源１２に接続され
る。ＦＥＴ１０において、ゲート８は可変のゲート・ソ
ース間制御電圧Ｖｇｓを発生するゲート・ソース間制御
電圧源１４に接続される。
放射陰極素子は、アノード（Ａ）９、ゲート（Ｇ）５、
エミッタ（Ｅ）３を備えた３極管を構成し、エミッタ
（Ｅ）３と接地間にＦＥＴ１０のドレイン・ソース経路
と、ソース抵抗１１が直列接続される。この３極管にお
いて、アノード（Ａ）９はアノード電圧Ｖａを発生する
アノード電圧源１３接続され、ゲート（Ｇ）５は固定の
ゲート電圧Ｖｇを発生するゲート電圧源１２に接続され
る。ＦＥＴ１０において、ゲート８は可変のゲート・ソ
ース間制御電圧Ｖｇｓを発生するゲート・ソース間制御
電圧源１４に接続される。
【００３０】前記構成による電界放射陰極装置は、次の
ように動作する。
ように動作する。
【００３１】この電界放射陰極装置に用いられる電界放
射陰極素子は、前述の既知の電界放射陰極装置に用いら
れる電界放射陰極素子と同様に、アノード９に所定のア
ノード電圧Ｖａを、ゲート５に固定のゲート電圧Ｖｇを
それぞれ印加し、ＦＥＴ１０のゲート８に所要の値のゲ
ート・ソース間制御電圧Ｖｇｓを印加すれば、エミッタ
３を加熱することなく、エミッタ３からエミッタ電子流
放射が行われる。この場合、電界放射陰極素子のエミッ
タ電子流放射量は、ゲート５に印加される固定のゲート
電圧Ｖｇによって制御されるものはなく、電界放射陰極
素子のエミッタ３に接続されるＦＥＴ１０のゲート８に
印加の可変のゲート・ソース間制御電圧Ｖｇｓによって
制御される。即ち、ＦＥＴ１０は、そのゲート８に印加
されるゲート・ソース間制御電圧Ｖｇｓを適宜選択した
場合、定電流領域で動作するようになる、いわゆる、定
電流特性を示すものであって、電界放射陰極素子のエミ
ッタ３に定電流特性を示すＦＥＴ１０を接続した場合
に、電界放射陰極素子のエミッタ電子流放射量は、ＦＥ
Ｔ１０の定電流特性によって決まるものである。エミッ
タ３から放射された電子流はアノード９に供給され、ア
ノード９にはエミッタ電子流放射量に対応したアノード
電流（電流値Ｉａ）が流れる。
射陰極素子は、前述の既知の電界放射陰極装置に用いら
れる電界放射陰極素子と同様に、アノード９に所定のア
ノード電圧Ｖａを、ゲート５に固定のゲート電圧Ｖｇを
それぞれ印加し、ＦＥＴ１０のゲート８に所要の値のゲ
ート・ソース間制御電圧Ｖｇｓを印加すれば、エミッタ
３を加熱することなく、エミッタ３からエミッタ電子流
放射が行われる。この場合、電界放射陰極素子のエミッ
タ電子流放射量は、ゲート５に印加される固定のゲート
電圧Ｖｇによって制御されるものはなく、電界放射陰極
素子のエミッタ３に接続されるＦＥＴ１０のゲート８に
印加の可変のゲート・ソース間制御電圧Ｖｇｓによって
制御される。即ち、ＦＥＴ１０は、そのゲート８に印加
されるゲート・ソース間制御電圧Ｖｇｓを適宜選択した
場合、定電流領域で動作するようになる、いわゆる、定
電流特性を示すものであって、電界放射陰極素子のエミ
ッタ３に定電流特性を示すＦＥＴ１０を接続した場合
に、電界放射陰極素子のエミッタ電子流放射量は、ＦＥ
Ｔ１０の定電流特性によって決まるものである。エミッ
タ３から放射された電子流はアノード９に供給され、ア
ノード９にはエミッタ電子流放射量に対応したアノード
電流（電流値Ｉａ）が流れる。
【００３２】ここで、図２は、本実施例の電界放射陰極
素子においてＦＥＴ１０のゲート・ソース間制御電圧Ｖ
ｇｓを変化させた場合のエミッタ電子流放射量、即ち、
アノード電流Ｉａの変化状態を示す特性図であり、図３
は、本実施例の電界放射陰極素子のエミッタ電子流放射
量における時間的変動の一例を示す特性図で、図５
（ｂ）に図示の既知の電界放射陰極素子のエミッタ電子
流放射量における時間的変動の一例と対比させたもので
ある。
素子においてＦＥＴ１０のゲート・ソース間制御電圧Ｖ
ｇｓを変化させた場合のエミッタ電子流放射量、即ち、
アノード電流Ｉａの変化状態を示す特性図であり、図３
は、本実施例の電界放射陰極素子のエミッタ電子流放射
量における時間的変動の一例を示す特性図で、図５
（ｂ）に図示の既知の電界放射陰極素子のエミッタ電子
流放射量における時間的変動の一例と対比させたもので
ある。
【００３３】図２において、縦軸はエミッタ電子流放射
量（アノード電流）Ｉａ、横軸はＦＥＴ１０のゲート・
ソース間制御電圧Ｖｇｓであって、ゲート５にゲート電
圧Ｖｇとして８０Ｖが印加された場合の特性を示すもの
である。
量（アノード電流）Ｉａ、横軸はＦＥＴ１０のゲート・
ソース間制御電圧Ｖｇｓであって、ゲート５にゲート電
圧Ｖｇとして８０Ｖが印加された場合の特性を示すもの
である。
【００３４】また、図３において、縦軸はエミッタ電子
流放射量（アノード電流）Ｉａ、横軸は時間（ｍｉｎ）
であって、上側の特性は本実施例の電界放射陰極素子
のエミッタ電子流放射量、下側の特性は既知の電界放
射陰極素子のエミッタ電子流放射量を示すものである。
流放射量（アノード電流）Ｉａ、横軸は時間（ｍｉｎ）
であって、上側の特性は本実施例の電界放射陰極素子
のエミッタ電子流放射量、下側の特性は既知の電界放
射陰極素子のエミッタ電子流放射量を示すものである。
【００３５】図２に図示されるように、ＦＥＴ１０のゲ
ート・ソース間制御電圧Ｖｇｓが約１．６Ｖ以下のとき
には、エミッタ電子流放射量Ｉａが殆んど流れない状態
にあるが、ゲート・ソース間制御電圧Ｖｇｓが約１．６
Ｖを超えたときには、エミッタ電子流放射量Ｉａがゲー
ト・ソース間制御電圧Ｖｇｓの増大に伴って急激に増大
するようになり、このゲート・ソース間制御電圧Ｖｇｓ
を選択することによって、電界放射陰極素子のエミッタ
電子流放射量を制御することが可能になる。
ート・ソース間制御電圧Ｖｇｓが約１．６Ｖ以下のとき
には、エミッタ電子流放射量Ｉａが殆んど流れない状態
にあるが、ゲート・ソース間制御電圧Ｖｇｓが約１．６
Ｖを超えたときには、エミッタ電子流放射量Ｉａがゲー
ト・ソース間制御電圧Ｖｇｓの増大に伴って急激に増大
するようになり、このゲート・ソース間制御電圧Ｖｇｓ
を選択することによって、電界放射陰極素子のエミッタ
電子流放射量を制御することが可能になる。
【００３６】そして、前述のように、ゲート・ソース間
制御電圧Ｖｇｓを適宜選択し、ＦＥＴ１０を定電流領域
で動作させるようにすれば、図３の特性に示されるよ
うに、時間の経過にも係わらず、電界放射陰極素子のエ
ミッタ電子流放射量は、ＦＥＴ１０の定電流特性で決ま
る一定化された量になる。ちなみに、ＦＥＴ１０を接続
する代わりに、エミッタ抵抗３６を接続している既知の
電界放射陰極素子においては、図３の特性に示される
ように、経時変化の影響が各所に表われ、電界放射陰極
素子のエミッタ電子流放射量は、常時、微細な変動をし
ているものである。
制御電圧Ｖｇｓを適宜選択し、ＦＥＴ１０を定電流領域
で動作させるようにすれば、図３の特性に示されるよ
うに、時間の経過にも係わらず、電界放射陰極素子のエ
ミッタ電子流放射量は、ＦＥＴ１０の定電流特性で決ま
る一定化された量になる。ちなみに、ＦＥＴ１０を接続
する代わりに、エミッタ抵抗３６を接続している既知の
電界放射陰極素子においては、図３の特性に示される
ように、経時変化の影響が各所に表われ、電界放射陰極
素子のエミッタ電子流放射量は、常時、微細な変動をし
ているものである。
【００３７】このように、本実施例によれば、電界放射
陰極素子のエミッタ電子流放射量が一定化されるので、
エミッタ電子流放射量は経時変化の影響を受けることが
なくなり、常時、一定のエミッタ電子流放射量を有する
電界放射陰極素子を得ることができる。
陰極素子のエミッタ電子流放射量が一定化されるので、
エミッタ電子流放射量は経時変化の影響を受けることが
なくなり、常時、一定のエミッタ電子流放射量を有する
電界放射陰極素子を得ることができる。
【００３８】また、本実施例によれば、電界放射陰極素
子のエミッタ電子流放射量を制御する場合に、ＦＥＴ１
０のゲート・ソース間制御電圧Ｖｇｓによって制御して
いるので、きわめて小さい制御電圧、例えば、１乃至２
Ｖ程度の制御電圧を用意すれば足り、しかも、電界放射
陰極素子のスイッチング動作時にスパイクノイズが発生
することがない。
子のエミッタ電子流放射量を制御する場合に、ＦＥＴ１
０のゲート・ソース間制御電圧Ｖｇｓによって制御して
いるので、きわめて小さい制御電圧、例えば、１乃至２
Ｖ程度の制御電圧を用意すれば足り、しかも、電界放射
陰極素子のスイッチング動作時にスパイクノイズが発生
することがない。
【００３９】次いで、図４は、本発明に係わる電界放射
陰極装置の第２の実施例を示す概要構成図であって、図
１（ａ）、（ｂ）に図示の構成を有する多数の電界放射
陰極素子及びＦＥＴ１０を、ｐ型シリコン基板１上にお
いて行及び列を形成するように構成配列させたものであ
る。
陰極装置の第２の実施例を示す概要構成図であって、図
１（ａ）、（ｂ）に図示の構成を有する多数の電界放射
陰極素子及びＦＥＴ１０を、ｐ型シリコン基板１上にお
いて行及び列を形成するように構成配列させたものであ
る。
【００４０】図４において、１０−１１、… …、１０
−１３、… …、１０−３３はＦＥＴ構成部、１５−１
１、… …、１５−１３、… …、１５−３３は電界放
射陰極素子構成部、１６−１、… …、１６−３はソー
スライン、１７−１、… …、１７−３はゲートライン
である。
−１３、… …、１０−３３はＦＥＴ構成部、１５−１
１、… …、１５−１３、… …、１５−３３は電界放
射陰極素子構成部、１６−１、… …、１６−３はソー
スライン、１７−１、… …、１７−３はゲートライン
である。
【００４１】そして、ｐ型シリコン基板１上で、電界放
射陰極素子を構成している多数の電界放射陰極素子構成
部１５−１１、… …、１５−１３、… …、１５−３
３と、ＦＥＴ１０を構成している多数のＦＥＴ構成部１
０−１１、… …、１０−１３、… …、１０−３３と
は、対応して行及び列を形成するように構成配列されて
いる。これら電界放射陰極素子構成部１５−１１、…
…、１５−１３、……、１５−３３及びＦＥＴ構成部１
０−１１、… …、１０−１３、… …、１０−３３に
おける各行方向の配列に平行してそれぞれソースライン
１６−１、……、１６−３が隣接配置され、これら電界
放射陰極素子構成部１５−１１、……、１５−１３、…
…、１５−３３及びＦＥＴ構成部１０−１１、…
…、１０−１３、… …、１０−３３における各列方向
の配列に平行してそれぞれゲートライン１７、… …、
１７−３が隣接配置される。各ＦＥＴ構成部１０−１
１、… …、１０−１３、… …、１０−３３におい
て、第１行のＦＥＴ構成部１０−１１、… …、１０−
１３にある各ＦＥＴ１０のソース７は隣接配置された第
１行のソースライン１６−１に接続され、第２行のＦＥ
Ｔ構成部１０−２１、… …、１０−２３にある各ＦＥ
Ｔ１０のソース７は隣接配置された第２行のソースライ
ン１６−２に接続され、第３行のＦＥＴ構成部１０−３
１、… …、１０−３３にある各ＦＥＴ１０のソース７
は隣接配置された第３行のソースライン１６−３に接続
される。一方、第１列のＦＥＴ構成部１０−１１、…
…、１０−３１にある各ＦＥＴ１０のゲート８は隣接配
置された第１列のゲートライン１７−１に接続され、第
２列のＦＥＴ構成部１０−１２、… …、１０−３２に
ある各ＦＥＴ１０のゲート８は隣接配置された第２行の
ゲートライン１７−２に接続され、第３行のＦＥＴ構成
部１０−１３、… …、１０−３３にある各ＦＥＴ１０
のゲート８は隣接配置された第３列のゲートライン１７
−３に接続される。なお、図４に図示されていないが、
各電界放射陰極素子構成部１５−１１、……、１５−１
３、… …、１５−３３の電界放射陰極素子のエミッタ
３に対応した位置にそれぞれアノード９が配置され、ま
た、共通のｐ型シリコン基板１とこれらアノード９等は
共通の真空容器内に封入され、全体として真空集積回路
型の電界放射陰極装置が構成される。
射陰極素子を構成している多数の電界放射陰極素子構成
部１５−１１、… …、１５−１３、… …、１５−３
３と、ＦＥＴ１０を構成している多数のＦＥＴ構成部１
０−１１、… …、１０−１３、… …、１０−３３と
は、対応して行及び列を形成するように構成配列されて
いる。これら電界放射陰極素子構成部１５−１１、…
…、１５−１３、……、１５−３３及びＦＥＴ構成部１
０−１１、… …、１０−１３、… …、１０−３３に
おける各行方向の配列に平行してそれぞれソースライン
１６−１、……、１６−３が隣接配置され、これら電界
放射陰極素子構成部１５−１１、……、１５−１３、…
…、１５−３３及びＦＥＴ構成部１０−１１、…
…、１０−１３、… …、１０−３３における各列方向
の配列に平行してそれぞれゲートライン１７、… …、
１７−３が隣接配置される。各ＦＥＴ構成部１０−１
１、… …、１０−１３、… …、１０−３３におい
て、第１行のＦＥＴ構成部１０−１１、… …、１０−
１３にある各ＦＥＴ１０のソース７は隣接配置された第
１行のソースライン１６−１に接続され、第２行のＦＥ
Ｔ構成部１０−２１、… …、１０−２３にある各ＦＥ
Ｔ１０のソース７は隣接配置された第２行のソースライ
ン１６−２に接続され、第３行のＦＥＴ構成部１０−３
１、… …、１０−３３にある各ＦＥＴ１０のソース７
は隣接配置された第３行のソースライン１６−３に接続
される。一方、第１列のＦＥＴ構成部１０−１１、…
…、１０−３１にある各ＦＥＴ１０のゲート８は隣接配
置された第１列のゲートライン１７−１に接続され、第
２列のＦＥＴ構成部１０−１２、… …、１０−３２に
ある各ＦＥＴ１０のゲート８は隣接配置された第２行の
ゲートライン１７−２に接続され、第３行のＦＥＴ構成
部１０−１３、… …、１０−３３にある各ＦＥＴ１０
のゲート８は隣接配置された第３列のゲートライン１７
−３に接続される。なお、図４に図示されていないが、
各電界放射陰極素子構成部１５−１１、……、１５−１
３、… …、１５−３３の電界放射陰極素子のエミッタ
３に対応した位置にそれぞれアノード９が配置され、ま
た、共通のｐ型シリコン基板１とこれらアノード９等は
共通の真空容器内に封入され、全体として真空集積回路
型の電界放射陰極装置が構成される。
【００４２】この場合、各行のソースライン１６−１、
… …、１６−３に順次ソース選択信号が、また、各列
のゲートライン１７−１、… …、１７−３に順次ゲー
ト選択信号がそれぞれ供給され、これらソースライン１
６−１、… …、１６−３及びゲートライン１７−１、
… …、１７−３の各交点に配置されている電界放射陰
極素子構成部１５−１１、… …、１５−１３、…
…、１５−３３及びＦＥＴ構成部１０−１１、… …、
１０−１３、… …、１０−３３は、対応するソースラ
イン１６−１、… …、１６−３及びゲートライン１７
−１、… …、１７−３の双方に同時にソース選択信号
及びゲート選択信号が供給されたときにアドッレシング
され、能動状態になるものである。例えば、電界放射陰
極素子構成部１５−１１及びＦＥＴ構成部１０−１１
は、ソースライン１６−１にソース選択信号が、ゲート
ライン１７−１にゲート選択信号が同一のタイミングで
供給されたときだけアドッレシングされ、一方、電界放
射陰極素子構成部１５−３３及びＦＥＴ構成部１０−３
３は、ソースライン１６−３にソース選択信号が、ゲー
トライン１７−３にゲート選択信号が同一のタイミング
で供給されたときだけアドッレシングされるものであ
る。
… …、１６−３に順次ソース選択信号が、また、各列
のゲートライン１７−１、… …、１７−３に順次ゲー
ト選択信号がそれぞれ供給され、これらソースライン１
６−１、… …、１６−３及びゲートライン１７−１、
… …、１７−３の各交点に配置されている電界放射陰
極素子構成部１５−１１、… …、１５−１３、…
…、１５−３３及びＦＥＴ構成部１０−１１、… …、
１０−１３、… …、１０−３３は、対応するソースラ
イン１６−１、… …、１６−３及びゲートライン１７
−１、… …、１７−３の双方に同時にソース選択信号
及びゲート選択信号が供給されたときにアドッレシング
され、能動状態になるものである。例えば、電界放射陰
極素子構成部１５−１１及びＦＥＴ構成部１０−１１
は、ソースライン１６−１にソース選択信号が、ゲート
ライン１７−１にゲート選択信号が同一のタイミングで
供給されたときだけアドッレシングされ、一方、電界放
射陰極素子構成部１５−３３及びＦＥＴ構成部１０−３
３は、ソースライン１６−３にソース選択信号が、ゲー
トライン１７−３にゲート選択信号が同一のタイミング
で供給されたときだけアドッレシングされるものであ
る。
【００４３】前記構成による電界放射陰極装置は、次の
ように動作する。
ように動作する。
【００４４】各電界放射陰極素子構成部１５−１１、…
…、１５−１３、… …、１５−３３及びＦＥＴ構成
部１０−１１、… …、１０−１３、… …、１０−３
３においては、各電界放射陰極素子のエミッタ３に対応
するＦＥＴ１０のドレイン・ソース経路が接続された構
成を有しているので、これらＦＥＴ１０に印加されるゲ
ート・ソース間制御電圧Ｖｇｓを適宜選択することによ
り、各ＦＥＴ１０を定電流特性を示す状態で動作させる
ことが可能になり、各電界放射陰極素子のエミッタ電子
流放射量を、そのＦＥＴ１０の定電流特性で決めること
ができる。
…、１５−１３、… …、１５−３３及びＦＥＴ構成
部１０−１１、… …、１０−１３、… …、１０−３
３においては、各電界放射陰極素子のエミッタ３に対応
するＦＥＴ１０のドレイン・ソース経路が接続された構
成を有しているので、これらＦＥＴ１０に印加されるゲ
ート・ソース間制御電圧Ｖｇｓを適宜選択することによ
り、各ＦＥＴ１０を定電流特性を示す状態で動作させる
ことが可能になり、各電界放射陰極素子のエミッタ電子
流放射量を、そのＦＥＴ１０の定電流特性で決めること
ができる。
【００４５】この場合、本実施例において、それぞれの
電界放射陰極素子のエミッタ電子流放射が行われるの
は、この電界放射陰極素子を備える電界放射陰極素子構
成部及びＦＥＴ構成部がアドッレシングされたとき、例
えば、この電界放射陰極素子が電界放射陰極素子構成部
１５−１１を備えられるものであるとすれば、電界放射
陰極素子構成部１５−１１とそれに対応するＦＥＴ構成
部１０−１１がアドッレシングされたとき、即ち、ソー
スライン１６−１にソース選択信号、ゲートライン１７
−１もゲート選択信号が同一タイミングで供給されたと
きである。そして、このソース選択信号及びゲート選択
信号は、ＦＥＴ構成部１０−１１にあるＦＥＴ１０のソ
ース７及びゲート８に供給され、それによって、このＦ
ＥＴ１０が定電流特性を呈するように駆動され、このＦ
ＥＴ１０に接続された電界放射陰極素子のエミッタ３か
らエミッタ電子流が放射されるものである。また、かか
る動作は、電界放射陰極素子構成部１５−１１とＦＥＴ
構成部１０−１１の組み合わせがアドッレシングされた
ときだけでなく、他の電界放射陰極素子構成部及びＦＥ
Ｔ構成部の組み合わせがアドッレシングされたときも全
く同様の動作が行われる。そして、それぞれの電界放射
陰極素子構成部及びＦＥＴ構成部の組み合わせをアドッ
レシングする際に、同一タイミングで供給されるソース
選択信号とゲート選択信号のレベルを各別に適宜選択す
るようにすれば、それぞれの電界放射陰極素子構成部及
びＦＥＴ構成部の組み合わせ毎に、電界放射陰極素子の
エミッタ電子流放射量を制御することが可能になる。
電界放射陰極素子のエミッタ電子流放射が行われるの
は、この電界放射陰極素子を備える電界放射陰極素子構
成部及びＦＥＴ構成部がアドッレシングされたとき、例
えば、この電界放射陰極素子が電界放射陰極素子構成部
１５−１１を備えられるものであるとすれば、電界放射
陰極素子構成部１５−１１とそれに対応するＦＥＴ構成
部１０−１１がアドッレシングされたとき、即ち、ソー
スライン１６−１にソース選択信号、ゲートライン１７
−１もゲート選択信号が同一タイミングで供給されたと
きである。そして、このソース選択信号及びゲート選択
信号は、ＦＥＴ構成部１０−１１にあるＦＥＴ１０のソ
ース７及びゲート８に供給され、それによって、このＦ
ＥＴ１０が定電流特性を呈するように駆動され、このＦ
ＥＴ１０に接続された電界放射陰極素子のエミッタ３か
らエミッタ電子流が放射されるものである。また、かか
る動作は、電界放射陰極素子構成部１５−１１とＦＥＴ
構成部１０−１１の組み合わせがアドッレシングされた
ときだけでなく、他の電界放射陰極素子構成部及びＦＥ
Ｔ構成部の組み合わせがアドッレシングされたときも全
く同様の動作が行われる。そして、それぞれの電界放射
陰極素子構成部及びＦＥＴ構成部の組み合わせをアドッ
レシングする際に、同一タイミングで供給されるソース
選択信号とゲート選択信号のレベルを各別に適宜選択す
るようにすれば、それぞれの電界放射陰極素子構成部及
びＦＥＴ構成部の組み合わせ毎に、電界放射陰極素子の
エミッタ電子流放射量を制御することが可能になる。
【００４６】このように、本実施例によれば、各電界放
射陰極素子のエミッタにそれぞれ定電流特性を有するＦ
ＥＴが接続されるので、前記第１の実施例で期待できる
効果が同様に期待できる他に、それぞれの電界放射陰極
素子のアドレッシング時に、ソース選択信号とゲート選
択信号の各電圧レベルを選択することにより、所要の電
界放射陰極素子のエミッタ電子流放射量を各別に制御す
ることが可能になる。
射陰極素子のエミッタにそれぞれ定電流特性を有するＦ
ＥＴが接続されるので、前記第１の実施例で期待できる
効果が同様に期待できる他に、それぞれの電界放射陰極
素子のアドレッシング時に、ソース選択信号とゲート選
択信号の各電圧レベルを選択することにより、所要の電
界放射陰極素子のエミッタ電子流放射量を各別に制御す
ることが可能になる。
【００４７】また、この第２の実施例の電界放射陰極装
置は、図４に図示されていないが、検出部と演算制御部
とメモリとを新たに付加し、以下に述べるような機能を
達成させるように構成変更することができる。
置は、図４に図示されていないが、検出部と演算制御部
とメモリとを新たに付加し、以下に述べるような機能を
達成させるように構成変更することができる。
【００４８】即ち、当初に所定のエミッタ電子流放射量
の基準値を作成し、それぞれの電界放射陰極素子が一定
のゲート・ソース間制御電圧Ｖｇｓでアドレッシングさ
れた際等において、検出部がそれぞれの電界放射陰極素
子のエミッタ電子流放射量をアノード電流値Ｉａの形で
読取り、演算制御部がこの読み取ったエミッタ電子流放
射量（アノード電流値Ｉａ）と先に作成したエミッタ電
子流放射量の基準値とを比較してその偏差値を求め、こ
れらの偏差値をメモリに記憶させる。その後、それぞれ
の電界放射陰極素子がアドレッシングされる際に、演算
制御部がアドレッシングされる電界放射陰極素子に対応
した偏差値をメモリから読み出し、この読み出した偏差
値を含んだ電圧、例えば、ゲート電圧Ｖｇを発生させ、
このゲート電圧Ｖｇを当該電界放射陰極素子のゲート５
に帰還させるようにすれば、当該電界放射陰極素子のエ
ミッタ電子流放射量が他の電界放射陰極素子のエミッタ
電子流放射量と略同一になり、それにより、全ての電界
放射陰極素子のエミッタ電子流放射量を略一定化させる
ことができる。
の基準値を作成し、それぞれの電界放射陰極素子が一定
のゲート・ソース間制御電圧Ｖｇｓでアドレッシングさ
れた際等において、検出部がそれぞれの電界放射陰極素
子のエミッタ電子流放射量をアノード電流値Ｉａの形で
読取り、演算制御部がこの読み取ったエミッタ電子流放
射量（アノード電流値Ｉａ）と先に作成したエミッタ電
子流放射量の基準値とを比較してその偏差値を求め、こ
れらの偏差値をメモリに記憶させる。その後、それぞれ
の電界放射陰極素子がアドレッシングされる際に、演算
制御部がアドレッシングされる電界放射陰極素子に対応
した偏差値をメモリから読み出し、この読み出した偏差
値を含んだ電圧、例えば、ゲート電圧Ｖｇを発生させ、
このゲート電圧Ｖｇを当該電界放射陰極素子のゲート５
に帰還させるようにすれば、当該電界放射陰極素子のエ
ミッタ電子流放射量が他の電界放射陰極素子のエミッタ
電子流放射量と略同一になり、それにより、全ての電界
放射陰極素子のエミッタ電子流放射量を略一定化させる
ことができる。
【００４９】これにより、以後、それぞれの電界放射陰
極素子がそれぞれ所定のエミッタ電子流放射量となるよ
うにアドレッシングされる際には、所定のエミッタ電子
流放射量の基準値に対応したゲート・ソース間制御電圧
Ｖｇｓを選択することにより、エミッタ電子流放射量を
それぞれ所定の値に各別に制御することが可能になる。
極素子がそれぞれ所定のエミッタ電子流放射量となるよ
うにアドレッシングされる際には、所定のエミッタ電子
流放射量の基準値に対応したゲート・ソース間制御電圧
Ｖｇｓを選択することにより、エミッタ電子流放射量を
それぞれ所定の値に各別に制御することが可能になる。
【００５０】
【００５１】
【発明の効果】 以上説明したように、本 発明によれば、
電界放射陰極素子のエミッタ３に定電流特性を有するＦ
ＥＴ１０が接続された形になり、電界放射陰極素子のエ
ミッタ電子流放射量はＦＥＴ１０の定電流特性で決まる
一定の量になるので、エミッタ電子流放射量の経時的変
動が生じ難くなるという効果があり、しかも、電界放射
陰極素子のエミッタ電子流放射量がきわめて小さいゲー
ト制御電圧、例えば、１乃至２Ｖ程度の電圧により一定
になるように制御できるために、スイッチング動作時に
スパイクノイズが発生しないという効果がある。
電界放射陰極素子のエミッタ３に定電流特性を有するＦ
ＥＴ１０が接続された形になり、電界放射陰極素子のエ
ミッタ電子流放射量はＦＥＴ１０の定電流特性で決まる
一定の量になるので、エミッタ電子流放射量の経時的変
動が生じ難くなるという効果があり、しかも、電界放射
陰極素子のエミッタ電子流放射量がきわめて小さいゲー
ト制御電圧、例えば、１乃至２Ｖ程度の電圧により一定
になるように制御できるために、スイッチング動作時に
スパイクノイズが発生しないという効果がある。
【００５２】
【００５３】また、本発明によれば、複数の電界放射陰
極素子のエミッタ３にそれぞれ定電流特性を有するＦＥ
Ｔ１０が接続された形になり、複数の電界放射陰極素子
のエミッタ電子流放射量は対応するＦＥＴ１０の定電流
特性で決まる一定の量になって、前記効果と同等の効果
が得られる他に、電界放射陰極素子のアドレッシングを
行う際に、各ソースライン１６−１乃至１６−３と各ゲ
ートライン１７−１乃至１７−３間に供給されるソース
選択信号とゲート選択信号を選択することにより、所要
の電界放射陰極素子のエミッタ電子流放射量を各別に制
御できるという効果がある。
極素子のエミッタ３にそれぞれ定電流特性を有するＦＥ
Ｔ１０が接続された形になり、複数の電界放射陰極素子
のエミッタ電子流放射量は対応するＦＥＴ１０の定電流
特性で決まる一定の量になって、前記効果と同等の効果
が得られる他に、電界放射陰極素子のアドレッシングを
行う際に、各ソースライン１６−１乃至１６−３と各ゲ
ートライン１７−１乃至１７−３間に供給されるソース
選択信号とゲート選択信号を選択することにより、所要
の電界放射陰極素子のエミッタ電子流放射量を各別に制
御できるという効果がある。
【００５４】
【００５５】さらに、本発明によれば、読み出した偏差
値の帰還により電界放射陰極素子のエミッタ電子流放射
量を制御することにより、全ての電界放射陰極素子のエ
ミッタ電子流放射量をアドレッシング時にそれぞれに定
めた所定のエミッタ電子流放射量と略等しくさせること
ができるという効果がある。
値の帰還により電界放射陰極素子のエミッタ電子流放射
量を制御することにより、全ての電界放射陰極素子のエ
ミッタ電子流放射量をアドレッシング時にそれぞれに定
めた所定のエミッタ電子流放射量と略等しくさせること
ができるという効果がある。
【図１】本発明に係わる電界放射陰極装置の第１の実施
例を示す構成図である。
例を示す構成図である。
【図２】図１に図示の電界放射陰極素子におけるＦＥＴ
のゲート・ソース間制御電圧とエミッタ電子流放射量と
の関係を示す特性図である。
のゲート・ソース間制御電圧とエミッタ電子流放射量と
の関係を示す特性図である。
【図３】図１に図示の電界放射陰極素子におけるエミッ
タ電子流放射量の時間的変動の一例を示す特性図であ
る。
タ電子流放射量の時間的変動の一例を示す特性図であ
る。
【図４】本発明に係わる電界放射陰極装置の第２の実施
例を示す概要構成図である。
例を示す概要構成図である。
【図５】既知の電界放射陰極装置を構成する電界放射陰
極素子の一例を示す構成図である。
極素子の一例を示す構成図である。
１ ｐ型シリコン基板 ２ 第１のｎ型層（ＦＥＴのソース） ３ 円錐形エミッタ ４ 絶縁層 ４’ ゲート絶縁層 ５ ゲート層 ６ 第２のｎ型層（ＦＥＴのドレイン） ７ ソース（電極） ８ ゲート（電極） ９ アノード １０ 電界効果トランジスタ（ＦＥＴ） １０−１１、… …、１０−３３ ＦＥＴ構成部 １１ ソース抵抗 １２ ゲート電圧源 １３ アノード電圧源 １４ ゲート・ソース間制御電圧源 １５−１１、… …、１５−３３ 電界放射陰極素子構
成部 １６−１、… …、１６−３ ソースライン １７−１、… …、１７−３ ゲートライン
成部 １６−１、… …、１６−３ ソースライン １７−１、… …、１７−３ ゲートライン
フロントページの続き (56)参考文献 特開 平３−295138（ＪＰ，Ａ) 特開 平６−176686（ＪＰ，Ａ) 特開 平６−44927（ＪＰ，Ａ) 特表 平４−506435（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 1/304
Claims (2)
- 【請求項１】 シリコン基板上に設けられた円錐形エミ
ッタと、前記シリコン基板上に配置され、前記円錐形エ
ミッタを取り囲むように設けられた絶縁層と、前記絶縁
層の表面に設けられたゲート層とで構成された複数個の
電界放射陰極素子と、前記各電界放射陰極素子に対応し
て前記シリコン基板上に形成された複数個の電界効果ト
ランジスタとからなり、前記シリコン基板内で前記各電
界放射陰極素子のエミッタと対応する電界効果トランジ
スタのドレインがそれぞれ接続され、これら電界放射陰
極素子及び電界効果トランジスタがシリコン基板上で行
及び列を形成するように構成配列され、前記列方向に配
列された複数の電界効果トランジスタのゲートは列毎に
共通のゲートラインに、前記行方向に配列された複数の
電界効果トランジスタのソースは行毎に共通のソースラ
インにそれぞれ接続され、各ゲートラインと各ソースラ
イン間に供給される制御電圧によって各別の電界放射陰
極素子のアドレッシングが行われる際に、それぞれの電
界放射陰極素子のエミッタ電子流放射量を測定し、得ら
れたエミッタ電子流放射量と基準値とを比較してそれぞ
れの電界放射陰極素子のエミッタ電子流放射量の偏差値
を求め、この偏差値をそれぞれの電界放射陰極素子に対
応させてメモリに記憶し、その後、それぞれの電界放射
陰極素子のアドレッシングが行われる際に、前記メモリ
に記憶されている当該電界放射陰極素子の偏差値を読み
出し、読み出した偏差値を当該電界放射陰極素子に帰還
させることにより、全ての電界放射陰極素子のエミッタ
電子流放射量をアドレッシングが行われる際にそれぞれ
に定めた所要のエミッタ電子流放射量と略等しくするこ
とを特徴とする電子放射陰極装置。 - 【請求項２】 前記複数個の電界放射陰極素子に対応し
てそれぞれエミッタ電子流放射を受領するアノードを設
けるとともに、前記複数個の電界放射陰極素子及びアノ
ードを真空雰囲気内に配置したことを特徴とする請求項
１に記載の電子放射陰極装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22194294A JP3195170B2 (ja) | 1994-09-16 | 1994-09-16 | 電界放射陰極装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22194294A JP3195170B2 (ja) | 1994-09-16 | 1994-09-16 | 電界放射陰極装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0887957A JPH0887957A (ja) | 1996-04-02 |
| JP3195170B2 true JP3195170B2 (ja) | 2001-08-06 |
Family
ID=16774576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22194294A Expired - Fee Related JP3195170B2 (ja) | 1994-09-16 | 1994-09-16 | 電界放射陰極装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3195170B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3135823B2 (ja) * | 1995-08-25 | 2001-02-19 | 株式会社神戸製鋼所 | 冷電子放出素子及びその製造方法 |
| JP2985942B2 (ja) * | 1996-05-28 | 1999-12-06 | 日本電気株式会社 | 電界放出型冷陰極装置 |
| JP3026484B2 (ja) * | 1996-08-23 | 2000-03-27 | 日本電気株式会社 | 電界放出型冷陰極 |
| JP2907150B2 (ja) * | 1996-09-27 | 1999-06-21 | 日本電気株式会社 | 冷陰極電子銃およびこれを用いた電子ビーム装置 |
| JP4529011B2 (ja) * | 1997-10-01 | 2010-08-25 | 凸版印刷株式会社 | 冷電子放出素子及びその製造方法 |
| JPH11167858A (ja) * | 1997-10-01 | 1999-06-22 | Toppan Printing Co Ltd | 冷電子放出素子及びその製造方法 |
| EP1071109A4 (en) | 1998-03-23 | 2003-07-09 | Matsushita Electric Ind Co Ltd | FIELD EMISSION CATHODE |
| JP4714953B2 (ja) * | 1999-01-13 | 2011-07-06 | ソニー株式会社 | 平面型表示装置 |
-
1994
- 1994-09-16 JP JP22194294A patent/JP3195170B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0887957A (ja) | 1996-04-02 |
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