JP3026484B2

JP3026484B2 - 電界放出型冷陰極

Info

Publication number: JP3026484B2
Application number: JP22219996A
Authority: JP
Inventors: 久武村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-08-23
Filing date: 1996-08-23
Publication date: 2000-03-27
Anticipated expiration: 2016-08-23
Also published as: US6084341A; FR2752643A1; KR19980018892A; JPH1064407A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、エミッタに接続さ
れた電流制限素子を有する電界放出型冷陰極及びこれを
電子銃として用いる表示装置に関するものである。

【０００２】

【従来の技術】電界放出型冷陰極は、コーン形状の先鋭
なエミッタとサブミクロンオーダの開口を有しエミッタ
に近接して形成されるゲート電極により、エミッタ先端
に高電界を集中し、真空中でエミッタ先端から電子を放
出させる素子である。ところで、このエミッタ・ゲート
電極間は、非常に近接しているために、動作時のガスな
どの影響により放電が起こり、エミッタに大電流が流れ
ることにより、エミッタ材料が溶融し、エミッタ・ゲー
ト電極間に短絡する故障が生じる可能性がある。そのた
めの対策として、エミッタに抵抗層を直列に形成し、放
電時の電流を制御することにより、エミッタの溶融破壊
を防止できる素子が開発されていた。しかしながら、こ
の方法では放電時以外の通常動作時においても、抵抗層
の電位ドロップにより動作電圧が上昇する問題があっ
た。そこで、エミッタに流れる電流を制御するために、
エミッタに飽和電流特性を有する能動素子を形成する方
法が、提案されてきている。従来この種の電界放出型冷
陰極は、図１２又は図１３に示す構造であり、例えば特
開平７−１３０２８１号公報に開示されている。まず図
１２に示す第１の従来例について説明する。図１２は、
第１の従来例の断面図であり、先鋭な円錐形状のＭｏよ
りなるエミッタ７ａ、それを取り囲むＷよりなるゲート
電極４ｂ、酸化膜よりなる絶縁膜３、エミッタ７ａに接
続するｎ型シリコン１７、それを囲むｐ型シリコン１
６、ｐ型シリコン１６に接続するＷよりなるｐ型引出電
極４ｃとが、カソード電極となる基板電極８に接続され
たｎ型シリコン基板１１上に形成されている。この従来
例では、ｎ型シリコン１７及びｐ型シリコン１６及びｎ
型シリコン基板１１は、接合型電界効果トランジスタを
形成し、ｐ型シリコン１６の電圧を変化させることによ
り、ｎ型シリコン１７に流れる電流を制御することがで
きる。また、耐圧を確保するためにエミッタ７ａとｎ型
シリコン基板１１の間のｎ型シリコン１７の濃度と深さ
をシリコンの破壊電界強度以上となるように設定してい
る。

【０００３】次に第２の従来の実施例について説明す
る。図１３は、第２の従来例の断面図であり、先鋭な円
錐形状のＭｏよりなるエミッタ７ａ、それを取り囲むＷ
よりなるゲート電極４ｂ、カソード電極４ａ、酸化膜よ
りなる絶縁膜３、ｎ⁺型シリコン１８、ｎ型シリコン１
７、絶縁ゲート型電界効果トランジスタ（Ｉｎｓｕｌａ
ｔｅｄＧａｔｅＦｉｅｌｄ−ＥｆｆｅｃｔＴｒａ
ｎｓｉｓｔｏｒ、以下ＩＧＦＥＴと略す）ゲート１９と
が、ｐ型シリコン基板１上に形成されている。この例で
はｎ型シリコン１７、ｎ⁺型シリコン１８、ｐ型シリコ
ン基板１、ソース電極に対応するカソード電極４ａ、Ｉ
ＧＦＥＴゲート１９は、ＩＧＦＥＴを形成し、ＩＧＦＥ
Ｔゲート１９の電圧を変化させることにより電流値を制
御することが可能となる。また、このＩＧＦＥＴの耐圧
を電子放出時のゲート電極４ｂとエミッタ７ａ（カソー
ド電極４ａ）間の電圧以上とするために、ｎ型シリコン
１７をピンチオフ抵抗として使用し、エミッタ７ａに接
続するｎ⁺型シリコン１８の電圧上昇を抑え耐圧を確保
している。

【０００４】

【発明が解決しようとする課題】従来の能動素子により
電流値を制御する方法では、電流値を制御するために素
子が増大し、素子を使用した装置の周辺回路が多くな
り、装置構成が煩雑になるという第１の欠点があった。
つまり電流値を制御するための電極及びそれに接続され
る電源が、通常の電界放出型冷陰極で必要とされるカソ
ード電極、ゲート電極（及び放出された電子を受けるア
ノード電極）とそれらに接続される独立した電源以外に
必要であった。第１の従来例ではｐ型シリコン１６の電
圧を制御するｐ型引出電極４ｃが必要であり、第２の従
来例ではＩＧＦＥＴゲート１９が必要であった。特に第
２の従来例では、ＩＧＦＥＴゲート１９を形成するため
に素子にＩＧＦＥＴゲート１９下の薄膜のゲート酸化膜
が必要であり、さらにゲート電極４ｂ、カソード電極４
ａとは別層のＩＧＦＥＴゲート１９を形成することが必
要であるために、素子構造が複雑となっていた。

【０００５】次に第２の欠点は、第１の従来例のように
エミッタ７ａからカソード電極に対応する基板電極８に
電流が深さ方向に流れる際に、ｐ型シリコン１６で電流
制御されるｎ型シリコン１７の深さを耐圧確保のため
に、１０μｍ以上均一な幅で形成する必要があるが、工
程上難しいという問題があった。つまり拡散法でｎ型シ
リコンを形成すると、深くなるにつれて広がるために、
均一な幅を形成することが困難であり、イオン注入など
の方法でも、横方向の広がりが深さ方向で異なるため、
複数回注入することが必要であり、また注入のマスクが
厚くなるため、工程が長く複雑になっていた。

【０００６】第３の欠点は、第２の従来例のように耐圧
確保のためにｎ型シリコン１７をピンチ抵抗として使用
する際に、ゲート電極４ｂにかかる電圧により抵抗値
（電流値）が変化しやすくなり、動作が不安定となるこ
とである。これは、ｎ型シリコン１７上にエミッタ７ａ
よりも正の高電圧のゲート電極４ｂがあるために、ｎ型
電子の蓄積層がｎ型シリコン１７の絶縁膜３側に形成さ
れ、ｎ型シリコン１７のピンチ抵抗が低下し、制御され
る電流値がゲート電圧により変化するために生じやすく
なる。

【０００７】第４の欠点は、従来例の能動素子を使用し
た素子の耐圧は、電界放出の際にかかるエミッタ７ａと
ゲート電極４ｂ間の電圧以上と設定されているが、１個
のエミッタ当たりに流れる電流に制限がないために、放
電時の破壊が防止できないことである。その理由は、発
明者の研究によれば、エミッタ・ゲート電極間の放電時
に生じる電流が、例えばシリコン基板上に形成されたＭ
ｏよりなるエミッタでは１個のエミッタ当たり１０ｍＡ
以上流れると、エミッタが溶融しゲート電極との短絡が
生じることである。従って従来例では、一部の素子が破
壊しても、他の素子は破壊することなく正常動作させる
ことは可能でも、短絡破壊の発生自体を防止することは
困難であった。

【０００８】本発明の目的は、上記の欠点をなくし、能
動素子形成のための電極又は電源の増加を抑え、放電時
に生じる電流を制限できる高耐圧の制御機構を簡略な工
程構造で形成することにより、放電による短絡破壊のな
い電界放出型冷陰極を提供することである。

【０００９】

【課題を解決するための手段】本発明の電界放出型冷陰
極は、先鋭な先端形状を有するエミッタ（図１の７ａ）
と前記エミッタを囲む開口を有するように形成されたゲ
ート電極（図１の４ｂ）を有し、エミッタがカソード電
極（図１の４ａ）に接続された電界放出型冷陰極におい
て、前記エミッタと前記カソード電極との間に前記エミ
ッタと前記カソード電極間にかかる電圧によりカソード
・エミッタ間の抵抗値を制御し前記エミッタに流れる電
流値を飽和させるピンチオフ抵抗を有し、前記ピンチオ
フ抵抗は、前記エミッタと前記カソード電極に接続され
たｎ型のシリコン膜自体に形成され、前記ｎ型のシリコ
ン膜は少なくとも前記エミッタの反対側の面でｐ型のシ
リコン膜と接し前記ｐ型のシリコン膜は前記ｎ型のシリ
コン膜に接続された電極を介して前記カソード電極と電
気的に接続されている。

【００１０】また、本発明の電界放出型冷陰極は、ｎ型
のシリコン膜（図４（ｅ）の２、ｎ型拡散層）の前記ゲ
ート電極（図４（ｅ）の４ｂ）側の面で、かつ前記エミ
ッタと前記カソード電極の間に、前記ｐ型のシリコン膜
（図４（ｅ）の１、ｐ型シリコン基板）と電気的に接続
されているｐ型のシリコン層（図４（ｅ）の９、ｐ型拡
散層）が形成されてピンチオフ抵抗を有する。

【００１１】また、本発明の電界放出型冷陰極は、ゲー
ト電極（図４（ｅ）の４ｂ）とカソード電極（図４
（ｅ）の４ａ）に印加される電圧以上の耐圧を有し、飽
和電流値はエミッタ材料の溶融電流、例えばＭｏでは１
０ｍＡ以下であるピンチオフ抵抗を有する。

【００１２】また、本発明の電界放出型冷陰極は、ｎ型
のシリコン膜（図９の１３、ｎ型エピ層）が、カソード
電極（図９の８、基板電極）に下面で接続されたｎ型の
シリコン基板（図９の１１）上、及び、ｎ型のシリコン
基板上に形成されたｐ型のシリコン膜（図９の１２、ｐ
型埋込層）上に形成されている。

【００１３】また、本発明の電界放出型冷陰極は、ｐ型
のシリコン膜（図９の１２、ｐ型埋込層）とｐ型のシリ
コン層（図９の９、ｐ型拡散層）とｎ型のシリコン膜
（図９の１３、ｎ型エピ層）が基板上面で金属電極によ
り接続されている。

【００１４】また、本発明の電界放出型冷陰極を表示装
置の電子銃として適用する。

【００１５】

【作用】本発明によれば、エミッタに接続するｎ型拡散
層がエミッタから横方向に延びエミッタから電子を放出
する際に流れる電流を供給するカソード電極と接続さ
れ、エミッタに接続したｎ型拡散層の少なくともエミッ
タに接続した面の反対面がｐ型層に接する構造となり、
ｐ型層をカソード電極と電気的に接続させることによ
り、ｎ型拡散層はエミッタ・ゲート電極間の放電時にエ
ミッタの電位が上昇するためエミッタ近傍で電位が上昇
し、接するｐ型層の電位との間に電圧差が生じる結果、
エミッタ近傍でｐ型層から空乏層が延びピンチオフする
ピンチオフ抵抗として働きカソード電極から供給される
電流量を抑制する。これによりエミッタ材料が溶融する
電流量以下にエミッタを流れる電流を制限することが可
能となる。この電流制限はｎ型拡散層からなるピンチオ
フ抵抗が横型に形成されているために簡易に可能であ
る。また、能動素子を素子中に挿入することなく形成さ
れているために、電極又は外部電源を必要以上に追加す
ることはなく、素子の微細化、装置の簡略化が可能であ
る。

【００１６】またｎ型拡散層のエミッタ側のゲート電極
下の絶縁膜に接する面にｐ型層を形成することにより、
ゲート電極の電圧の変動によるピンチ抵抗の特性の変化
を小さくすることが可能となる。

【００１７】また、ｎ型拡散層を流れる電流をエミッタ
の短絡破壊電流以下の値、例えばＭｏでは１０ｍＡ以下
となるようにピンチオフ抵抗特性を設定することによ
り、エミッタの溶融によるエミッタとゲート電極の短絡
による素子破壊を防止することが可能となり、素子破壊
のない信頼性の高い素子が形成できる。

【００１８】また、ピンチオフ抵抗による飽和電流特性
を有する電界放出型冷陰極を表示素子、例えばフラット
パネルディスプレイ又はディスプレイ用陰極管に適用す
ることにより、寿命の長い装置を提供することが可能と
なる。

【００１９】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００２０】図１は、本発明の一実施の形態の断面図で
ある。図１を参照すると、先鋭な先端を有するエミッタ
７ａ、それを取り囲むように形成されたゲート電極４
ｂ、絶縁膜３、エミッタ７ａに接続されたｎ型拡散層
２、ｎ型拡散層２に接続されたカソード電極４ａが、基
板電極８に接続されたｐ型シリコン基板１上に形成され
ている。このように電子の放出するエミッタ７ａとカソ
ード電極４ａとはｎ型拡散層２を介して接続され、エミ
ッタ７ａを流れる電流量はｎ型拡散層２の抵抗特性によ
って決まっている。ここでｐ型シリコン基板１をカソー
ド電極４ａとほぼ同電圧に設定することにより、ｎ型拡
散層２は、エミッタ７ａに高電圧がかかると、ｐ型シリ
コン基板１との接合面から空乏層が広がり、完全にエミ
ッタ７ａ近傍で空乏化するピンチオフ抵抗として働くよ
うになる。この結果、通常動作時には、エミッタ・カソ
ード電極間には大きな電圧がかかっていないから空乏層
の広がりは小さく、低電流域で動作するため電流は制限
されない。しかし、放電時には、見かけ上エミッタ７ａ
がゲート電極４ｂと同電圧になるのでエミッタ・カソー
ド電極（及びｐ型シリコン基板１）間に大きな電圧差が
生じるため、空乏層が広がり、エミッタ７ａ近傍でピン
チオフし、エミッタ７ａにはピンチ抵抗の飽和電流値以
上の電流は流れなくなる。ピンチ抵抗の飽和電流値をエ
ミッタ材料の溶融電流以下に設定することにより、放電
時の短絡破壊を設定することが可能となる。またｎ型拡
散層２よりなるピンチオフ抵抗には放電時に高電圧がか
かるため、その時ピンチオフ抵抗の両端にかかる電界強
度をシリコンの破壊電界強度以下となる長さに設定する
必要があるが、ｎ型拡散層２は横方向に形成されてお
り、そのエミッタ７ａとカソード電極４ａ間よりなるピ
ンチオフ抵抗長を容易に制御することができる。さら
に、カソード電極４ａと基板電極８は同電位としても、
所望の電流特性を得ることが可能であり、ｐ型シリコン
基板１の電圧設定のように電源を用意する必要はなく、
電界放出型冷陰極で必要とされるゲート電極、カソード
電極、アノード電極（図示無し）用の電源だけでよく、
装置の負荷を増やすことなく飽和電流特性機能を持つ素
子を提供できる。

【００２１】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００２２】図２（ａ）〜（ｅ）は、本発明の第１実施
例の工程順の断面図である。初めに、図２（ａ）に示す
ように、約１０¹⁵ｃｍ^-3の濃度のｐ型シリコン基板１の
表面に例えばリン原子を、酸化膜（図示無し）等をマス
クとしたイオン注入法と熱拡散により、約１０¹⁵ｃｍ^-3
の濃度のｎ型拡散層２として約５μｍの厚さに形成す
る。次に図２（ｂ）に示すように、熱酸化により形成さ
れた酸化膜などの約５００ｎｍ厚の絶縁膜３を形成した
後、絶縁膜３に選択的にｎ型拡散層２が露出するように
開口を形成し、Ｗ等の金属膜よりなる電極膜４をスパッ
タ法等の方法で約２００ｎｍ厚に堆積する。次に図２
（ｃ）に示すように、電極膜４をレジスト等のマスクを
用いて選択的にエッチングしてカソード電極４ａとゲー
ト電極４ｂとを形成し、レジスト５を堆積しフォトリソ
グラフィ法でゲート電極４ｂ上に円形の開口を形成し、
さらにレジスト５をマスクとしてゲート電極４ｂおよび
絶縁膜３をリアクティブイオンエッチング（ＲＩＥ）法
によりエッチングする。次に、図２（ｄ）に示すよう
に、アルミニウムよりなる犠牲層６を垂直方向から所定
の角度だけ傾けたななめ方向から電子ビーム蒸着法によ
り約１００ｎｍ厚に堆積する。この工程では犠牲層６は
斜め上方向から堆積されるために、エミッタ形成領域と
なる露出したｎ型拡散層２上には成膜せず、絶縁層３の
側壁、カソード電極４ａおよびゲート電極４ｂの側壁及
び上面に成膜される。次に、例えばＭｏなどのエミッタ
材料層７を垂直方向から電子ビーム蒸着法により堆積す
る。この工程で犠牲層６及びｎ型拡散層２上にエミッタ
材料層７は成長し、ｎ型拡散層２上の形状はコーン形状
となり、エミッタ７ａが形成される。次に図２（ｅ）に
示すように、リン酸等の溶液中で犠牲層６をエッチング
除去する。これにより犠牲層６上のエミッタ材料層７は
リフトオフされ、エミッタ７ａが露出する。最後にＴｉ
とＡｕ等の金属膜をスパッタ法で裏面のｐ型シリコン基
板１上に堆積し、基板電極８を形成する。図３に第１実
施例の平面図を示す。ｎ型拡散層２上に形成された複数
のエミッタ７ａ上に開口を有するゲート電極４ｂが形成
され、ゲート電極４ｂを囲みカソードコンタクト部２ａ
でｎ型拡散層２に接続されたカソード電極４ａが形成さ
れる構成となっている。図中Ａ−Ｂ間の断面図が図２
（ｅ）である。カソード電極４ａと基板電極８を外部回
路で短絡させることにより、ｎ型拡散層２はピンチオフ
抵抗としてエミッタ７ａとカソード電極４ａの間で働
く。これによりエミッタ７ａを流れる最大電流値はこの
ピンチオフ抵抗の飽和電流値に決まり、これを放電破壊
電流、例えば１０ｍＡ以下に設定することにより、放電
時のエミッタ７ａの溶融による素子の短絡破壊を防止で
きる。またエミッタ７ａとカソード電極４ａの間の距離
は約１０μｍ以上とすることにより、１００Ｖ以上の耐
圧が得られる。

【００２３】次に本発明の第２実施例について説明す
る。図４（ａ）〜（ｅ）は、本発明の第２実施例の工程
順の断面図である。初めに、図４（ａ）に示すように、
約１０¹⁵ｃｍ^-3の濃度のｐ型シリコン基板１の表面に例
えばリン原子を、酸化膜（図示無し）等をマスクとした
イオン注入法と熱拡散により、約１０¹⁵ｃｍ^-3の濃度の
ｎ型拡散層２として約５μｍの厚さに形成し、さらにｎ
型拡散層２中の所望の領域にイオン注入法によりボロン
原子を約２×１０¹⁵ｃｍ^-3の濃度に選択的にフォトリソ
グラフィ法を利用して添加し、ｐ型拡散層９を約１μｍ
厚に形成する。次に図４（ｂ）に示すように、熱酸化に
より形成された酸化膜などの約５００ｎｍ厚の絶縁膜３
を形成した後、絶縁膜３に選択的にｎ型拡散層２及びｐ
型拡散層９が露出するように開口を形成し、Ｗ等の金属
膜よりなる電極膜４をスパッタ法等の方法で約２００ｎ
ｍ厚に堆積する。次に図４（ｃ）に示すように、電極膜
４をレジスト等のマスクを用いて選択的にエッチングし
てカソード電極４ａとｐ型引出電極４ｃとゲート電極４
ｂとを形成し、レジスト５を堆積しフォトリソグラフィ
法でゲート電極４ｂ上に円形の開口を形成し、さらにレ
ジスト５をマスクとしてゲート電極４ｂおよび絶縁膜３
をリアクティブイオンエッチング（ＲＩＥ）法によりエ
ッチングする。次に、図４（ｄ）に示すように、アルミ
ニウムよりなる犠牲層６を垂直方向から所定の角度だけ
傾けたななめ方向から電子ビーム蒸着法により約１００
ｎｍ厚に堆積する。次に、例えばＭｏなどのエミッタ材
料層７を垂直方向から電子ビーム蒸着法により堆積す
る。この工程で犠牲層６及びｎ型拡散層２上にエミッタ
材料層７は成長し、ｎ型拡散層２上の形状はコーン形状
となり、エミッタ７ａが形成される。次に図４（ｅ）に
示すように、リン酸等の溶液中で犠牲層６をエッチング
除去する。これにより犠牲層６上のエミッタ材料層７は
リフトオフされ、エミッタ７ａが露出する。最後にＴｉ
とＡｕ等の金属膜をスパッタ法で裏面のｐ型シリコン基
板１上に堆積し基板電極８を形成する。この後、ｐ型引
出電極４ｃ、基板電極８とカソード電極４ａを外部回路
で短絡させることにより、ｎ型拡散層２はピンチオフ抵
抗としてエミッタ７ａとカソード電極４ａの間で働く。
図５に第２実施例の平面図を示す。図中Ａ−Ｂ間の断面
図が図４（ｅ）である。本実施例ではｐ型引出電極４ｃ
とカソード電極４ａは分離され外部回路で接続している
が、素子上の電極配線を接続しても差支えない。第２実
施例ではｎ型拡散層２の上面のゲート電極４ｂ側にもｐ
型拡散層９を形成しているため、絶縁膜３とｎ型拡散層
２が接する界面にゲート電極４ｂからの電界で蓄積層が
形成されることはなく、安定なピンチオフ抵抗特性が得
られる利点がある。またｎ型拡散層２をｐ型シリコン基
板１とｐ型拡散層９で挟む構造となっているため、本発
明の第１実施例と比較してさらにピンチオフ特性は向上
する。なお、ｐ型拡散層９は、ｐ型拡散層コンタクト部
９ａでｐ型引出電極４ｃに接続される。

【００２４】次に本発明の第３実施例について説明す
る。図６（ａ）〜（ｅ）は、本発明の第３実施例の工程
順の断面図である。初めに、図６（ａ）に示すように、
約１０¹⁵ｃｍ^-3から１０¹⁶ｃｍ^-3の濃度のｎ型シリコン
基板１１の表面に例えばボロン原子を、酸化膜（図示無
し）等をマスクとしたイオン注入法と熱拡散により、約
１０¹⁵ｃｍ^-3の濃度のｐ型埋込層１２として約５μｍの
厚さに形成し、さらにエピタキシャル成長法により約１
０¹⁵ｃｍ^-3の濃度のｎ型エピ層１３を約６μｍ厚に形成
する。次に図６（ｂ）に示すように、フォトリソグラフ
ィ技術を利用して選択的にボロンのイオン注入を行い、
さらに熱拡散を行うことによりｎ型エピ層１３中に表面
とｐ型埋込層１２を接続する約１０¹⁹ｃｍ^-3の濃度のｐ
型引出層１４を形成する。次に、熱酸化により形成され
た酸化膜などからなる約５００ｎｍ厚の絶縁膜３を形成
した後、絶縁膜３に選択的にｐ型引出層１４が露出する
ように開口を形成し、例えばＷ等の金属膜よりなる電極
膜４をスパッタ法等の方法で約２００ｎｍ厚に堆積す
る。次に図６（ｃ）に示すように、電極膜４をレジスト
等のマスクを用いて選択的にエッチングしてゲート電極
４ｂとｐ型埋込電極４ｄを形成した後、レジスト５を堆
積しフォトリソグラフィ法でゲート電極４ｂ上に円形の
開口を形成し、レジスト５をマスクとしてゲート電極４
ｂおよび絶縁膜３をリアクティブイオンエッチング（Ｒ
ＩＥ）法によりエッチングする。次に、図６（ｄ）に示
すように、アルミニウムよりなる犠牲層６を垂直方向か
ら所定の角度だけ傾けたななめ方向から電子ビーム蒸着
法により約１００ｎｍ厚に堆積する。次に、例えばＭｏ
などのエミッタ材料層７を垂直方向から電子ビーム蒸着
法により堆積する。この工程で犠牲層６及びｎ型エピ層
１３上にエミッタ材料層７は成長し、ｎ型エピ層１３上
の形状はコーン形状となり、エミッタ７ａが形成され
る。次に図６（ｅ）に示すように、リン酸等の溶液中で
犠牲層６をエッチング除去する。これにより犠牲層６上
のエミッタ材料層７はリフトオフされ、エミッタ７ａが
露出する。最後にＴｉとＡｕ等の金属膜をスパッタ法で
裏面のｎ型シリコン基板１１上に堆積し基板電極８を形
成する。この後、ｐ型埋込電極４ｄとカソード電極とな
る基板電極８とを外部回路で短絡させることにより、ｐ
型埋込層１２上のｎ型エピ層１３はピンチオフ抵抗とし
て働く。図７に第３実施例の平面図を示す。図中Ａ−Ｂ
間の断面図が図６（ｅ）である。本実施例ではカソード
電極を裏面からとる構造が可能となる。これにより、カ
ソード電極の取り出し配線を素子上面にとる必要がなく
なるため、その配線の電界の影響による放出された電子
の軌道の変化が生じることはない。なお、ｐ型引出層１
４は、埋込層コンタクト部４ｅでｐ型埋込電極４ｄに接
続される。

【００２５】本発明の第３実施例では、ｎ型エピ層１３
上面のゲート電極４ｂ側に本発明の第２実施例で示した
ｐ型拡散層を形成しない構造としたが、ｐ型拡散層をｎ
型エピ層上面に選択的に形成した構造に替えても差支え
ない。本発明の第４実施例の断面図を図８に示す。カソ
ード電極となる基板電極８に接続されたｎ型シリコン基
板１１上に約１０¹⁵ｃｍ^-3の濃度のｐ型埋込層１２が約
５μｍ厚に形成され、さらに全面に約６μｍ厚のｎ型エ
ピ層１３が形成され、ｐ型埋込層１２はｐ型引出層１４
を介して表面に形成されたｐ型埋込電極４ｄに接続され
ている。さらに、ｎ型エピ層１３の上表面に一部でｐ型
引出層１４に接続し約２×１０¹⁵ｃｍ^-3の濃度のｐ型拡
散層９が約１μｍ厚に選択的に形成され、表面に約５０
０ｎｍ厚の酸化膜よりなる絶縁膜３がエミッタ領域に開
口を設けて形成され、開口部に先鋭なコーン形状のＭｏ
よりなるエミッタ７ａが形成され、エミッタ７ａを囲む
ように絶縁膜３上にゲート電極４ｂが形成されている。
ここでカソード電極となる基板電極８とｐ型埋込電極４
ｄを短絡又はある定電圧差となるように設定することに
より、ｐ型拡散層９とｐ型埋込層１２に挟まれたｎ型エ
ピ層１３はピンチオフ抵抗として働く。この構造により
カソード電極を基板の裏面からとる構造においても、ゲ
ート電極下のｎ型エピ層表面に導電層が生じないように
することができる。

【００２６】次に本発明の第５実施例の断面図を図９に
示す。本実施例では第４実施例で示した構造のｐ型埋込
電極４ｄのｐ型引出層１４への接続に加えて、ｐ型埋込
電極４ｄがカソード電極である基板電極８にｎ型シリコ
ン基板１１とｎ型エピ層１３を介して接続されている。
これにより、ｐ型拡散層９とｐ型埋込層１２はカソード
電極とほぼ等電位に素子上で設定でき、ｐ型拡散層９と
ｐ型埋込層１２で挟まれたｎ型エピ層１３はピンチオフ
抵抗として働く。図１０に第５実施例の平面図を示す。
図中Ａ−Ｂ間の断面図が図９である。図１０のように埋
込層コンタクト部４ｅとエピ層コンタクト部４ｆはｐ型
埋込電極４ｄに接続されている。なお、ｐ型引出層１４
は、埋込層コンタクト部４ｅでｐ型埋込電極４ｄに接続
されている。また、ｎ型エピ層１３は、エピ層コンタク
ト部４ｆでｐ型埋込電極４ｄに接続されている。これに
よりカソード電極とｐ型拡散層９とｐ型埋込層１２は基
板の裏面から取り出せるため、基板上面から外部に取り
出す電極はゲート電極４ｂだけでよく、実装の簡略化が
可能となる。

【００２７】図１１に本発明の電界放出型冷陰極のピン
チオフ抵抗の飽和電流特性の一例を示す。図１１（ａ）
は、ｎ型エピ層１３の濃度が１０¹⁵ｃｍ^-3で、厚さが５
μｍの条件で、ピンチオフ抵抗の長さ、つまりｐ型拡散
層９の長さが２０μｍの場合のエミッタ７ａに電圧が印
加された場合の電流特性である。図のように数Ｖ以上の
電圧が印加されると、ピンチオフ効果により電流は一定
の約２．５ｍＡとなる。図１１（ｂ）にピンチオフ抵抗
の抵抗長であるｐ型拡散層９の長さと飽和電流値の関係
を示す。図のように飽和電流特性はｐ型拡散層９が長く
なるに従い低下しており、この長さにより容易に所望の
電流、例えばＭｏよりなるエミッタの短絡破壊電流の１
０ｍＡ以下の電流に制御できる。なお、この飽和電流値
はｎ型エピ層１３の濃度、厚さなどを変えることによっ
ても制御できる。

【００２８】以上説明した実施例はＭｏ等の金属膜をエ
ミッタに形成した例であるが、エミッタ材料は金属材料
に限ったものではなく、シリコンを先鋭化したエミッタ
を有する電界放出型冷陰極でも、シリコン上に金属材料
等を薄くコーティングしたエミッタを有する電界放出型
冷陰極でも、適用することが可能である。この場合、放
電時の短絡破壊電流はエミッタ材料の比抵抗値及びエミ
ッタ形状、さらには下地材料との反応性によっても変化
する。また、実施例中のｎ型拡散層又はｎ型エピ層によ
り構成されたピンチオフ抵抗は１個のエミッタ又は複数
のエミッタに１個形成し、エミッタの短絡破壊電流以下
の電流量で飽和電流になるように設定してあるが、ピン
チオフ抵抗は複数のエミッタに１個形成することに限っ
たものではなく、複数のエミッタを分割しそれぞれにピ
ンチオフ抵抗を形成した構成とすることも可能である。
つまりエミッタ下のｎ型拡散層又はｎ型エピ層を分割又
は絶縁分離、ｐｎ接合分離し、独立した複数のピンチオ
フ抵抗を有する素子が形成できる。これにより短絡破壊
電流以上、例えばＭｏエミッタが溶融する１０ｍＡ以上
の電流特性を要求される装置、例えば進行波管への適用
も可能である。具体的には、５０ｍＡカソード電流が必
要な素子は５分割以上のピンチオフ抵抗となるようにｎ
型拡散層又はｎ型エピ層に分割することにより、個々の
ピンチオフ抵抗をエミッタ材料が溶融する電流以下に抑
制することが可能である。

【００２９】さらには、この飽和電流特性を有する電界
放出型冷陰極を電子銃として、表示素子に適用した場
合、通常真空中での動作が要求されるため、表示装置に
電子銃を組み込んだ後に交換することは困難であった。
特にフラットパネルディスプレイの場合には、放電破壊
により素子が短絡破壊し、その箇所で電子銃としての放
出電流量に変化があると、周辺の輝度と差が生じる、又
は暗点として残ることになり、装置動作不良となる。そ
こで放電が生じても、短絡破壊に至らない電子銃として
ピンチオフ抵抗を利用した飽和電流特性を有する電界放
出型冷陰極をフラットパネルディスプレイに適用するこ
とにより、複数の電子銃が破壊なく動作し寿命の長い表
示動作が可能となる。なお表示装置としてはフラットパ
ネルを例に説明したが、これはディスプレイ用陰極管
（ＣＲＴ）でも同様である。

【００３０】

【発明の効果】以上説明したように本発明は、エミッタ
に接続するｎ型拡散層などにカソード電極と電気的に接
続されているｐ型拡散層等を接する構造とし、エミッタ
・ゲート電極間で放電を起こし高電圧がかかった際にｎ
型拡散層をピンチオフ抵抗として動作させ、その飽和電
流特性によりエミッタ材料が溶融する電流以上の電流が
エミッタに流れない特性を有する電界放出型冷陰極を形
成したものである。

【００３１】本発明の第１の効果は、エミッタを流れる
最大電流値の制御を外部電源の追加が必要となる能動素
子により行なっていないため、素子及び装置構成を簡略
化することができることである。これは素子又は装置の
小型化以外にも、電源回路が必要ないことから装置の低
電力化にも効果がある。

【００３２】この理由は、電流制御をカソード電極と先
鋭なエミッタ間に形成されたピンチオフ抵抗のみにより
行っているためであり、ピンチオフ抵抗形成のためには
ピンチオフされるｎ型拡散層などに接するｐ型拡散層を
カソード電極と接続させる構造を形成することにより、
飽和電流特性が得られるため、外部入力電極が必要ない
ためである。

【００３３】本発明の第２の効果は、簡便な構造・工程
で安定な飽和電流特性が得られ、素子ゲート電極とエミ
ッタの短絡破壊といった素子破壊のない信頼性の高い素
子が得られることである。

【００３４】この理由は、まずｎ型拡散層などにより形
成されるピンチオフ抵抗を横型に形成しているためであ
る。これにより例えば１００Ｖ以上の耐圧を補償するた
めに必要とされるピンチオフ抵抗の長さである１０μｍ
以上を簡便な工程で形成することが可能となる。次にピ
ンチオフ抵抗を形成するｎ型拡散層のゲート電極に面す
る側にもｐ型拡散層を形成することにより、ゲート電極
の影響で発生するｎ型拡散層表面の導電層は発生せず、
安定なピンチオフ特性が得られる。このｐ型層で挟まれ
た構造ではｎ型層のピンチオフは上下両側から起こるた
め、ピンチオフ特性も向上するという効果もある。ま
た、ｎ型拡散層等により形成されたピンチオフ抵抗の飽
和電流値を１０ｍＡ以下となるように設定することによ
り、エミッタ・ゲート電極間の放電時にもエミッタの溶
融による短絡破壊は生じないためでる。

【００３５】またｎ型拡散層又はｎ型エピ層を電気的に
分離することにより、任意の電流値に対して放電時の素
子破壊を防止できる効果がある。これは分離されたｎ型
拡散層又はｎ型エピ層等よりなる個々のピンチオフ抵抗
の飽和電流値を放電時の短絡破壊電流、例えばＭｏの溶
融電流である１０ｍＡ以下とし、それを複数個形成する
ことにより素子全体としては所望の動作電流値が得られ
るためである。

【００３６】また、本発明の電界放出型冷陰極を表示素
子に適用することにより、寿命の長い装置を得ることが
可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の断面図である。

【図２】本発明の第１実施例の工程順断面図である。

【図３】本発明の第１実施例の平面図である。

【図４】本発明の第２実施例の工程順断面図である。

【図５】本発明の第２実施例の平面図である。

【図６】本発明の第３実施例の工程順断面図である。

【図７】本発明の第３実施例の平面図である。

【図８】本発明の第４実施例の断面図である。

【図９】本発明の第５実施例の断面図である。

【図１０】本発明の第５実施例の平面図である。

【図１１】本発明の電流特性を説明するグラフであり、
（ａ）はエミッタへの印加電圧と電流との関係を示し、
（ｂ）はｐ型拡散層長と飽和電流との関係を示す。

【図１２】第１の従来例の断面図である。

【図１３】第２の従来例の断面図である。

【符号の説明】

１ｐ型シリコン基板２ｎ型拡散層２ａカソードコンタクト部３絶縁膜４電極膜４ａカソード電極４ｂゲート電極４ｃｐ型引出電極４ｄｐ型埋込電極４ｅ埋込層コンタクト部４ｆエピ層コンタクト部５レジスト６犠牲層７エミッタ材料層７ａエミッタ８基板電極９ｐ型拡散層９ａｐ型拡散層コンタクト部１１ｎ型シリコン基板１２ｐ型埋込層１３ｎ型エピ層１４ｐ型引出層１６ｐ型シリコン１７ｎ型シリコン

Claims

(57)【特許請求の範囲】

【請求項１】先鋭な先端形状を有するエミッタと前記
エミッタを囲む開口を有するように形成されたゲート電
極を有し、前記エミッタがカソード電極に接続された電
界放出型冷陰極において、前記エミッタと前記カソード
電極との間に前記エミッタと前記カソード電極間にかか
る電圧によりカソード・エミッタ間の抵抗値を制御し前
記エミッタに流れる電流値を飽和させるピンチオフ抵抗
を有し、前記ピンチオフ抵抗は、前記エミッタと前記カ
ソード電極に接続されたｎ型のシリコン膜自体に形成さ
れ、前記ｎ型のシリコン膜は少なくとも前記エミッタの
反対側の面でｐ型のシリコン膜と接し前記ｐ型のシリコ
ン膜は前記ｎ型のシリコン膜に接続された電極を介して
前記カソード電極と電気的に接続されていることを特徴
とする電界放出型冷陰極。
【請求項２】前記ｎ型のシリコン膜の前記ゲート電極
側の面で、かつ前記エミッタと前記カソード電極の間
に、前記ｐ型のシリコン膜と電気的に接続されているｐ
型のシリコン層が形成されていることを特徴とする請求
項１記載の電界放出型冷陰極。
【請求項３】前記ピンチオフ抵抗は前記ゲート電極と
前記カソード電極に印加される電圧以上の耐圧を有し、
飽和電流値は前記エミッタの短絡破壊電流以下であるこ
とを特徴とする請求項１記載の電界放出型冷陰極。
【請求項４】前記ピンチオフ抵抗は前記ゲート電極と
前記カソード電極に印加される電圧以上の耐圧を有し、
飽和電流値は前記エミッタの短絡破壊電流以下であるこ
とを特徴とする請求項２記載の電界放出型冷陰極。
【請求項５】前記ｎ型のシリコン膜は、前記カソード
電極に下面で接続された前記ｎ型のシリコン基板上、及
び、前記ｎ型のシリコン基板上に形成された前記ｐ型の
シリコン膜上に形成されていることを特徴とする請求項
３記載の電界放出型冷陰極。
【請求項６】前記ｐ型のシリコン膜と前記ｎ型のシリ
コン膜が基板上面で金属電極により接続されていること
を特徴とする請求項５記載の電界放出型冷陰極。
【請求項７】前記ｎ型のシリコン膜は、前記カソード
電極に下面で接続された前記ｎ型のシリコン基板上、及
び、前記ｎ型のシリコン基板上に形成された前記ｐ型の
シリコン膜上に形成されていることを特徴とする請求項
４記載の電界放出型冷陰極。
【請求項８】前記ｐ型のシリコン膜と前記ｐ型のシリ
コン層と前記ｎ型のシリコン膜が基板上面で金属電極に
より接続されていることを特徴とする請求項７記載の電
界放出型冷陰極。
【請求項９】複数の前記ピンチオフ抵抗とそれぞれに
接続された複数のエミッタにより構成されてなることを
特徴とする請求項１記載の電界放出型冷陰極。
【請求項１０】請求項１記載の電界放出型冷陰極を表
示装置の電子銃として用いることを特徴とする表示装
置。
【請求項１１】前記表示装置がフラットパネルディス
プレイであることを特徴とする請求項１０記載の表示装
置。
【請求項１２】前記表示装置がディスプレイ用陰極管
であることを特徴とする請求項１０記載の表示装置。