JP3870300B2 - 冷電子放出素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部からの強い電界によって電子を放出する電界放出型の冷電子放出素子に関し、特に超高速でかつ耐環境性が高い電子デバイスの各種センサー、フラットバネルディスプレイ等の画像表示装置、電子顕微鏡及び電子ビームを利用する各種装置等に広く利用できる冷電子放出素子に関する。
【０００２】
【従来の技術】
図５は従来の冷電子放出素子のうち、エミッタが半導体により構成されるものを示す断面図である(K-Betsui, Technical Digest 4th Int. Vacuum Microelectronics Conference, Nagahama 1991.p.26)。これは、ｎ型又はｐ型の単結晶シリコンに対し、プラズマエッチングと熱酸化を併用した先鋭化技術によってエミッタを形成したもので、構造の再現性が高いこと、及びエミッタ先端が鋭いこと等から、比較的低電圧で大きな放出電流が得られるものである。このため、この冷電子放出素子は現在主流をなすものとなっている。
【０００３】
例えば、図５に示す冷電子放出素子おいて、ｎ型Ｓｉ基板１の表面の一部が尖鋭端を有するように突出してエミッタ３が形成されており、またＳｉ基板１の表面上には、エミッタ３を取り囲む開口部５を有する絶縁層２が形成されている。そして、この絶縁層２上にエミッタ３の尖鋭端に電界を印加する引き出し電極４が形成されている。このような冷電子放出素子において、引き出し電極４に所定の電圧を印加すると、引き出し電極４と基板１との間に形成される電界により、エミッタ３の尖端から電子が放出される。
【０００４】
一方、この電界放出型の冷電子放出素子の場合、従来から放出電流が大きく揺らぎ、この放出電流が大きく減少したり、数倍もの大電流が放出されたりするという難点がある。このような放出電流の不安定により、極端な場合には、素子が破壊されることがあり、これが電界放出型冷電子放出素子の実用化を阻止する要因になっていた。
【０００５】
この現象は、主としてエミツ夕先端部の仕事関数が動作環境における残留ガスの吸着又は作製プロセス中の汚染などによって空間的にも時間的にも大きく変化することに起因している。上述した図５に示す従来例ではこのような電流の不安定性に関する対策は何ら施されていない。
【０００６】
しかし、電界放出型冷電子放出素子が有するこの欠点を解決するには、エミッタ先端部の仕事関数の完全な安定化を図るか、又は放出電流を人為的に制御するという二通りの方法がある。このうち、放出電流の制御に関して、最近注目すべき技術が提案されている(A.Ting.et.al., Technical Digest 4th Int. Vacuum Microelectronics Conference Nagahama 1991、p200;K.Yokoo,et.al., Technical Digest 7th INt. Vacuum Microelectronics Conference Grenoble France 1994,p58)。
【０００７】
図６はこの放出電流の制御を図った従来の冷電子放出素子を示す。図６に示すように、ｐ型半導体基板１１の表面に、ｎ型半導体層１２、１３が形成されており、一方のｎ型半導体素子１２は、その上にソース電極１５が形成されていて、ソース領域を構成している。また、他方のｎ型半導体層１３は局部的に上方に突出し、尖鋭端を有するエミッタ領域１６を形成している。このｎ型半導体層１３のエミッタ領域１６が形成されていない部分の上には、ドレイン電極１９が形成されている。これらのソース電極１５、エミッタ領域１６及びドレイン電極１９は、基板１１上に形成された絶縁層２０に設けた開口部内に形成されている。また、この絶縁層２０には、ｎ型半導体層１２、１３間の部分にも開口部が形成されており、この開口部内の基板上には、絶縁層２１を介して制御電極１８が形成されている。また、絶縁層２０の上には、エミッタ領域１６を取り囲む位置に引き出し電極１７が形成されている。
【０００８】
このように構成された冷電子放出素子においては、ソース電極１５とドレイン電極１９との間に、電圧を印加すると共に、制御電極１８に電圧を印加してその直下のｐ型基板１１の表面に反転層を形成し、ｎ型半導体層１２とｎ型半導体層１３とを前記反転層を介して導通させ、電子をソース領域からエミッタ領域１６及びドレイン領域に供給する。そして、引き出し電極１７に所定の電圧を印加して、エミッタ領域１６の尖鋭端から電子を放出させる。
【０００９】
この従来技術においては、エミッタ先端の尖鋭端から放出される電流量を、エミッタに電界効果型トランジスター（ＦＥＴ）を直列に接続することにより制御するものである。これによれば、ＦＥＴのドレイン電流がそのままエミッタ尖鋭端から放出される電流となるが、ドレイン電流はＦＥＴのゲート電圧（制御電極１８の電圧）によって一義的に制御されるために、結果としてエミッタ尖鋭端からの放出電流がＦＥＴのゲート電圧で一義的に制御されることになる。
【００１０】
このＦＥＴ制御型冷電子放出素子によれば、放出電流を人為的にかつ高精度に制御できることが可能となり、従来からの冷電子放出素子の欠点が原理的に解決されることになる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来技術においては、電流制御用のＦＥＴがエミッタとは別に形成され、配線によってＦＥＴとエミッタとを直列に接続している。この場合、仮に、ＦＥＴをエミッタ領域１６の近傍の基板１１の下面にエミッタ領域１６と平面視で重なるように形成したとしても、一般的にＦＥＴの形成面積はエミッタ領域１６よりも大きいため、図５に示すエミッタ領域のみの場合に比して、所要面積は大きくなる。従って、従来のＦＥＴ制御型冷電子放出素子は１素子あたりの所要面積が大幅に増え、結果としてエミツ夕の集積度が低下する。また、ＦＥＴのソース及びゲート電極への配線が別途必要となり、上記集積性をさらに低下させる。更には、エミッタとは別工程で上記ＦＥＴを形成するため、製造プロセスが著しく複雑になり、結果として歩留まりが低下してしまう。
【００１２】
本発明はかかる問題点に鑑みてなされたものであって、１素子当たりの所要面積が小さく、集積度を上げることができるとともに、製造プロセスが簡素であり、歩留が高い冷電子放出素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本願第１発明に係る冷電子放出素子は、ｐ型半導体層と、このｐ型半導体層の表面に形成された第１及び第２のｎ型半導体領域と、前記ｐ型半導体層上に形成され前記ｎ型半導体領域に整合する部分に開口部を有する絶縁層と、この絶縁層の上に形成され相互に絶縁された第１及び第２の電極とを有し、前記第１のｎ型半導体領域は少なくとも１個の突起を有し、その周縁部が前記絶縁層の縁部の下に延出していてエミッタ領域を形成しており、前記第２のｎ型半導体領域はその上にソース電極が形成されてソース領域を構成しており、前記第１電極は前記第１のｎ型半導体領域の前記突起から電子を放出させる電子引き出し電極であり、前記第２電極は前記第１及び第２のｎ型半導体領域間の前記ｐ型半導体層の表面に形成する反転層を制御する制御電極であり、前記第１及び第２の電極は同一の絶縁層上に堆積された同一の導電体膜から両者間に間隙を形成することにより形成されたものであることを特徴とする。
【００１４】
この冷電子放出素子において、前記第１電極は前記第１のｎ型半導体領域が設けられた開口部を取り囲むように前記絶縁層上に形成されており、前記第２電極は前記第１電極との間に間隙を有して前記絶縁層上に形成されているように構成することができる。
【００１５】
また、前記ｐ型半導体層は、ｐ型半導体基板であるように構成することができる。
【００１６】
更に、前記第１及び第２の電極の間隔は、前記絶縁層の厚さと、前記半導体基板の不純物濃度と、前記電極に印加する電圧とにより決まる前記半導体基板表面の空乏層の厚さの２倍以下であることが好ましい。これ以上、両者が離間していると、両者に電圧を印加した際に、各電極が誘起する空乏層も離間してしまう虞がある。そうなると、ソース領域からエミッタ領域に電子を供給することができなくなる。
【００１７】
更にまた、前記第１のｎ型半導体領域に隣接して前記ｐ型半導体層の表面に形成された１又は２以上の夫々少なくとも１個の突起を有する第３のｎ型半導体領域と、この第３のｎ型半導体領域の前記突起に電界を印加する引き出し電極とを設けることができる。
【００１８】
なお、前記第１電極には電子引き出し電圧を印加し、前記第２電極にはチャネル電流制御電圧を印加するように構成し、又は前記第１電極に電子引き出し電圧を印加し、前記第２電極にチャネル電流制御電圧を印加すると共に、前記ｐ型層に反転層を形成する閾値電圧を印加するように構成することもできる。
【００１９】
一方、本願第２発明に係る冷電子放出素子は、ｐ型半導体層と、このｐ型半導体層の表面に形成されたエミッタ領域及びｎ型半導体からなるソース領域と、これらのエミッタ領域及びソース領域に整合する位置に開口部を有する絶縁層と、この絶縁層の上に形成され相互に絶縁分離された引き出し電極及び制御電極と、前記ソース領域の上に形成されたソース電極とを有し、前記エミッタ領域はｐ型半導体層の表面に突出した部分が形成され、この突出部上に層状に形成されたｎ型半導体領域であり、このｎ型半導体領域の周縁部が前記絶縁層の縁部の下に延出しており、前記引き出し電極は前記エミッタ領域の近傍に設けられ、前記制御電極は前記エミッタ領域とソース領域との間の前記ｐ型半導体層の上方に設けられており、前記引き出し電極及び前記制御電極は同一の絶縁層上に堆積された同一の導電体膜から両者間に間隙を形成することにより形成されたものであることを特徴とする。
また、本願第３発明に係る冷電子放出素子は、ｐ型半導体層と、このｐ型半導体層の表面に形成されたエミッタ領域及びｎ型半導体からなるソース領域と、これらのエミッタ領域及びソース領域に整合する位置に開口部を有する絶縁層と、この絶縁層の上に形成され相互に絶縁分離された引き出し電極及び制御電極と、前記ソース領域の上に形成されたソース電極とを有し、前記エミッタ領域はｐ型半導体層の表面に形成したｎ型半導体領域の上に、突出するように形成された金属部であり、前記ｎ型半導体領域の周縁部が前記絶縁層の縁部の下に延出しており、前記引き出し電極は前記エミッタ領域の近傍に設けられ、前記制御電極は前記エミッタ領域とソース領域との間の前記ｐ型半導体層の上方に設けられており、前記引き出し電極及び前記制御電極は同一の絶縁層上に堆積された同一の導電体膜から両者間に間隙を形成することにより形成されたものであることを特徴とする。
更に、本願第４発明に係る冷電子放出素子は、ｐ型半導体層と、このｐ型半導体層の表面に形成されたエミッタ領域及びｎ型半導体からなるソース領域と、これらのエミッタ領域及びソース領域に整合する位置に開口部を有する絶縁層と、この絶縁層の上に形成され相互に絶縁分離された引き出し電極及び制御電極と、前記ソース領域の上に形成されたソース電極とを有し、前記エミッタ領域はｐ型半導体層の表面にその中心部が突出するように形成されたｎ型半導体領域であり、このｎ型半導体領域の周縁部が前記絶縁層の縁部の下に延出しており、前記引き出し電極は前記エミッタ領域の近傍に設けられ、前記制御電極は前記エミッタ領域とソース領域との間の前記ｐ型半導体層の上方に設けられており、前記引き出し電極及び前記制御電極は同一の絶縁層上に堆積された同一の導電体膜から両者間に間隙を形成することにより形成されたものであることを特徴とする。
【００２１】
本願請求項１に係る発明（第１発明）においては、第１電極（電子引き出し電極）に正電圧を印加すると、第１のｎ型半導体領域（エミッタ領域）から電子が放出される。そして、第２電極（制御電極）に正電圧を印加すると、第１電極及び第２電極の下方のｐ型半導体層の表面にｎ型反転層が形成され、第１のｎ型半導体領域が絶縁層の開口部周縁部の下方まで延出しているので、第１及び第２のｎ型半導体領域が前記反転層をチャネル領域として相互に接続される。このチャネル領域を介してソース電極及びソース領域（第２ｎ型層）から電子がエミッタ領域（第１ｎ型半導体領域）に供給され、エミッタ領域の尖鋭端から電子が安定して放出される。
【００２２】
本発明においては、エミツ夕尖鋭端を囲む第１電極を、エミッタ先端に強電界を誘起するための引き出し電極として使用し、かつ、第１電極と同一絶縁層上に形成された第２電極をＭＯＳＦＥＴのチャネル電流を制御するための制御電極として前記引き出し電極とは独立に利用できる。これにより、前記引き出し電極には電界放射に適した十分に高い電圧（例えば、７０Ｖ）を印加させつつ、前記制御電極には例えば５乃至１０ボルト程度の低い電圧をかけて、チャネル電流を制御することが可能となり、結果として、５乃至１０ボルトの低い電圧でエミッタ先端から実際に真空に放出される電流を制御することができる。このように、本発明においては、引き出し電極に印加する電圧と制御電極に印加する電圧とを独立して制御することができる。このため、放出電流を極めて安定して制御することができる。
【００２３】
そして、本発明においては、従来技術と異なり、ドレイン領域を設ける必要がなく、その１素子当たりの小型化及び高集積化が可能である。また、引き出し電極及び制御電極は同一絶縁層上に形成した導電膜に間隙を設けることにより相互に絶縁分離して形成することができるから、その素子の製造プロセスが簡素であり、製造歩留も高い。
【００２４】
一方、ｐ型半導体層に基板バイアス電圧を印加することにより、各電極下のｐ型半導体層の表面に反転層を形成するために必要な電圧を制御でき、結果として基板上に形成された全ての工ミッタ領域に対して供給される電流量を一括して制御することができる。
【００２５】
上述の作用効果は、本願請求項８に係る発明（第２発明）及びその従属項に係る発明においても、同様に奏するものである。
【００２６】
【発明の実施の形態】
以下、本発明の好適実施例について、添付の図面を参照して具体的に説明する。図１は本発明の実施例に係る冷電子放出素子を示す断面図である。図１に示すように、エミッタ基底部としてのシリコン単結晶等からなるｐ型半導体基板３１の表面に、１素子当たり、２つのｎ型半導体領域３２及び３３が形成されている。一方のｎ型半導体領域３２はその表面が上方に突出し、中心部の突起が尖鋭端となっていて、エミッタ領域３８を構成している。また、他方のｎ型半導体領域３３はその表面にソース電極３７が形成されていてソース領域を構成している。そして、基板３１の表面上には、ｎ型半導体領域３２、３３に整合する部分に夫々開口部３５及び３６を有する絶縁層３４が形成されている。開口部３５、３６はｎ型半導体領域３２、３３の周縁よりも小さく、従って、絶縁層３４における開口部３５、３６側の縁部は、ｎ型半導体領域３２、３３の縁部と重なっている。この絶縁層３５の上には、引き出し電極３９及び制御電極４０が形成されている。引き出し電極３９はエミッタ領域３８を取り囲むように、絶縁層３４の開口部３５の縁部に形成されている。また、制御電極４０はｎ型半導体領域３２とｎ型半導体領域３３との間のｐ型半導体基板３１の表面の上方に位置するように形成されている。そして、引き出し電極３９には電圧Ｖｇが印加され、制御電極４０には電圧Ｖｃが印加されるように、電極３９、４０が夫々配線に接続されている。
【００２７】
このように構成された冷電子放出素子においては、エミッタ領域３８をドレイン、制御電極４０をＭＯＳＦＥＴのチャネル電流を制御するゲートと見れば、従来からよく知られたＭＯＳＦＥＴ構造をしている。そこで、引き出し電極３５に正電圧Ｖｇを印加すると、電子がエミッタ領域３８から放出され、このエミッタ尖鋭端からの電界放出電流は、この尖鋭端に誘起される電界強度、即ち引き出し電極３９の電圧Ｖｇで決定される。一方、制御電極４０にも正電圧を印加すると、ｎ型半導体領域３２、３３間の基板表面には、即ち、引き出し電極３９及び制御電極４０の下方のｐ型基板の表面には、ｎ型の反転層が形成される。これにより、２つのｎ型半導体領域３２、３３間には、ｎチャネルが形成され、ソース電極及びｎ型半導体領域３３（ソース領域）からこのｎチャネルを経てｎ型半導体領域３２（エミッタ領域３８）に電子が供給される。このようにして、エミッタ領域３８から放出される電子が補給され、安定して電界放出が継続される。
【００２８】
この放出電流は、電圧Ｖｇを制御することにより任意に制御することができる。また、この電圧Ｖｇとは独立して制御電極４０に印加する電圧Ｖｃを制御することにより、ｎ型反転層（チャネル）の幅を制御することができ、エミッタ領域３８への供給電流を制御することができる。即ち、この制御電極には５乃至１０ボルト程度の低い電圧をかけて、チャネル電流を制御することができ、結果として、５乃至１０ボルトの低い電圧でエミッタ先端から実際に真空に放出される電流を制御することができる。
【００２９】
即ち、制御電極４０に対し、その下方の基板表面に反転層を形成するに十分な電圧が印加された場合のみ、電子がソース電極３７から制御電極下のチャネル及び引き出し電極下のチャネルを通ってエミッタ領域３８に供給され、その尖鋭端から真空に放出される。このとき、電界放射電流は引き出し電極の電圧Ｖｇに指数関数的に依存して増大するのに対し、チャネル電流は制御電極の電圧Ｖｃの自乗に概ね依存して増大する。従って、引き出し電極の電圧Ｖｇを比較的高めに設定することにより、電界放射電流がチャネル電流よりも大きくなるように制御することが可能となる。このため、引き出し電極３９に対して十分に高い電圧、例えば７０Ｖ程度を印加して、理論的な電界放出電流が基板表面のチャネル電流よりも大きくなるようにすると、チャネルから供給された電子は直ちにエミッタ先端から放出される。つまり、エミッタ先端からの放出電流はチャネル電流で制御される。従って、極めて安定に、かつ再現性のよい放出電流特性が得られる。
【００３０】
本実施例においては、引き出し電極３９及び制御電極４０は同一の絶縁層３４上に堆積した同一導電体膜から両者間に間隙形成することにより容易に形成することができる。従って、その製造プロセスは極めて簡単である。実際、図６に示す従来の冷電子放出素子のように、引き出し電極１７と制御電極１８とを面内に離間した厚さが異なる２種類の絶縁層２０、２１上に個別に形成するのに比べると、少なくとも二つの作業工程を省略でき、その結果、コストが低減され、歩留が向上する。
【００３１】
また、図１と図６との比較から明らかなように、１素子当たりの所要面積は、本実施例の方が小さくて済み、素子の小型化及び高集積化を図ることができる。
【００３２】
図２は、本発明の第２の実施例に係る冷電子放出素子を示す断面図であり、図１と同一物には同一符号を付してその詳細な説明は省略する。
【００３３】
本実施例は基板３１自身にも電圧Ｖｓを印加するようにした点が図１の第１実施例と異なる。この基板印加電圧Ｖｓを制御することにより、各電極下の基板表面に反転層を形成するために必要な電圧、即ち閾値電圧を制御でき、結果として基板上に形成された全ての工ミッタ領域に対して供給される電流量を一括して制御できる機能を実現することができる。
【００３４】
実際、ソース電極３７に対して負となるように基板３１に電圧Ｖｓを印加することにより、閾値電圧が上がり、結果としてエミッタ領域３８から放出される電流量を減少させることができる。これは、フラツトパネルディスプレイなどでの画面全体の明るさを制御するのに有効である。
【００３５】
なお、本発明は上記実施例に限定されず、種々の変形が可能である。上記実施例はｐ型半導体基板の表面にｎ型領域を形成し、このｎ型領域に形成された突起を有するエミッタ領域３８もｎ型半導体で形成した場合のものである。
【００３６】
図３は、尖鋭端を有するエミッタ領域４１がｐ型半導体基板４２の表面を円錐状に突出させ、この円錐状の部分の表面から一定厚さの部分をｎ型領域にしたものである。このように基板表面にはｎ型領域がなくても、尖鋭端を含む部分がｎ型半導体であれば、これはエミッタ領域４１として機能する。但し、このエミッタ領域４１の周縁部が絶縁層４３の下方に回り込んでいることが必要である。これにより、引き出し電極４５及び制御電極４６に正電圧を印加したときに形成される反転層４４がエミッタ領域４１と接続され、チャネルとなることができる。
【００３７】
図４は、尖鋭端を有する円錐状のエミッタ領域４７が金属で形成されているものである。このエミッタ領域４７は基板４２の表面に形成されたｎ型半導体領域４８と接触しており、上記各実施例と同様に、反転層４４からｎ型半導体領域４８を経て金属からなるエミッタ領域４７に電子が供給される。
【００３８】
これらの図３、４に示す冷電子放出素子においても、本発明の効果を奏することは明らかである。
【００３９】
また、１個の第１のｎ型半導体領域に、１個の突起のみではなく、複数個の突起を設けることもできる。この場合に、これらの複数個の突起に対して１個の引き出し電極を設けても良いし、各突起に対して個別に引き出し電極を設けることもできる。
【００４０】
更に、第１のｎ型半導体領域に隣接するように、ｐ型半導体層の表面に第３のｎ型半導体領域を形成し、この第３のｎ型半導体領域に電子を放出する突起を設けるようにしてもよい。更にまた、この第３の半導体領域及びその突起は複数個設けることもできる。
【００４１】
【発明の効果】
以上説明したように、本発明においては、冷電子放出素子のエミッタ領域から電子を引き出す引き出し電極と、反転層を制御してチャネル電流を制御する制御電極とを同一の絶縁層上に堆積した同一導電体膜から両者間に間隙を形成することにより容易に形成することができる。従って、その製造プロセスは極めて簡単であり、製造歩留も高い。また、本発明は、ドレイン領域がなく、エミッタ領域とソース領域のみを設けるだけであるので、１素子当たりの所要面積は極めて小さくて足り、素子の小型化及び高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す断面図である。
【図２】本発明の第２実施例を示す断面図である。
【図３】本発明の第３実施例を示す断面図である。
【図４】本発明の第４実施例を示す断面図である。
【図５】従来の冷電子放出素子を示す断面図である。
【図６】従来の他の冷電子放出素子を示す断面図である。
【符号の説明】
３１、４２：ｐ型基板
３２、３３、４８：ｎ型半導体領域
３４、４３：絶縁層
３５、３６：開口部
３７：ソース電極
３８、４１、４７：エミッタ領域
３９、４５：電子引き出し電極
４０４６：制御電極
【発明の属する技術分野】
本発明は、外部からの強い電界によって電子を放出する電界放出型の冷電子放出素子に関し、特に超高速でかつ耐環境性が高い電子デバイスの各種センサー、フラットバネルディスプレイ等の画像表示装置、電子顕微鏡及び電子ビームを利用する各種装置等に広く利用できる冷電子放出素子に関する。
【０００２】
【従来の技術】
図５は従来の冷電子放出素子のうち、エミッタが半導体により構成されるものを示す断面図である(K-Betsui, Technical Digest 4th Int. Vacuum Microelectronics Conference, Nagahama 1991.p.26)。これは、ｎ型又はｐ型の単結晶シリコンに対し、プラズマエッチングと熱酸化を併用した先鋭化技術によってエミッタを形成したもので、構造の再現性が高いこと、及びエミッタ先端が鋭いこと等から、比較的低電圧で大きな放出電流が得られるものである。このため、この冷電子放出素子は現在主流をなすものとなっている。
【０００３】
例えば、図５に示す冷電子放出素子おいて、ｎ型Ｓｉ基板１の表面の一部が尖鋭端を有するように突出してエミッタ３が形成されており、またＳｉ基板１の表面上には、エミッタ３を取り囲む開口部５を有する絶縁層２が形成されている。そして、この絶縁層２上にエミッタ３の尖鋭端に電界を印加する引き出し電極４が形成されている。このような冷電子放出素子において、引き出し電極４に所定の電圧を印加すると、引き出し電極４と基板１との間に形成される電界により、エミッタ３の尖端から電子が放出される。
【０００４】
一方、この電界放出型の冷電子放出素子の場合、従来から放出電流が大きく揺らぎ、この放出電流が大きく減少したり、数倍もの大電流が放出されたりするという難点がある。このような放出電流の不安定により、極端な場合には、素子が破壊されることがあり、これが電界放出型冷電子放出素子の実用化を阻止する要因になっていた。
【０００５】
この現象は、主としてエミツ夕先端部の仕事関数が動作環境における残留ガスの吸着又は作製プロセス中の汚染などによって空間的にも時間的にも大きく変化することに起因している。上述した図５に示す従来例ではこのような電流の不安定性に関する対策は何ら施されていない。
【０００６】
しかし、電界放出型冷電子放出素子が有するこの欠点を解決するには、エミッタ先端部の仕事関数の完全な安定化を図るか、又は放出電流を人為的に制御するという二通りの方法がある。このうち、放出電流の制御に関して、最近注目すべき技術が提案されている(A.Ting.et.al., Technical Digest 4th Int. Vacuum Microelectronics Conference Nagahama 1991、p200;K.Yokoo,et.al., Technical Digest 7th INt. Vacuum Microelectronics Conference Grenoble France 1994,p58)。
【０００７】
図６はこの放出電流の制御を図った従来の冷電子放出素子を示す。図６に示すように、ｐ型半導体基板１１の表面に、ｎ型半導体層１２、１３が形成されており、一方のｎ型半導体素子１２は、その上にソース電極１５が形成されていて、ソース領域を構成している。また、他方のｎ型半導体層１３は局部的に上方に突出し、尖鋭端を有するエミッタ領域１６を形成している。このｎ型半導体層１３のエミッタ領域１６が形成されていない部分の上には、ドレイン電極１９が形成されている。これらのソース電極１５、エミッタ領域１６及びドレイン電極１９は、基板１１上に形成された絶縁層２０に設けた開口部内に形成されている。また、この絶縁層２０には、ｎ型半導体層１２、１３間の部分にも開口部が形成されており、この開口部内の基板上には、絶縁層２１を介して制御電極１８が形成されている。また、絶縁層２０の上には、エミッタ領域１６を取り囲む位置に引き出し電極１７が形成されている。
【０００８】
このように構成された冷電子放出素子においては、ソース電極１５とドレイン電極１９との間に、電圧を印加すると共に、制御電極１８に電圧を印加してその直下のｐ型基板１１の表面に反転層を形成し、ｎ型半導体層１２とｎ型半導体層１３とを前記反転層を介して導通させ、電子をソース領域からエミッタ領域１６及びドレイン領域に供給する。そして、引き出し電極１７に所定の電圧を印加して、エミッタ領域１６の尖鋭端から電子を放出させる。
【０００９】
この従来技術においては、エミッタ先端の尖鋭端から放出される電流量を、エミッタに電界効果型トランジスター（ＦＥＴ）を直列に接続することにより制御するものである。これによれば、ＦＥＴのドレイン電流がそのままエミッタ尖鋭端から放出される電流となるが、ドレイン電流はＦＥＴのゲート電圧（制御電極１８の電圧）によって一義的に制御されるために、結果としてエミッタ尖鋭端からの放出電流がＦＥＴのゲート電圧で一義的に制御されることになる。
【００１０】
このＦＥＴ制御型冷電子放出素子によれば、放出電流を人為的にかつ高精度に制御できることが可能となり、従来からの冷電子放出素子の欠点が原理的に解決されることになる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来技術においては、電流制御用のＦＥＴがエミッタとは別に形成され、配線によってＦＥＴとエミッタとを直列に接続している。この場合、仮に、ＦＥＴをエミッタ領域１６の近傍の基板１１の下面にエミッタ領域１６と平面視で重なるように形成したとしても、一般的にＦＥＴの形成面積はエミッタ領域１６よりも大きいため、図５に示すエミッタ領域のみの場合に比して、所要面積は大きくなる。従って、従来のＦＥＴ制御型冷電子放出素子は１素子あたりの所要面積が大幅に増え、結果としてエミツ夕の集積度が低下する。また、ＦＥＴのソース及びゲート電極への配線が別途必要となり、上記集積性をさらに低下させる。更には、エミッタとは別工程で上記ＦＥＴを形成するため、製造プロセスが著しく複雑になり、結果として歩留まりが低下してしまう。
【００１２】
本発明はかかる問題点に鑑みてなされたものであって、１素子当たりの所要面積が小さく、集積度を上げることができるとともに、製造プロセスが簡素であり、歩留が高い冷電子放出素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本願第１発明に係る冷電子放出素子は、ｐ型半導体層と、このｐ型半導体層の表面に形成された第１及び第２のｎ型半導体領域と、前記ｐ型半導体層上に形成され前記ｎ型半導体領域に整合する部分に開口部を有する絶縁層と、この絶縁層の上に形成され相互に絶縁された第１及び第２の電極とを有し、前記第１のｎ型半導体領域は少なくとも１個の突起を有し、その周縁部が前記絶縁層の縁部の下に延出していてエミッタ領域を形成しており、前記第２のｎ型半導体領域はその上にソース電極が形成されてソース領域を構成しており、前記第１電極は前記第１のｎ型半導体領域の前記突起から電子を放出させる電子引き出し電極であり、前記第２電極は前記第１及び第２のｎ型半導体領域間の前記ｐ型半導体層の表面に形成する反転層を制御する制御電極であり、前記第１及び第２の電極は同一の絶縁層上に堆積された同一の導電体膜から両者間に間隙を形成することにより形成されたものであることを特徴とする。
【００１４】
この冷電子放出素子において、前記第１電極は前記第１のｎ型半導体領域が設けられた開口部を取り囲むように前記絶縁層上に形成されており、前記第２電極は前記第１電極との間に間隙を有して前記絶縁層上に形成されているように構成することができる。
【００１５】
また、前記ｐ型半導体層は、ｐ型半導体基板であるように構成することができる。
【００１６】
更に、前記第１及び第２の電極の間隔は、前記絶縁層の厚さと、前記半導体基板の不純物濃度と、前記電極に印加する電圧とにより決まる前記半導体基板表面の空乏層の厚さの２倍以下であることが好ましい。これ以上、両者が離間していると、両者に電圧を印加した際に、各電極が誘起する空乏層も離間してしまう虞がある。そうなると、ソース領域からエミッタ領域に電子を供給することができなくなる。
【００１７】
更にまた、前記第１のｎ型半導体領域に隣接して前記ｐ型半導体層の表面に形成された１又は２以上の夫々少なくとも１個の突起を有する第３のｎ型半導体領域と、この第３のｎ型半導体領域の前記突起に電界を印加する引き出し電極とを設けることができる。
【００１８】
なお、前記第１電極には電子引き出し電圧を印加し、前記第２電極にはチャネル電流制御電圧を印加するように構成し、又は前記第１電極に電子引き出し電圧を印加し、前記第２電極にチャネル電流制御電圧を印加すると共に、前記ｐ型層に反転層を形成する閾値電圧を印加するように構成することもできる。
【００１９】
一方、本願第２発明に係る冷電子放出素子は、ｐ型半導体層と、このｐ型半導体層の表面に形成されたエミッタ領域及びｎ型半導体からなるソース領域と、これらのエミッタ領域及びソース領域に整合する位置に開口部を有する絶縁層と、この絶縁層の上に形成され相互に絶縁分離された引き出し電極及び制御電極と、前記ソース領域の上に形成されたソース電極とを有し、前記エミッタ領域はｐ型半導体層の表面に突出した部分が形成され、この突出部上に層状に形成されたｎ型半導体領域であり、このｎ型半導体領域の周縁部が前記絶縁層の縁部の下に延出しており、前記引き出し電極は前記エミッタ領域の近傍に設けられ、前記制御電極は前記エミッタ領域とソース領域との間の前記ｐ型半導体層の上方に設けられており、前記引き出し電極及び前記制御電極は同一の絶縁層上に堆積された同一の導電体膜から両者間に間隙を形成することにより形成されたものであることを特徴とする。
また、本願第３発明に係る冷電子放出素子は、ｐ型半導体層と、このｐ型半導体層の表面に形成されたエミッタ領域及びｎ型半導体からなるソース領域と、これらのエミッタ領域及びソース領域に整合する位置に開口部を有する絶縁層と、この絶縁層の上に形成され相互に絶縁分離された引き出し電極及び制御電極と、前記ソース領域の上に形成されたソース電極とを有し、前記エミッタ領域はｐ型半導体層の表面に形成したｎ型半導体領域の上に、突出するように形成された金属部であり、前記ｎ型半導体領域の周縁部が前記絶縁層の縁部の下に延出しており、前記引き出し電極は前記エミッタ領域の近傍に設けられ、前記制御電極は前記エミッタ領域とソース領域との間の前記ｐ型半導体層の上方に設けられており、前記引き出し電極及び前記制御電極は同一の絶縁層上に堆積された同一の導電体膜から両者間に間隙を形成することにより形成されたものであることを特徴とする。
更に、本願第４発明に係る冷電子放出素子は、ｐ型半導体層と、このｐ型半導体層の表面に形成されたエミッタ領域及びｎ型半導体からなるソース領域と、これらのエミッタ領域及びソース領域に整合する位置に開口部を有する絶縁層と、この絶縁層の上に形成され相互に絶縁分離された引き出し電極及び制御電極と、前記ソース領域の上に形成されたソース電極とを有し、前記エミッタ領域はｐ型半導体層の表面にその中心部が突出するように形成されたｎ型半導体領域であり、このｎ型半導体領域の周縁部が前記絶縁層の縁部の下に延出しており、前記引き出し電極は前記エミッタ領域の近傍に設けられ、前記制御電極は前記エミッタ領域とソース領域との間の前記ｐ型半導体層の上方に設けられており、前記引き出し電極及び前記制御電極は同一の絶縁層上に堆積された同一の導電体膜から両者間に間隙を形成することにより形成されたものであることを特徴とする。
【００２１】
本願請求項１に係る発明（第１発明）においては、第１電極（電子引き出し電極）に正電圧を印加すると、第１のｎ型半導体領域（エミッタ領域）から電子が放出される。そして、第２電極（制御電極）に正電圧を印加すると、第１電極及び第２電極の下方のｐ型半導体層の表面にｎ型反転層が形成され、第１のｎ型半導体領域が絶縁層の開口部周縁部の下方まで延出しているので、第１及び第２のｎ型半導体領域が前記反転層をチャネル領域として相互に接続される。このチャネル領域を介してソース電極及びソース領域（第２ｎ型層）から電子がエミッタ領域（第１ｎ型半導体領域）に供給され、エミッタ領域の尖鋭端から電子が安定して放出される。
【００２２】
本発明においては、エミツ夕尖鋭端を囲む第１電極を、エミッタ先端に強電界を誘起するための引き出し電極として使用し、かつ、第１電極と同一絶縁層上に形成された第２電極をＭＯＳＦＥＴのチャネル電流を制御するための制御電極として前記引き出し電極とは独立に利用できる。これにより、前記引き出し電極には電界放射に適した十分に高い電圧（例えば、７０Ｖ）を印加させつつ、前記制御電極には例えば５乃至１０ボルト程度の低い電圧をかけて、チャネル電流を制御することが可能となり、結果として、５乃至１０ボルトの低い電圧でエミッタ先端から実際に真空に放出される電流を制御することができる。このように、本発明においては、引き出し電極に印加する電圧と制御電極に印加する電圧とを独立して制御することができる。このため、放出電流を極めて安定して制御することができる。
【００２３】
そして、本発明においては、従来技術と異なり、ドレイン領域を設ける必要がなく、その１素子当たりの小型化及び高集積化が可能である。また、引き出し電極及び制御電極は同一絶縁層上に形成した導電膜に間隙を設けることにより相互に絶縁分離して形成することができるから、その素子の製造プロセスが簡素であり、製造歩留も高い。
【００２４】
一方、ｐ型半導体層に基板バイアス電圧を印加することにより、各電極下のｐ型半導体層の表面に反転層を形成するために必要な電圧を制御でき、結果として基板上に形成された全ての工ミッタ領域に対して供給される電流量を一括して制御することができる。
【００２５】
上述の作用効果は、本願請求項８に係る発明（第２発明）及びその従属項に係る発明においても、同様に奏するものである。
【００２６】
【発明の実施の形態】
以下、本発明の好適実施例について、添付の図面を参照して具体的に説明する。図１は本発明の実施例に係る冷電子放出素子を示す断面図である。図１に示すように、エミッタ基底部としてのシリコン単結晶等からなるｐ型半導体基板３１の表面に、１素子当たり、２つのｎ型半導体領域３２及び３３が形成されている。一方のｎ型半導体領域３２はその表面が上方に突出し、中心部の突起が尖鋭端となっていて、エミッタ領域３８を構成している。また、他方のｎ型半導体領域３３はその表面にソース電極３７が形成されていてソース領域を構成している。そして、基板３１の表面上には、ｎ型半導体領域３２、３３に整合する部分に夫々開口部３５及び３６を有する絶縁層３４が形成されている。開口部３５、３６はｎ型半導体領域３２、３３の周縁よりも小さく、従って、絶縁層３４における開口部３５、３６側の縁部は、ｎ型半導体領域３２、３３の縁部と重なっている。この絶縁層３５の上には、引き出し電極３９及び制御電極４０が形成されている。引き出し電極３９はエミッタ領域３８を取り囲むように、絶縁層３４の開口部３５の縁部に形成されている。また、制御電極４０はｎ型半導体領域３２とｎ型半導体領域３３との間のｐ型半導体基板３１の表面の上方に位置するように形成されている。そして、引き出し電極３９には電圧Ｖｇが印加され、制御電極４０には電圧Ｖｃが印加されるように、電極３９、４０が夫々配線に接続されている。
【００２７】
このように構成された冷電子放出素子においては、エミッタ領域３８をドレイン、制御電極４０をＭＯＳＦＥＴのチャネル電流を制御するゲートと見れば、従来からよく知られたＭＯＳＦＥＴ構造をしている。そこで、引き出し電極３５に正電圧Ｖｇを印加すると、電子がエミッタ領域３８から放出され、このエミッタ尖鋭端からの電界放出電流は、この尖鋭端に誘起される電界強度、即ち引き出し電極３９の電圧Ｖｇで決定される。一方、制御電極４０にも正電圧を印加すると、ｎ型半導体領域３２、３３間の基板表面には、即ち、引き出し電極３９及び制御電極４０の下方のｐ型基板の表面には、ｎ型の反転層が形成される。これにより、２つのｎ型半導体領域３２、３３間には、ｎチャネルが形成され、ソース電極及びｎ型半導体領域３３（ソース領域）からこのｎチャネルを経てｎ型半導体領域３２（エミッタ領域３８）に電子が供給される。このようにして、エミッタ領域３８から放出される電子が補給され、安定して電界放出が継続される。
【００２８】
この放出電流は、電圧Ｖｇを制御することにより任意に制御することができる。また、この電圧Ｖｇとは独立して制御電極４０に印加する電圧Ｖｃを制御することにより、ｎ型反転層（チャネル）の幅を制御することができ、エミッタ領域３８への供給電流を制御することができる。即ち、この制御電極には５乃至１０ボルト程度の低い電圧をかけて、チャネル電流を制御することができ、結果として、５乃至１０ボルトの低い電圧でエミッタ先端から実際に真空に放出される電流を制御することができる。
【００２９】
即ち、制御電極４０に対し、その下方の基板表面に反転層を形成するに十分な電圧が印加された場合のみ、電子がソース電極３７から制御電極下のチャネル及び引き出し電極下のチャネルを通ってエミッタ領域３８に供給され、その尖鋭端から真空に放出される。このとき、電界放射電流は引き出し電極の電圧Ｖｇに指数関数的に依存して増大するのに対し、チャネル電流は制御電極の電圧Ｖｃの自乗に概ね依存して増大する。従って、引き出し電極の電圧Ｖｇを比較的高めに設定することにより、電界放射電流がチャネル電流よりも大きくなるように制御することが可能となる。このため、引き出し電極３９に対して十分に高い電圧、例えば７０Ｖ程度を印加して、理論的な電界放出電流が基板表面のチャネル電流よりも大きくなるようにすると、チャネルから供給された電子は直ちにエミッタ先端から放出される。つまり、エミッタ先端からの放出電流はチャネル電流で制御される。従って、極めて安定に、かつ再現性のよい放出電流特性が得られる。
【００３０】
本実施例においては、引き出し電極３９及び制御電極４０は同一の絶縁層３４上に堆積した同一導電体膜から両者間に間隙形成することにより容易に形成することができる。従って、その製造プロセスは極めて簡単である。実際、図６に示す従来の冷電子放出素子のように、引き出し電極１７と制御電極１８とを面内に離間した厚さが異なる２種類の絶縁層２０、２１上に個別に形成するのに比べると、少なくとも二つの作業工程を省略でき、その結果、コストが低減され、歩留が向上する。
【００３１】
また、図１と図６との比較から明らかなように、１素子当たりの所要面積は、本実施例の方が小さくて済み、素子の小型化及び高集積化を図ることができる。
【００３２】
図２は、本発明の第２の実施例に係る冷電子放出素子を示す断面図であり、図１と同一物には同一符号を付してその詳細な説明は省略する。
【００３３】
本実施例は基板３１自身にも電圧Ｖｓを印加するようにした点が図１の第１実施例と異なる。この基板印加電圧Ｖｓを制御することにより、各電極下の基板表面に反転層を形成するために必要な電圧、即ち閾値電圧を制御でき、結果として基板上に形成された全ての工ミッタ領域に対して供給される電流量を一括して制御できる機能を実現することができる。
【００３４】
実際、ソース電極３７に対して負となるように基板３１に電圧Ｖｓを印加することにより、閾値電圧が上がり、結果としてエミッタ領域３８から放出される電流量を減少させることができる。これは、フラツトパネルディスプレイなどでの画面全体の明るさを制御するのに有効である。
【００３５】
なお、本発明は上記実施例に限定されず、種々の変形が可能である。上記実施例はｐ型半導体基板の表面にｎ型領域を形成し、このｎ型領域に形成された突起を有するエミッタ領域３８もｎ型半導体で形成した場合のものである。
【００３６】
図３は、尖鋭端を有するエミッタ領域４１がｐ型半導体基板４２の表面を円錐状に突出させ、この円錐状の部分の表面から一定厚さの部分をｎ型領域にしたものである。このように基板表面にはｎ型領域がなくても、尖鋭端を含む部分がｎ型半導体であれば、これはエミッタ領域４１として機能する。但し、このエミッタ領域４１の周縁部が絶縁層４３の下方に回り込んでいることが必要である。これにより、引き出し電極４５及び制御電極４６に正電圧を印加したときに形成される反転層４４がエミッタ領域４１と接続され、チャネルとなることができる。
【００３７】
図４は、尖鋭端を有する円錐状のエミッタ領域４７が金属で形成されているものである。このエミッタ領域４７は基板４２の表面に形成されたｎ型半導体領域４８と接触しており、上記各実施例と同様に、反転層４４からｎ型半導体領域４８を経て金属からなるエミッタ領域４７に電子が供給される。
【００３８】
これらの図３、４に示す冷電子放出素子においても、本発明の効果を奏することは明らかである。
【００３９】
また、１個の第１のｎ型半導体領域に、１個の突起のみではなく、複数個の突起を設けることもできる。この場合に、これらの複数個の突起に対して１個の引き出し電極を設けても良いし、各突起に対して個別に引き出し電極を設けることもできる。
【００４０】
更に、第１のｎ型半導体領域に隣接するように、ｐ型半導体層の表面に第３のｎ型半導体領域を形成し、この第３のｎ型半導体領域に電子を放出する突起を設けるようにしてもよい。更にまた、この第３の半導体領域及びその突起は複数個設けることもできる。
【００４１】
【発明の効果】
以上説明したように、本発明においては、冷電子放出素子のエミッタ領域から電子を引き出す引き出し電極と、反転層を制御してチャネル電流を制御する制御電極とを同一の絶縁層上に堆積した同一導電体膜から両者間に間隙を形成することにより容易に形成することができる。従って、その製造プロセスは極めて簡単であり、製造歩留も高い。また、本発明は、ドレイン領域がなく、エミッタ領域とソース領域のみを設けるだけであるので、１素子当たりの所要面積は極めて小さくて足り、素子の小型化及び高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す断面図である。
【図２】本発明の第２実施例を示す断面図である。
【図３】本発明の第３実施例を示す断面図である。
【図４】本発明の第４実施例を示す断面図である。
【図５】従来の冷電子放出素子を示す断面図である。
【図６】従来の他の冷電子放出素子を示す断面図である。
【符号の説明】
３１、４２：ｐ型基板
３２、３３、４８：ｎ型半導体領域
３４、４３：絶縁層
３５、３６：開口部
３７：ソース電極
３８、４１、４７：エミッタ領域
３９、４５：電子引き出し電極
４０４６：制御電極
Claims (10)
- ｐ型半導体層と、このｐ型半導体層の表面に形成された第１及び第２のｎ型半導体領域と、前記ｐ型半導体層上に形成され前記ｎ型半導体領域に整合する部分に開口部を有する絶縁層と、この絶縁層の上に形成され相互に絶縁された第１及び第２の電極とを有し、前記第１のｎ型半導体領域は少なくとも１個の突起を有し、その周縁部が前記絶縁層の縁部の下に延出していてエミッタ領域を形成しており、前記第２のｎ型半導体領域はその上にソース電極が形成されてソース領域を構成しており、前記第１電極は前記第１のｎ型半導体領域の前記突起から電子を放出させる電子引き出し電極であり、前記第２電極は前記第１及び第２のｎ型半導体領域間の前記ｐ型半導体層の表面に形成する反転層を制御する制御電極であり、前記第１及び第２の電極は同一の絶縁層上に堆積された同一の導電体膜から両者間に間隙を形成することにより形成されたものであることを特徴とする冷電子放出素子。
- 前記第１電極は前記第１のｎ型半導体領域が設けられた開口部を取り囲むように前記絶縁層上に形成されており、前記第２電極は前記第１電極との間に間隙を有して前記絶縁層上に形成されていることを特徴とする請求項１に記載の冷電子放出素子。
- 前記ｐ型半導体層は、ｐ型半導体基板であることを特徴とする請求項１又は２に記載の冷電子放出素子。
- 前記第１及び第２の電極の間隔は、前記絶縁層の厚さと、前記半導体基板の不純物濃度と、前記電極に印加する電圧とにより決まる前記半導体基板表面の空乏層の厚さの２倍以下であることを特徴とする請求項１乃至３のいずれか１項に記載の冷電子放出素子。
- 前記第１電極には電子引き出し電圧を印加し、前記第２電極にはチャネル電流制御電圧を印加するように構成されていることを特徴とする請求項１乃至４のいずれか１項に記載の冷電子放出素子。
- 前記第１電極には電子引き出し電圧を印加し、前記第２電極にはチャネル電流制御電圧を印加し、前記ｐ型層にはチャネル電流を制御する基板バイアス電圧を印加するように構成されていることを特徴とする請求項１乃至４のいずれか１項に記載の冷電子放出素子。
- 前記第１のｎ型半導体領域に隣接して前記ｐ型半導体層の表面に形成された１又は２以上の夫々少なくとも１個の突起を有する第３のｎ型半導体領域と、この第３のｎ型半導体領域の前記突起に電界を印加する引き出し電極とを有することを特徴とする請求項１に記載の冷電子放出素子。
- ｐ型半導体層と、このｐ型半導体層の表面に形成されたエミッタ領域及びｎ型半導体からなるソース領域と、これらのエミッタ領域及びソース領域に整合する位置に開口部を有する絶縁層と、この絶縁層の上に形成され相互に絶縁分離された引き出し電極及び制御電極と、前記ソース領域の上に形成されたソース電極とを有し、前記エミッタ領域はｐ型半導体層の表面に突出した部分が形成され、この突出部上に層状に形成されたｎ型半導体領域であり、このｎ型半導体領域の周縁部が前記絶縁層の縁部の下に延出しており、前記引き出し電極は前記エミッタ領域の近傍に設けられ、前記制御電極は前記エミッタ領域とソース領域との間の前記ｐ型半導体層の上方に設けられており、前記引き出し電極及び前記制御電極は同一の絶縁層上に堆積された同一の導電体膜から両者間に間隙を形成することにより形成されたものであることを特徴とする冷電子放出素子。
- ｐ型半導体層と、このｐ型半導体層の表面に形成されたエミッタ領域及びｎ型半導体からなるソース領域と、これらのエミッタ領域及びソース領域に整合する位置に開口部を有する絶縁層と、この絶縁層の上に形成され相互に絶縁分離された引き出し電極及び制御電極と、前記ソース領域の上に形成されたソース電極とを有し、前記エミッタ領域はｐ型半導体層の表面に形成したｎ型半導体領域の上に、突出するように形成された金属部であり、前記ｎ型半導体領域の周縁部が前記絶縁層の縁部の下に延出しており、前記引き出し電極は前記エミッタ領域の近傍に設けられ、前記制御電極は前記エミッタ領域とソース領域との間の前記ｐ型半導体層の上方に設けられており、前記引き出し電極及び前記制御電極は同一の絶縁層上に堆積された同一の導電体膜から両者間に間隙を形成することにより形成されたものであることを特徴とする冷電子放出素子。
- ｐ型半導体層と、このｐ型半導体層の表面に形成されたエミッタ領域及びｎ型半導体からなるソース領域と、これらのエミッタ領域及びソース領域に整合する位置に開口部を有する絶縁層と、この絶縁層の上に形成され相互に絶縁分離された引き出し電極及び制御電極と、前記ソース領域の上に形成されたソース電極とを有し、前記エミッタ領域はｐ型半導体層の表面にその中心部が突出するように形成されたｎ型半導体領域であり、このｎ型半導体領域の周縁部が前記絶縁層の縁部の下に延出しており、前記引き出し電極は前記エミッタ領域の近傍に設けられ、前記制御電極は前記エミッタ領域とソース領域との間の前記ｐ型半導体層の上方に設けられており、前記引き出し電極及び前記制御電極は同一の絶縁層上に堆積された同一の導電体膜から両者間に間隙を形成することにより形成されたものであることを特徴とする冷電子放出素子。
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