JPH1012129A - 冷陰極電界放出電子源及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 セルフアライン手法を用いて、簡単な工程
で、かつ、エミッタ密度を低下させることなく、グレイ
型エミッタに高精度にＦＥＴを作り込むことにより、エ
ミッション電流均一化を実現する新規の冷陰極電界放出
電子源の構造及びその製造方法を提供するものである。 【解決手段】 この冷陰極電界放出電子源は、ｎ型シリ
コンからなる半導体基板２１、半導体基板２１の表面に
円錐状に形成されたｎ型シリコンであるエミッタ２２、
エミッタの根元を取り囲むように半導体基板２１に形成
したｐ型シリコン領域２３、エミッタ２２を取り囲んで
ｐ型シリコン領域２３を覆うように形成されたＳｉＯ₂
からなる絶縁層２４、絶縁層２４の表面に形成されたＮ
ｂからなるゲート電極２５、ｐ型シリコン領域２３から
絶縁層２４上に引き出されているＦＥＴゲート電極２６
から構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、冷陰極電界放出と
呼ばれる強電界放出現象を利用して、半導体基板上に形
成された突起状の電子放出部（エミッタ）から電子を放
出する冷陰極電界放出電子源に係わり、特に、各エミッ
タからの放出電流を均一化する手段を有する冷陰極電界
放出電子源及びその製造方法に関するものである。

【０００２】

【従来の技術】従来の冷陰極電界放出電子源の動作及び
製造方法は、スタンフォード リサーチ インスティチ
ュート（Stanford Research Institute）のシー・エー
・スピント（C.A. Spindt）らによるジャーナル オブ
アプライド フィジックス（Journal of Applied Phy
sics）の第４７巻、１２号、５２４８〜５２６３頁（１
９７６年１２月）に発表された研究報告により公知であ
り、シー・エー・スピント等による米国特許第４，３０
７，５０７号及びエイチ・エフ・グレイ（H.F. Gray）
等による米国特許第４，５１３，３０８号に開示されて
いる。

【０００３】冷陰極電界放出電子源は、その用途とし
て、例えば高周波用微小三極管や薄型表示素子等の構成
要素として考察されており、冷陰極は、電界放出の原理
により電子を放出する多数の微小な突起状のエミッタ
と、エミッタに電界を加えて電子を放出させるためのゲ
ート電極とを備えている。

【０００４】このような冷陰極電界放出電子源におい
て、エミッタ先端の電界が１０⁷Ｖ／ｃｍ程度となるよ
うにゲート電極に正電圧を印加すると、エミッタから電
子が放出されるが、個々のエミッタから流れる電流は、
一般に数μＡ程度と微小であり、上記のような一般の用
途に所望される電流量を得るためには、多数のエミッタ
をアレイ状に集積し、同時に動作させなければならな
い。

【０００５】ところが、エミッタ先端の電界は、エミッ
タ先端の曲率半径に大きく依存することが、理論的にも
実験的にも検証されている（例えば、Technical Digest
ofIVMC 91,1991,72〜73頁）。冷陰極電界放出電子源に
おいては、エミッタ先端の曲率半径は、一般に数十〜数
ｎｍと極めて小さく、均一に作製することが困難であ
る。そのため、アレイ構造をとった場合、各エミッタか
らの電子放出がばらついたり、一部のエミッタの過電流
を伴う短絡により、素子全体まで破壊が広がるという現
象が起こりやすかった。

【０００６】そこで、冷陰極電界放出電子源の電流均一
化の方法として、従来は、例えば、日本電気株式会社の
栗山等により、トランジスタを基板に作り込んでエミッ
タと直列に接続する構造が提案されている。（特開平７
−１３０２８１号公報）。

【０００７】図１０は、この公報に記載されている冷陰
極電界放出電子源の断面図である。図１０（Ａ）は、接
合型電界効果トランジスタを一体化した冷陰極電界放出
電子源の断面図である。この冷陰極電界放出電子源は、
接合型電界効果トランジスタ（以下、電界効果トランジ
スタをＦＥＴと略称する）を作り込んだ半導体基板１０
１上に、導電体からなるエミッタ１０２を作製したもの
である。エミッタ１０２を取り囲むように絶縁層１０３
が形成され、その上には電子源用のゲート電極１０４が
設けられている。半導体基板１０１は、円筒状のｎ型シ
リコン１０５を取り囲む形状を持つｐ型シリコン１０６
およびｎ⁺型シリコン１０７とで接合型ＦＥＴを形成し
ている。ｐ型シリコン１０６に印加する電圧を変化させ
ることにより、ｎ⁺型シリコン１０７からチャネルとな
るｎ型シリコン１０５に流れる電流を制御することがで
きる。

【０００８】図１０（Ｂ）は、絶縁ゲート型ＦＥＴを一
体化した冷陰極電界放出電子源の断面図である。この冷
陰極電界放出電子源は、表面に沿って絶縁ゲート型ＦＥ
Ｔを作り込んだ半導体基板１１１上に、導電体からなる
エミッタ１１２を作製したものである。エミッタ１１２
を取り囲むように絶縁層１１３が形成され、その上には
電子源用のゲート電極１１４が設けられている。半導体
基板１１１は、ｎ型シリコン１１５、ｐ型シリコン１１
６、ｎ⁺型シリコン１１７、ソース電極１１８および絶
縁ゲート１１９とで絶縁ゲート型ＦＥＴを形成してお
り、絶縁ゲート１１９に印加する電圧を変化させること
により、ソース電極１１８からチャネルとなる絶縁ゲー
ト１１９下のｐ型シリコン１１６の表面及びｎ型シリコ
ン１１５に流れる電流を制御することができる。

【０００９】図１０（Ａ），（Ｂ）とも、一部のエミッ
タ１０２，１１２が破壊してもエミッタに対応するＦＥ
Ｔにより電流が制限されるため、電子源全体の破壊を防
ぐことができる。

【００１０】

【発明が解決しようとする課題】従来の冷陰極電界放出
電子源におけるエミッタ電流均一化の１つの方法とし
て、図１０（Ａ）に示すように、半導体基板に接合型Ｆ
ＥＴを作り込むものでは、基板へのエミッタ作製に先が
けてＦＥＴを形成しておかなければならず、電界放出電
子源の構造としては、いわゆるスピント型にならざるを
得ない。従って、半導体基板に一体加工にできる、いわ
ゆるグレイ型に比較して、ＦＥＴとエミッタを別々に作
成するので、作製工程数やコストが増加してしまう。ま
た、接合型ＦＥＴを作り込むためにｐ型シリコン１５中
に作成した円柱状のｎ型シリコン１６の真上に、エミッ
タを作製しなければならないが、そのためのマスキング
工程にセルフアラインの手法を用いることが不可能であ
り、製造工程が複雑になるという不都合がある。さら
に、接合型ＦＥＴの動作を均一とするためには、円柱状
のｎ型シリコンの直径に高い寸法精度が要求される。

【００１１】従来の冷陰極電界放出電子源におけるエミ
ッタ電流均一化のもう１つの方法として、図１０（Ｂ）
に示すように、半導体基板上に絶縁ゲート型ＦＥＴを作
り込むものでも、接合型ＦＥＴと同じ上述の不都合を持
つ。さらに、この方法では、特開平７−１３０２８１号
公報に記載されているように、１００Ｖ以上の耐圧を得
るためには、２つのｎ型シリコン１１７の間隔を１０μ
ｍ程度に離さなければならず、エミッタ密度が１桁程度
低下するという、実用化上極めて大きなデメリットが存
在する。

【００１２】本発明は、上述した従来の技術における問
題点に鑑みてなされたものであり、セルフアライン手法
を用いて、簡単な工程で、かつ、エミッタ密度を低下さ
せることなく、グレイ型エミッタに高精度にＦＥＴを作
り込むことにより、エミッション電流均一化を実現する
新規のＦＥＴ一体型冷陰極電界放出電子源の構造及びそ
の製造方法を提供するものである。

【００１３】

【課題を解決するための手段】請求項１の発明は、第１
導電型の半導体基板と、前記半導体基板上に形成され、
且つ急峻な先端部を有する第１導電型の半導体からなる
エミッタと、前記エミッタ先端部を取り囲むように形成
された第２導電型の半導体領域と、前記半導体領域上に
あって前記エミッタ先端部を取り囲むように形成された
絶縁層と、前記絶縁層上に形成された電子源ゲート電極
と、を備える冷陰極電界放出電子源である。この冷陰極
電界放出電子源は、前記半導体基板をソース、前記エミ
ッタをドレイン、前記半導体領域をゲートとする接合型
電界効果トランジスタ構造をなす。前記半導体基板と前
記電子源ゲート電極間の印加電圧によってエミッタから
放出される電流量が前記接合型ＦＥＴにより変調される
ことを特徴とする。

【００１４】請求項２の発明は、請求項１の冷陰極電界
放出電子源の製造方法である。第１導電型の半導体基板
上におけるエミッタ形成位置にマスクを形成し、前記半
導体基板表面をエッチングして、前記マスク下に急峻な
先端部を持つ第１導電型半導体のエミッタを形成する。
前記エミッタ先端部を取り囲むように第２導電型の半導
体領域を形成し、前記半導体領域上に絶縁層を形成し、
前記マスク近傍の絶縁層上に電子源ゲート電極を形成す
る。その後、エッチングによりエミッタ先端部を露出さ
せて、冷陰極電界放出電子源を製造する。

【００１５】請求項３の発明は、第１導電型の半導体基
板と、前記第１導電型の半導体基板上に形成され、且つ
第１導電型半導体の急峻な先端部と、前記半導体基板と
エミッタ先端部との間に設られた第２導電型の半導体領
域を有するエミッタと、前記半導体領域上にあって前記
エミッタ先端部を取り囲むように形成された絶縁層と、
該絶縁層上に形成されたゲート電極と、を備える冷陰極
電界放出電子源である。この冷陰極電界放出電子源も、
請求項１と同様に、前記半導体基板をソース、前記エミ
ッタ先端部をドレイン、前記半導体領域をチャネル形成
領域とするＭＯＳ電界効果トランジスタ構造をなす。前
記半導体基板と前記ゲート電極間の印加電圧によってエ
ミッタから放出される電流量が前記ＭＯＳ電界効果トラ
ンジスタにより変調されることを特徴とする。

【００１６】請求項４の発明は、請求項３の冷陰極電界
放出電子源の製造方法である。第１導電型の半導体基板
上に第２導電型半導体層及び第１導電型半導体層を積層
した積層基板を用いて、該積層基板上におけるエミッタ
形成位置にマスクを形成する。前記積層基板表面をエッ
チングして、前記マスク下に急峻な第１導電型半導体の
先端部と、前記半導体基板とエミッタ先端部との間に設
られた第２導電型の半導体領域とを有するエミッタを形
成する。前記半導体基板及び前記半導体領域上に絶縁層
を形成し、前記マスク近傍まで前記絶縁層上にゲート電
極を形成する。その後、エッチングによりエミッタ先端
部を露出させて冷陰極電界放出電子源を製造する。

【００１７】請求項５の発明は、請求項３の冷陰極電界
放出電子源の他の製造方法である。第１導電型の半導体
基板上に第２導電型半導体層を形成した積層基板を用い
て、該積層基板上におけるエミッタ形成位置にマスクを
形成する。前記積層基板の表面をエッチングして、前記
マスク下に急峻な先端部を有する第２導電型半導体のエ
ミッタを形成する。前記半導体基板及び前記エミッタ上
に絶縁層を形成し、前記マスク近傍まで前記絶縁層の表
面にゲート電極を形成する。その後、エッチングにより
エミッタ先端部を露出させ、該エミッタ先端部に第１導
電型半導体を形成する。

【００１８】請求項６の発明は、請求項３記載の冷陰極
電界放出電子源のおいて、前記半導体基板と前記エミッ
タ先端部の少なくとも一方を導電体に置き換えることで
ショットキー障壁を設けたことを特徴とする構成であ
る。

【００１９】請求項７の発明は、請求項４記載の冷陰極
電界放出電子源の製造方法のおいて、前記積層基板であ
る前記半導体基板と前記第１導電型半導体層の少なくと
も一方を導電体に置き換えることを特徴とし、請求項６
の冷陰極電界放出電子源を製造する方法である。

【００２０】請求項８の発明は、請求項５記載の冷陰極
電界放出電子源の製造方法において、前記半導体基板と
前記エミッタ先端部に形成する第１導電型半導体の少な
くとも一方を導電体に置き換えることを特徴とし、請求
項６記載の冷陰極電界放出電子源を製造する方法であ
る。

【００２１】請求項１、３、６に記載の冷陰極電界放出
電子源においては、グレイ型電界放出エミッタにＦＥＴ
を作り込むことにより、ＦＥＴの電流飽和特性により、
エミッタから放出される電子電流を制限することができ
る。これらの冷陰極電界放出電子源に電圧をかけると、
ＦＥＴのＩ−Ｖ特性とエミッタのＩ−Ｖ特性との釣り合
いによってエミッタから放出される電流の大きさが決ま
る。そのため、エミッタ形状のバラツキによる電子放出
のバラツキは生ぜず、均一な電流が得られ、ＦＥＴを組
み込んでいない単純な冷陰極電界放出電子源の場合に比
して、はるかに大きな放出電流を取り出すことができ
る。また、エミッタの一部が破壊し短絡しても、その部
分を流れる電流は、破壊したエミッタに対応するＦＥＴ
により制限されるため、電子源全体の破壊を防ぐことが
できる。また請求項３、６の冷陰極電界放出電子源にお
いては、ＭＯＳＦＥＴをエミッタそのものに縦方向に組
み込んでいるため、ＭＯＳＦＥＴを組み込んでいない通
常の単純な冷陰極電界放出電子源の場合と同じエミッタ
密度となり、したがって、絶縁ゲート型ＦＥＴを表面に
沿って作り込んだ従来例（図１０（Ｂ））の如きエミッ
タ密度の低下を引き起こすことなくアレイ状に集積化す
ることができる。

【００２２】請求項２、４、５、７、８の記載の冷陰極
電界放出電子源においては、半導体基板と一体に加工成
形しているため、従来の半導体基板を用いてスピント型
にせざるを得なかった場合に比べて、実用化に当たって
作製技術・コストの面で有利である。また、加工工程全
体を通じて、セルフアライン手法が使用でき、複雑なマ
スク合わせが不要であるため、製作工程が簡単であると
ともに、寸法精度を極めて高くすることができる。ま
た、再現性が極めて良好であり、高い歩留まりを得るこ
とができる。

【００２３】

【発明の実施の形態】本発明の実施形態について図面を
参照しながら説明する。 ＜第１実施形態＞図１は、本発明に係る冷陰極電界放出
電子源の第１実施形態を示す断面図である。同図におい
て、この冷陰極電界放出電子源は、ｎ型シリコンからな
る半導体基板２１、半導体基板２１の表面に円錐状に形
成されたｎ型シリコンであるエミッタ２２、エミッタの
根元を取り囲むように半導体基板２１に形成したｐ型シ
リコン領域２３、エミッタ２２を取り囲んでｐ型シリコ
ン領域２３を覆うように形成されたＳｉＯ₂からなる絶
縁層２４、絶縁層２４の表面に形成されたＮｂ（ニオ
ブ）からなる電子源ゲート電極２５、ｐ型シリコン領域
２３から絶縁層２４上に引き出されているＦＥＴゲート
電極２６から構成されている。この冷陰極電界放出電子
源は、半導体基板２１をソース、前記エミッタ２２をド
レイン、前記ｐ型シリコン領域２３をゲートとする接合
型ＦＥＴ構造をしている。

【００２４】この冷陰極電界放出電子源は、ＦＥＴの電
流飽和特性により、エミッタから放出される電子電流を
制限することができる。電子源ゲート電極２５及びＦＥ
Ｔゲート電極２６と半導体基板２１の間に電圧をかける
と、図２のようなＦＥＴのＩ−Ｖ特性とエミッタのＩ−
Ｖ特性との釣り合いによってエミッタから放出される電
流の大きさが決まる。そのため、エミッタ形状のバラツ
キによる電子放出のバラツキは生ぜず、均一な電流が得
られ、その結果ＦＥＴを用いない場合に比べて、はるか
に大きな電流を取り出すことができる。また、エミッタ
の一部が破壊し短絡しても、その部分を流れる電流は、
破壊したエミッタに対応するＦＥＴにより制限されるた
め、電子源全体の破壊を防ぐことができる。

【００２５】次に、この冷陰極電界放出電子源の製造方
法を説明する。図３の（Ａ）〜（Ｈ）は、この冷陰極電
界放出電子源の製造方法を示す説明図である。文章の前
のアルファベットは、対応する図を表す。 （Ａ）ｎ型シリコン基板２１上に３０００オングストロ
ームの熱酸化膜２７を形成する。 （Ｂ）上記熱酸化膜２７からフォト行程を用いて、直径
２．６μｍの円形のパターンを形成する。 （Ｃ）半導体基板２１のシリコンを上記円形のパターン
の酸化膜２７をマスクとしてＲＩＥ（反応性イオンエッ
チング）装置で、ＳＦ₆（六フッ化硫黄）を用いて等方
性エッチングする。この等方性エッチングは、縦横のエ
ッチング比が１：１である必要はなく、１．５〜２：１
程度のエッチング比で行うと良い。サイドエッチ深さ
は、１．０μｍにする。 （Ｄ）円形のパターンの酸化膜２７をマスクとして、イ
オン注入装置を用いて、イオン注入を行う。エミッタを
形成するための円形のパターンの酸化膜２７をマスクと
して用いるため、ｐ型シリコン領域２３が、セルフアラ
インで形成される。原料としては、Ｂ（ホウ素）を用い
る。イオン注入は、チャネル効果を避けるため（基板が
結晶の場合）と、ＦＥＴで電流制御をしやすくするた
め、斜め方向から半導体基板２１を回転して行う。イオ
ン注入深さは０．５μｍ、イオン注入角度は３０度、ド
ーズ量は、アクセプタの密度が、半導体基板２１のドナ
ー密度の２倍になるようにする。イオン注入層の活性化
と結晶性回復のため、８００〜９００℃でアニールをす
る。 （Ｅ）エミッタ先端の曲率半径を小さくし、絶縁層２４
を形成するため、４０００オングストロームの熱酸化膜
２４を形成する。 （Ｆ）ゲート電極２５の金属として、例えばＮｂを蒸着
する。用いる金属は、Ｎｂに限らず目的に応じたものを
用いればよい。 （Ｇ）円形のパターンの酸化膜２７及びエミッタ先端部
上の酸化膜２４をバッファードフッ酸を用いて除去し、
エミッタ２２の先端を露出させる。エッチング時間は、
Ｓｉ基板の裏面の酸化膜が除去される時間プラス３０秒
を目安に行うと良い。 （Ｈ）ｐ型シリコン領域２３上にＦＥＴゲート電極２６
を形成し完成する。

【００２６】このように、グレイ型電子源を用い、半導
体基板と一体に加工成形しているため、従来の半導体基
板を用いてスピント型にせざるを得なかった場合に比べ
て、実用化に当たって作製技術・コストの面で有利であ
る。また、加工工程全体を通じて、セルフアライン手法
が使用でき、複雑なマスク合わせが不要であるため、製
作工程が簡単であるとともに、寸法精度を極めて高くす
ることができる。また、再現性が極めて良好であり、高
い歩留まりを得ることができる。

【００２７】＜第２実施形態＞図４は、本発明に係る冷
陰極電界放出電子源の第２実施形態を示す断面図であ
る。同図において、冷陰極電界放出電子源は、ｎ⁺型シ
リコンからなる半導体基板３１、半導体基板３１の表面
に円錐状に形成されたｎ⁺型シリコンであるエミッタ先
端部３２、半導体基板３１とエミッタ先端部３２の間に
あるエミッタの基部に形成されたｐ型シリコン領域３
３、エミッタ先端部３２を取り囲むように形成されたＳ
ｉＯ₂からなる絶縁層３４、絶縁層３４の表面に形成さ
れたＮｂからなるゲート電極３５から構成されている。
この冷陰極電界放出電子源は、半導体基板３１をソー
ス、エミッタ先端部３２をドレイン、ｐ型シリコン領域
３３をチャネル形成領域とするＭＯＳＦＥＴ構造をして
いる。

【００２８】このＭＯＳＦＥＴは、第１実施形態と同様
に、エミッタに電流が流れているときは、常に飽和領域
で動作するため、エミッタの特性がばらついていても、
エミッタに流れる電流は一定になる。また、ＭＯＳＦＥ
Ｔをエミッタそのものに縦方向に組み込んでいるため、
ＭＯＳＦＥＴを組み込んでいない通常の単純な冷陰極電
界放出電子源の場合と同じエミッタ密度でアレイ状に集
積化することができる。したがって、図１０（Ｂ）に示
した従来例に比して基板表面に沿って横方向に組み込ま
れたＭＯＳＦＥＴ専用の領域が不要になり、従来例に対
して、１桁程度のエミッタ密度の向上が可能である。

【００２９】図５の（Ａ）〜（Ｈ）は、この冷陰極電界
放出電子源の製造方法を示す説明図である。文章の前の
アルファベットは、対応する図を表す。 （Ａ）ｎ⁺型シリコン基板３１上にｐ型シリコン３３と
ｎ⁺型シリコン３２をこの順にエピタキシャル成長させ
る。 （Ｂ）上記基板上に、３０００オングストロームの熱酸
化膜３７を形成する。 （Ｃ）上記熱酸化膜３７からフォト行程を用いて、直径
２．６μｍの円形のパターンを形成する。 （Ｄ）基板のシリコン３１，３２，３３を上記円形のパ
ターンの酸化膜３７をマスクとしてＲＩＥ装置で、ＳＦ
₆を用いて等方性エッチングする。この等方性エッチン
グは、縦横のエッチング比が１：１である必要はなく、
１．５〜２：１程度のエッチング比で行うと良い。サイ
ドエッチ深さは、１．０μｍにし、縦方向のエッチング
は基板のｎ⁺型シリコン３１がエッチングされる深さま
で行う。 （Ｅ）エミッタ先端の曲率半径を小さくし、絶縁層３４
を形成するため、４０００オングストロームの熱酸化膜
を形成する。 （Ｆ）ゲート電極３５の金属として、例えばＮｂを蒸着
する。用いる金属は、Ｎｂに限らず目的に応じたものを
用いればよい。 （Ｇ）円形のパターンの酸化膜３７及びエミッタ先端部
上の酸化膜３４をバッファードフッ酸を用いて除去し、
エミッタの先端部３２を出して完成する。エッチング時
間は、Ｓｉ基板の裏面の酸化膜が除去される時間プラス
３０秒を目安に行うと良い。

【００３０】図６の（Ａ）〜（Ｈ）は、この冷陰極電界
放出電子源の他の製造方法を示す説明図である。文章の
前のアルファベットは、対応する図を表す。 （Ａ）ｎ⁺型シリコン基板３１上にｐ型シリコン３３を
エピタキシャル成長させる。 （Ｂ）上記基板３１上に、３０００オングストロームの
熱酸化膜３７を形成する。 （Ｃ）上記熱酸化膜３７からフォト行程を用いて、直径
２．６μｍの円形のパターンを形成する。 （Ｄ）基板のシリコンを上記円形のパターンの酸化膜３
７をマスクとしてＲＩＥ装置で、ＳＦ₆を用いて等方性
エッチングする。この等方性エッチングは、縦横のエッ
チング比が１：１である必要はなく、１．５〜２：１程
度のエッチング比で行うと良い。サイドエッチ深さは、
１．０μｍにし、縦方向のエッチングは基板のｎ⁺型シ
リコン３１がエッチングされる深さまで行う。 （Ｅ）エミッタ先端の曲率半径を小さくし、絶縁層３４
を形成するため、４０００オングストロームの熱酸化膜
を形成する。 （Ｆ）ゲート金属３５として、例えばＮｂを蒸着する。
用いる金属は、Ｎｂに限らず目的に応じたものを用いれ
ばよい。 （Ｇ）円形のパターンの酸化膜３７及びエミッタ先端部
上の酸化膜３４をバッファードフッ酸を用いて除去し、
エミッタ先端を出して完成する。エッチング時間は、Ｓ
ｉ基板の裏面の酸化膜が除去される時間プラス３０秒を
目安に行うと良い。 （Ｈ）エミッタ先端にイオン注入法や拡散法によりドナ
ーを注入し、ドナーを活性化してｎ⁺型シリコンである
エミッタ先端部３２を形成し完成する。

【００３１】これらの冷陰極電界放出電子源の製造方法
では、ｎ⁺−ｐ−ｎ⁺あるいはｎ⁺−ｐなどの積層半導体
基板を用いることにより、エミッタそのものに縦方向に
ＭＯＳＦＥＴを作り込むものであり、セルフアライン手
法を用いて簡単で高精度にＭＯＳＦＥＴを作り込むこと
ができるのみでなく、従来例にみられるようなＭＯＳＦ
ＥＴの作り込みに伴うエミッタ密度の低下を起こすこと
が全くない。

【００３２】＜第３実施形態＞図７は、本発明に係る冷
陰極電界放出電子源の第３実施形態を示す断面図であ
る。この冷陰極電界放出電子源は、第２実施形態におい
て半導体基板とエミッタ先端部の少なくとも一方を導電
体にすることでショットキー障壁を設けたことを特徴と
する。図７（Ａ）がエミッタ先端側にショットキー障壁
を設けたもので、図７（Ｂ）は基板側にショットキー障
壁を設けたものである。図７（Ａ）に示す冷陰極電界放
出電子源は、ｐ型シリコン領域３３がエミッタの先端内
部を占め、その先端表面部分が、例えばＴａからなる導
電体４２で形成される。ｐ型シリコン領域３３と導電体
４２の間でショットキー障壁を形成する。一方、図７
（Ｂ）に示す冷陰極電界放出電子源は、図４のｎ⁺型シ
リコンの基板３１を導電体４１に置き換え、エミッタ基
部のｐ型シリコン領域３３との間にショットキー障壁を
形成する。図７（Ａ）（Ｂ）の他の部分は、第２実施形
態と同じなので、対応する部分に同一符号を付し、説明
は省略する。これら冷陰極電界放出電子源は、ショット
キー障壁は有するが、基本的に第２実施形態と同様に、
エミッタがドレイン、ｐ型シリコン領域がチャネル形成
領域、基板がソースのＭＯＳＦＥＴを構成する。このＭ
ＯＳＦＥＴは、第２実施形態と同じように、エミッタに
電流が流れているときは、常に飽和領域で動作するた
め、エミッタの特性がばらついていてもエミッタに流れ
る電流は一定になる。

【００３３】図８（Ａ）〜（Ｈ）は、図７（Ａ）に示す
冷陰極電界放出電子源の製造方法を示す説明図である。
文章の前のアルファベットは、対応する図を表す。 （Ａ）ｎ⁺型シリコン基板３１上にｐ型シリコン３３を
エピタキシャル成長させる。 （Ｂ）上記基板上に、３０００オングストロームの熱酸
化膜３７を形成する。 （Ｃ）上記熱酸化膜３７からフォト行程を用いて、直径
２．６μｍの円形のパターンを形成する。 （Ｄ）基板のシリコン３１，３３を上記円形のパターン
の酸化膜３７をマスクとしてＲＩＥ装置で、ＳＦ₆を用
いて等方性エッチングする。この等方性エッチングは、
縦横のエッチング比が１：１である必要はなく、１．５
〜２：１程度のエッチング比で行うと良い。サイドエッ
チ深さは１．０μｍにし、縦方向のエッチングは基板の
ｎ⁺型シリコン３１がエッチングされる深さまで行う。 （Ｅ）エミッタ先端の曲率半径を小さくし、絶縁層３４
を形成するため、４０００オングストロームの熱酸化膜
を形成する。 （Ｆ）ゲート金属３５として、例えばＮｂを蒸着する。
用いる金属は、Ｎｂに限らず目的に応じたものを用いれ
ばよい。 （Ｇ）円形のパターンの酸化膜３７及びエミッタ先端部
上の酸化膜３４をバッファードフッ酸を用いて除去し、
エミッタ先端を出す。エッチング時間は、Ｓｉ基板の裏
面の酸化膜が除去される時間プラス３０秒を目安に行う
と良い。 （Ｈ）エミッタ先端に導電体４２、例えば、Ｔａを蒸着
し完成する。用いる導電体４２は、ｐ型シリコン３３と
ショットキー接合をし、真空準位が、シリコンと同程度
かシリコンより低いものを用いるとよい。

【００３４】図９（Ａ）〜（Ｇ）は、図７（Ｂ）に示す
冷陰極電界放出電子源の製造方法を示す説明図である。
文章の前のアルファベットは、対応する図を表す。 （Ａ）例えばＣｏシリサイドの導電体基板４１上にｐ型
シリコン３３とｎ⁺型シリコン３２を成長させる。 （Ｂ）上記基板４１上に、３０００オングストロームの
熱酸化膜３７を形成する。 （Ｃ）上記熱酸化膜３７からフォト行程を用いて、直径
２．６μｍの円形のパターンを形成する。 （Ｄ）基板４１上のシリコン３２，３３を上記円形のパ
ターンの酸化膜３７をマスクとしてＲＩＥ装置で、ＳＦ
₆を用いて等方性エッチングする。この等方性エッチン
グは、縦横のエッチング比が１：１である必要はなく、
１．５〜２：１程度のエッチング比で行うと良い。サイ
ドエッチ深さは、１．０μｍにし、縦方向のエッチング
は基板の導電体４１がでるまで行う。 （Ｅ）エミッタ先端の曲率半径を小さくするため、４０
００オングストロームの熱酸化膜を形成し、絶縁層３４
を形成するため、ＳｉＯ₂をＣＶＤ等で４０００〜５０
００オングストローム堆積する。 （Ｆ）ゲート電極３５の金属として、例えばＮｂを蒸着
する。用いる金属は、Ｎｂに限らず目的に応じたものを
用いればよい。 （Ｇ）円形のパターンの酸化膜３７及びエミッタ先端部
上の酸化膜３４をバッファードフッ酸を用いて除去し、
エミッタ先端を露出して完成する。エッチング時間は、
Ｓｉ基板の裏面の酸化膜が除去される時間プラス３０秒
を目安に行うと良い。こうして、これら製造方法におい
て、第２実施形態と同様に実施例基板にｎ⁺−ｐあるい
は導電体−ｐ−ｎ⁺シリコンを用いたことで、セルフア
ラインで冷陰極電界放出電子源にＭＯＳＦＥＴを組み込
むことができる。

【００３５】なお、以上実施施形態においては、半導体
としてＳｉを用いているが、一般的な半導体としてＳｉ
を用いているだけであり、半導体である限りどのような
半導体を用いてもよいことは言うまでもない。また、絶
縁層として熱酸化膜のＳｉＯ₂を用いているが、絶縁層
としてはこれに限るわけではなく、ＳｉＮ、ＴｉＯ等、
一般に絶縁物質として知られている物質であればいずれ
でもよく、その成膜法も熱酸化に限らず、真空蒸着法、
スパッタ法等、薄膜作成法として知られている方法のい
ずれでもよい。

【００３６】また、絶縁膜の厚さも４０００オングスト
ロームに限られるものではなく、充分の耐圧さえ得られ
れば、どのような厚さでもよいことは言うまでもない。
その他の各作成プロセスで用いられた具体的な数値も上
記の数値に限られるものではない。また、第１、第２及
び第３実施形態において、ｎ型半導体及びｐ型半導体を
用いているが、導電型の異なる半導体であれば、どのよ
うな組み合わせでもよい。

【００３７】

【発明の効果】請求項１、３、６の発明では、冷陰極電
界放出電子源のエミッタにＦＥＴを組み込むことによ
り、ＦＥＴの電流飽和特性により、エミッタから放出さ
れる電子電流を制限することができる。そのため、エミ
ッタ形状のバラツキによる電子放出のバラツキは生ぜ
ず、均一な電流が得られ、ＦＥＴを用いない場合に比べ
て、はるかに大きな電流を取り出すことができる。ま
た、エミッタの一部が破壊し短絡しても、その部分を流
れる電流は、破壊したエミッタに対応するＦＥＴにより
制限されるため、電子源全体の破壊を防ぐことができ
る。

【００３８】特に、請求項３及び６の発明では、ＭＯＳ
ＦＥＴをエミッタそのものに縦方向に組み込んでいるた
め、ＭＯＳＦＥＴを組み込んでいない通常の単純な冷陰
極電界放出電子源の場合と同じエミッタ密度でアレイ状
に集積化することができる。

【００３９】請求項２、４、５、７及び８の発明では、
半導体基板と一体に加工成形しているため、従来の半導
体基板を用いてスピント型にせざるを得なかった場合に
比べて、実用化に当たって作製技術・コストの面で有利
である。また、加工工程全体を通じて、セルフアライン
手法が使用でき、複雑なマスク合わせが不要であるた
め、製作工程が簡単であるとともに、寸法精度を極めて
高くすることができる。また、再現性が極めて良好であ
り、高い歩留まりを得ることができる。

【００４０】特に、請求項４、５、７及び８の発明で
は、請求項３に記載されている冷陰極電界放出電子源の
製造方法であり、積層基板を用いてエミッタそのものに
縦方向にＭＯＳＦＥＴを作り込むものであり、セルフア
ライン手法を用いて簡単で高精度にＭＯＳＦＥＴを作り
込むことができるのみでなく、従来例にみられるような
ＭＯＳＦＥＴの作り込みに伴うエミッタ密度の低下を起
こすことが全くない。

【図面の簡単な説明】

【図１】本発明に係る冷陰極電界放出電子源の第１実施
形態を示す断面図である。

【図２】ＦＥＴのＩ−Ｖ特性とエミッタのＩ−Ｖ特性を
示す特性図である。

【図３】（Ａ）〜（Ｈ）は、この冷陰極電界放出電子源
の製造方法を示す説明図である。

【図４】本発明に係る陰極電界放出電子源の第２実施形
態を示す断面図である。

【図５】（Ａ）〜（Ｇ）は、この冷陰極電界放出電子源
の製造方法を示す説明図である。

【図６】（Ａ）〜（Ｈ）は、この冷陰極電界放出電子源
の他の製造方法を示す説明図である。

【図７】（Ａ）及び（Ｂ）は、本発明に係る冷陰極電界
放出電子源の第３実施形態を示す断面図である。

【図８】（Ａ）〜（Ｈ）は、図７（Ａ）に示す冷陰極電
界放出電子源の他の製造方法を示す説明図である。

【図９】（Ａ）〜（Ｇ）は、図７（Ｂ）に示す冷陰極電
界放出電子源の他の製造方法を示す説明図である。

【図１０】（Ａ）及び（Ｂ）は、従来の冷陰極電界放出
電子源を示す断面図である。

【符号の説明】

２１ ｎ⁺型シリコン ２２ エミッタ ２３ ｐ型シリコン領域 ２４ 絶縁層 ２５ ゲート電極 ２６ ＦＥＴゲート電極

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板と、 前記半導体基板上に形成され、且つ急峻な先端部を有す
   る第１導電型の半導体からなるエミッタと、 前記エミッタ先端部を取り囲むように形成された第２導
   電型の半導体領域と、 前記半導体領域上にあって前記エミッタ先端部を取り囲
   むように形成された絶縁層と、 前記絶縁層上に形成された電子源ゲート電極と、を備
   え、 前記半導体基板をソース、前記エミッタをドレイン、前
   記半導体領域をゲートとする接合型電界効果トランジス
   タ構造をなし、 前記半導体基板と前記電子源ゲート電極間の印加電圧に
   よってエミッタから放出される電流量が前記接合型ＦＥ
   Ｔにより変調されることを特徴とする冷陰極電界放出電
   子源。
2. 【請求項２】 第１導電型の半導体基板上におけるエミ
   ッタ形成位置にマスクを形成し、 前記半導体基板表面をエッチングして、前記マスク下に
   急峻な先端部を持つ第１導電型半導体のエミッタを形成
   し、 前記エミッタ先端部を取り囲むように第２導電型の半導
   体領域を形成し、 前記半導体領域上に絶縁層を形成し、 前記マスク近傍の絶縁層上に電子源ゲート電極を形成し
   た後、 エッチングによりエミッタ先端部を露出させることを特
   徴とする冷陰極電界放出電子源の製造方法。
3. 【請求項３】 第１導電型の半導体基板と、 前記第１導電型の半導体基板上に形成され、且つ第１導
   電型半導体の急峻な先端部と、前記半導体基板とエミッ
   タ先端部の間に設られた第２導電型の半導体領域とを有
   するエミッタと、 前記半導体領域上にあって前記エミッタ先端部を取り囲
   むように形成された絶縁層と、 該絶縁層上に形成されたゲート電極と、を備え、 前記半導体基板をソース、前記エミッタ先端部をドレイ
   ン、前記半導体領域をチャネル形成領域とするＭＯＳ電
   界効果トランジスタ構造をなし、 前記半導体基板と前記ゲート電極間の印加電圧によって
   エミッタから放出される電流量が前記ＭＯＳ電界効果ト
   ランジスタにより変調されることを特徴とする冷陰極電
   界放出電子源。
4. 【請求項４】 第１導電型の半導体基板上に第２導電型
   半導体層及び第１導電型半導体層を積層した積層基板を
   用いて、該積層基板上におけるエミッタ形成位置にマス
   クを形成し、 前記積層基板表面をエッチングして、前記マスク下に急
   峻な第１導電型半導体の先端部と、前記半導体基板とエ
   ミッタ先端部との間に設られた第２導電型の半導体領域
   とを有するエミッタを形成し、 前記半導体基板及び前記半導体領域上に絶縁層を形成
   し、 前記マスク近傍まで前記絶縁層上にゲート電極を形成し
   た後、 エッチングによりエミッタ先端部を露出させることを特
   徴とする冷陰極電界放出電子源の製造方法。
5. 【請求項５】 第１導電型の半導体基板上に第２導電型
   半導体層を形成した積層基板を用いて、該積層基板上に
   おけるエミッタ形成位置にマスクを形成し、 前記積層基板の表面をエッチングして、前記マスク下に
   急峻な先端部を有する第２導電型半導体のエミッタを形
   成し、 前記半導体基板及び前記エミッタ上に絶縁層を形成し、 前記マスク近傍まで前記絶縁層の表面にゲート電極を形
   成した後、 エッチングによりエミッタ先端部を露出させ、該エミッ
   タ先端部に第１導電型半導体を形成することを特徴とす
   る冷陰極電界放出電子源の製造方法。
6. 【請求項６】 前記半導体基板と前記エミッタ先端部の
   少なくとも一方を導電体に置き換えることでショットキ
   ー障壁を設けたことを特徴とする請求項３記載の冷陰極
   電界放出電子源。
7. 【請求項７】 前記積層基板において、前記半導体基板
   と前記第１導電型半導体層の少なくとも一方を導電体に
   置き換えることを特徴とする請求項４記載の冷陰極電界
   放出電子源の製造方法。
8. 【請求項８】 前記半導体基板と前記エミッタ先端部に
   形成する第１導電型半導体の少なくとも一方を導電体に
   置き換えることを特徴とする請求項５記載の冷陰極電界
   放出電子源の製造方法。