JP3282950B2 - 電界放出型電子素子及びその製造方法 - Google Patents
電界放出型電子素子及びその製造方法Info
- Publication number
- JP3282950B2 JP3282950B2 JP26412995A JP26412995A JP3282950B2 JP 3282950 B2 JP3282950 B2 JP 3282950B2 JP 26412995 A JP26412995 A JP 26412995A JP 26412995 A JP26412995 A JP 26412995A JP 3282950 B2 JP3282950 B2 JP 3282950B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- field emission
- substrate
- layer
- electronic device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
- Cold Cathode And The Manufacture (AREA)
- Electrodes For Cathode-Ray Tubes (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電界放出の原理に
基づいて電子を放出する冷陰極を有する電界放出型電子
素子及びその製造方法に関する。
基づいて電子を放出する冷陰極を有する電界放出型電子
素子及びその製造方法に関する。
【０００２】
【従来の技術】電界放出型電子素子の冷陰極から放出さ
れる電子により陽極電流を一定にすることは実用上極め
て重要なことである。また、これをアレイ化して使用す
る際には、各冷陰極の形状のばらつきに基づいた曲率半
径の相違から動作電圧に差が生じる。従って、動作電圧
の比較的小さい冷陰極の場合、大きな陽極電流が流れる
一方、動作電圧の比較的大きい冷陰極の場合、殆ど陽極
電流が流れず、均一な動作が得られない上、特に前者の
場合には、過剰の陽極電流が流れてしまい、素子の破壊
が起こる虞れがある。このような問題を軽減するために
従来より種々の提案がなされている。
れる電子により陽極電流を一定にすることは実用上極め
て重要なことである。また、これをアレイ化して使用す
る際には、各冷陰極の形状のばらつきに基づいた曲率半
径の相違から動作電圧に差が生じる。従って、動作電圧
の比較的小さい冷陰極の場合、大きな陽極電流が流れる
一方、動作電圧の比較的大きい冷陰極の場合、殆ど陽極
電流が流れず、均一な動作が得られない上、特に前者の
場合には、過剰の陽極電流が流れてしまい、素子の破壊
が起こる虞れがある。このような問題を軽減するために
従来より種々の提案がなされている。
【０００３】図６は抵抗により陽極電流を制限する従来
の電界放出型電子素子の構造を示す概略断面図である。
図６において、３０はガラス基板、３１は陰極電極、３
２は高抵抗ａ-Ｓｉ層、３３はゲート絶縁膜、３４はゲ
ート電極、３５はＭｏからなる冷陰極、３６は陽極であ
る。このような構造を有する電界放出型電子素子におい
て、陰極電極３１とゲート電極３４との間に６０Ｖの電
圧を印加すると、冷陰極３５から電子が放出され、この
放出された電子は２００Ｖの陽極電圧で陽極３６に集め
られる。この場合、陽極電流が流れると、高抵抗ａ-Ｓ
ｉ層３２で電圧降下が生じ、陰極電極３１-ゲート電極
３４間への電圧印加が抑制され、これに伴い陽極電流が
制限されることになる。
の電界放出型電子素子の構造を示す概略断面図である。
図６において、３０はガラス基板、３１は陰極電極、３
２は高抵抗ａ-Ｓｉ層、３３はゲート絶縁膜、３４はゲ
ート電極、３５はＭｏからなる冷陰極、３６は陽極であ
る。このような構造を有する電界放出型電子素子におい
て、陰極電極３１とゲート電極３４との間に６０Ｖの電
圧を印加すると、冷陰極３５から電子が放出され、この
放出された電子は２００Ｖの陽極電圧で陽極３６に集め
られる。この場合、陽極電流が流れると、高抵抗ａ-Ｓ
ｉ層３２で電圧降下が生じ、陰極電極３１-ゲート電極
３４間への電圧印加が抑制され、これに伴い陽極電流が
制限されることになる。
【０００４】図７はＦＥＴを用いて陽極電流を制限する
従来の電界放出型電子素子の構造を示す概略断面図であ
る。図７において、４０は陰極電極、４１はＦＥＴ（電
界効果型トランジスタ）が集積形成されたＳｉ基板、４
２はゲート絶縁膜、４３はゲート電極、４４はＳｉから
なる冷陰極、４５はＦＥＴのゲート、４６はＦＥＴのソ
ース、４７はＦＥＴのドレインである。以上のような構
造を有する電界放出型電子素子において、陽極電流の一
部をＦＥＴのゲート４５に帰還させることにより、ＦＥ
Ｔのソース４６-ドレイン４７間の電流を制御すること
ができ、陽極電流の安定化を図っている。
従来の電界放出型電子素子の構造を示す概略断面図であ
る。図７において、４０は陰極電極、４１はＦＥＴ（電
界効果型トランジスタ）が集積形成されたＳｉ基板、４
２はゲート絶縁膜、４３はゲート電極、４４はＳｉから
なる冷陰極、４５はＦＥＴのゲート、４６はＦＥＴのソ
ース、４７はＦＥＴのドレインである。以上のような構
造を有する電界放出型電子素子において、陽極電流の一
部をＦＥＴのゲート４５に帰還させることにより、ＦＥ
Ｔのソース４６-ドレイン４７間の電流を制御すること
ができ、陽極電流の安定化を図っている。
【０００５】図８はバイポーラトランジスタを用いて陽
極電流を制限する従来の電界放出型電子素子の構造を示
す概略断面図である。図８において、５０はＮ型Ｓｉ、
５１はＰ型Ｓｉ、５２はＮ型Ｓｉ、５３はゲート絶縁
膜、５４はゲート電極、５５は冷陰極（エミッタ）であ
る。なお、冷陰極５５はＮ型Ｓｉ５２と直列に接続され
ている。以上のような構造を有する電界放出型電子素子
においては、Ｐ型Ｓｉ５１のバイアスを変化させて陽極
電流を制御している。
極電流を制限する従来の電界放出型電子素子の構造を示
す概略断面図である。図８において、５０はＮ型Ｓｉ、
５１はＰ型Ｓｉ、５２はＮ型Ｓｉ、５３はゲート絶縁
膜、５４はゲート電極、５５は冷陰極（エミッタ）であ
る。なお、冷陰極５５はＮ型Ｓｉ５２と直列に接続され
ている。以上のような構造を有する電界放出型電子素子
においては、Ｐ型Ｓｉ５１のバイアスを変化させて陽極
電流を制御している。
【０００６】
【発明が解決しようとする課題】しかしながら、前述し
た従来の電界放出型電子素子のうち、高抵抗層を挿入し
て放出電子により陽極電流の一定化を図る素子では、そ
の高抵抗層は極めて高い抵抗値が必要であり、このた
め、特に冷陰極での駆動電圧の増大、高抵抗層での高電
力消費、高速応答の低下等の不都合が生じる。また、Ｆ
ＥＴを用いた素子では、各冷陰極ごとに平面配列状にＦ
ＥＴを形成するため、素子の歩留まりの低下、あるいは
アレイとした場合には、集積度の低下を招くという問題
がある。さらに、バイポーラトランジスタを用いた素子
では、トランジスタのコレクタ上に冷陰極が形成されて
おり、このような構造では集積度は増大するが、その位
置合わせの困難さに基づいた歩留まりの低下を招くとい
う問題がある。
た従来の電界放出型電子素子のうち、高抵抗層を挿入し
て放出電子により陽極電流の一定化を図る素子では、そ
の高抵抗層は極めて高い抵抗値が必要であり、このた
め、特に冷陰極での駆動電圧の増大、高抵抗層での高電
力消費、高速応答の低下等の不都合が生じる。また、Ｆ
ＥＴを用いた素子では、各冷陰極ごとに平面配列状にＦ
ＥＴを形成するため、素子の歩留まりの低下、あるいは
アレイとした場合には、集積度の低下を招くという問題
がある。さらに、バイポーラトランジスタを用いた素子
では、トランジスタのコレクタ上に冷陰極が形成されて
おり、このような構造では集積度は増大するが、その位
置合わせの困難さに基づいた歩留まりの低下を招くとい
う問題がある。
【０００７】本発明は、上記従来の課題を解決するため
になされたものであり、その目的とするところは、集積
度及び歩留まりの低下を招くことなく、陽極電流の安定
化及びアレイでの大電流化を図ることができる電界放出
型電子素子及びその製造方法を提供する。
になされたものであり、その目的とするところは、集積
度及び歩留まりの低下を招くことなく、陽極電流の安定
化及びアレイでの大電流化を図ることができる電界放出
型電子素子及びその製造方法を提供する。
【０００８】
【課題を解決するための手段】本発明は、電界放出の原
理に基づいて電子を放出する冷陰極を有する電界放出型
電子素子において、半導体基板と、その上に順次積層し
た第１及び第２の半導体層とからなる能動素子構造を有
し、第１の半導体層は該層下面全体が半導体基板と接す
る構造で、且つ前記冷陰極は急峻な先端を形成する部分
を残して、第1及び第２の半導体層をエッチングした電
界放出型電子素子基板と、前記冷陰極を取り囲むゲート
電極とを具備し、前記電界放出型電子素子基板がＰＮＰ
又はＮＰＮトランジスタ構造を有し、前記半導体基板が
エミッタに、前記第１の半導体層がベースに、前記第２
の半導体層がコレクタにそれぞれ相当することを特徴と
する電界放出型電子素子である。
理に基づいて電子を放出する冷陰極を有する電界放出型
電子素子において、半導体基板と、その上に順次積層し
た第１及び第２の半導体層とからなる能動素子構造を有
し、第１の半導体層は該層下面全体が半導体基板と接す
る構造で、且つ前記冷陰極は急峻な先端を形成する部分
を残して、第1及び第２の半導体層をエッチングした電
界放出型電子素子基板と、前記冷陰極を取り囲むゲート
電極とを具備し、前記電界放出型電子素子基板がＰＮＰ
又はＮＰＮトランジスタ構造を有し、前記半導体基板が
エミッタに、前記第１の半導体層がベースに、前記第２
の半導体層がコレクタにそれぞれ相当することを特徴と
する電界放出型電子素子である。
【０００９】前記トランジスタを構成するＰ型半導体及
びＮ型半導体は、元素半導体、II-IV族化合物半導体及
びこれらの混晶、ＳｉＣ及びＭｇ x Ｚｎ y Ｃｄ 1-x-y Ｓ u Ｓ
ｅ v Ｔｅ 1-u-v （０≦ｘ、ｙ、ｕ、ｖ）からなる群から選
ばれるのが好ましい。
びＮ型半導体は、元素半導体、II-IV族化合物半導体及
びこれらの混晶、ＳｉＣ及びＭｇ x Ｚｎ y Ｃｄ 1-x-y Ｓ u Ｓ
ｅ v Ｔｅ 1-u-v （０≦ｘ、ｙ、ｕ、ｖ）からなる群から選
ばれるのが好ましい。
【００１０】また、本発明は、電界放出の原理に基づい
て電子を放出する冷陰極を有する電界放出型電子素子の
製造方法において、半導体基板と、その上に順次積層し
た第１及び第２の半導体層とからなる能動素子構造を有
する基板の上表面にマスク層を形成するマスク層形成工
程と、前記マスク層にパターニングを施してマスクを形
成するマスク形成工程と、前記マスク下以外の第１及び
第２の半導体層をエッチングし、前記第１の半導体層は
該層下面全体が半導体基板と接している段階でエッチス
トップし、冷陰極の基本となる凸部を形成する凸部形成
工程とを含み、前記基板がＰＮＰ又はＮＰＮトランジス
タ構造を有し、前記半導体基板がエミッタに、前記第一
の半導体層がベースに、前記第２の半導体層がコレクタ
にそれぞれ相当することを特徴とする電界放出型電子素
子の製造方法である。
て電子を放出する冷陰極を有する電界放出型電子素子の
製造方法において、半導体基板と、その上に順次積層し
た第１及び第２の半導体層とからなる能動素子構造を有
する基板の上表面にマスク層を形成するマスク層形成工
程と、前記マスク層にパターニングを施してマスクを形
成するマスク形成工程と、前記マスク下以外の第１及び
第２の半導体層をエッチングし、前記第１の半導体層は
該層下面全体が半導体基板と接している段階でエッチス
トップし、冷陰極の基本となる凸部を形成する凸部形成
工程とを含み、前記基板がＰＮＰ又はＮＰＮトランジス
タ構造を有し、前記半導体基板がエミッタに、前記第一
の半導体層がベースに、前記第２の半導体層がコレクタ
にそれぞれ相当することを特徴とする電界放出型電子素
子の製造方法である。
【００１１】前記トランジスタを構成するＰ型半導体及
びＮ型半導体は、元素半導体、II-IV族化合物半導体及
びこれらの混晶、ＳｉＣ及びＭｇ x Ｚｎ y Ｃｄ 1-x-y Ｓ u Ｓ
ｅ v Ｔｅ 1-u-v （０≦ｘ、ｙ、ｕ、ｖ）からなる群から選
ばれるのが好ましい。
びＮ型半導体は、元素半導体、II-IV族化合物半導体及
びこれらの混晶、ＳｉＣ及びＭｇ x Ｚｎ y Ｃｄ 1-x-y Ｓ u Ｓ
ｅ v Ｔｅ 1-u-v （０≦ｘ、ｙ、ｕ、ｖ）からなる群から選
ばれるのが好ましい。
【００１２】
【００１３】
【００１４】
【発明の実施の形態】上述したように、本発明にかかる
電界放出型電子素子の基板は、ＰＮＰ又はＮＰＮトラン
ジスタ構造を有しており、また、このトランジスタを構
成するＰ型又はＮ型半導体の材料としては種々のものが
使用され得るが、例えば、Ｓｉ、Ｇｅ等の元素半導体、
ＩｎＰ、ＧａＡｓ、ＧａＰ、ＧａＮ等のII-IV族化合物
半導体及びこれらの混晶、ＳｉＣ、ＭｇxＺｎyＣｄ
1-x-yＳuＳｅvＴｅ1-u-v（０≦ｘ、ｙ、ｕ、ｖ）等が挙
げられる。
電界放出型電子素子の基板は、ＰＮＰ又はＮＰＮトラン
ジスタ構造を有しており、また、このトランジスタを構
成するＰ型又はＮ型半導体の材料としては種々のものが
使用され得るが、例えば、Ｓｉ、Ｇｅ等の元素半導体、
ＩｎＰ、ＧａＡｓ、ＧａＰ、ＧａＮ等のII-IV族化合物
半導体及びこれらの混晶、ＳｉＣ、ＭｇxＺｎyＣｄ
1-x-yＳuＳｅvＴｅ1-u-v（０≦ｘ、ｙ、ｕ、ｖ）等が挙
げられる。
【００１５】さらに、本発明にかかる電界放出型電子素
子の基板を作製するにあたっては、半導体材料としてＳ
ｉ又はＧｅを使用する場合は、不純物拡散法又は気相エ
ピタキシャル法で、半導体材料としてＩｎＰ、ＧａＡｓ
又はＧａＰを使用する場合は、液相エピタキシャル法、
気相エピタキシャル法又は分子線エピタキシャル法で、
半導体材料としてＧａＮを使用する場合は、気相エピタ
キシャル法で、半導体材料としてＳｉＣを使用する場合
は、液相エピタキシャル法又は気相エピタキシャル法
で、半導体材料としてＭｇxＺｎyＣｄ1-x-yＳuＳｅvＴ
ｅ1-u-v（０≦ｘ、ｙ、ｕ、ｖ）使用する場合は、気相
エピタキシャル法又は分子線エピタキシャル法で、それ
ぞれ基板を作製する。
子の基板を作製するにあたっては、半導体材料としてＳ
ｉ又はＧｅを使用する場合は、不純物拡散法又は気相エ
ピタキシャル法で、半導体材料としてＩｎＰ、ＧａＡｓ
又はＧａＰを使用する場合は、液相エピタキシャル法、
気相エピタキシャル法又は分子線エピタキシャル法で、
半導体材料としてＧａＮを使用する場合は、気相エピタ
キシャル法で、半導体材料としてＳｉＣを使用する場合
は、液相エピタキシャル法又は気相エピタキシャル法
で、半導体材料としてＭｇxＺｎyＣｄ1-x-yＳuＳｅvＴ
ｅ1-u-v（０≦ｘ、ｙ、ｕ、ｖ）使用する場合は、気相
エピタキシャル法又は分子線エピタキシャル法で、それ
ぞれ基板を作製する。
【００１６】
【実施例】（実施例１） 図１（ａ）〜（ｆ）は本発明にかかる電界放出型電子素
子の製造工程の一実施例を示す側方視縦断面図である。
まず、図１（ａ）に示す如く、抵抗率が２〜３Ωｃｍの
Ｎ型Ｓｉ半導体からなる半導体基板１上に通常の気相エ
ピタキシャル成長法（ＣＶＤ法）を用いてＰ型Ｓｉ半導
体からなるエピタキシャル層２（キャリア濃度：１×１
０18／ｃｍ3）、続いてＮ型Ｓｉ半導体からなるエピタ
キシャル層３（キャリア濃度：１×１０17／ｃｍ3）を
順次積層し、ＮＰＮトランジスタ構造を有する基板を作
製した。なお、半導体基板１はエミッタに、エピタキシ
ャル層２はベースに、エピタキシャル層３はコレクタに
それぞれ相当する。
子の製造工程の一実施例を示す側方視縦断面図である。
まず、図１（ａ）に示す如く、抵抗率が２〜３Ωｃｍの
Ｎ型Ｓｉ半導体からなる半導体基板１上に通常の気相エ
ピタキシャル成長法（ＣＶＤ法）を用いてＰ型Ｓｉ半導
体からなるエピタキシャル層２（キャリア濃度：１×１
０18／ｃｍ3）、続いてＮ型Ｓｉ半導体からなるエピタ
キシャル層３（キャリア濃度：１×１０17／ｃｍ3）を
順次積層し、ＮＰＮトランジスタ構造を有する基板を作
製した。なお、半導体基板１はエミッタに、エピタキシ
ャル層２はベースに、エピタキシャル層３はコレクタに
それぞれ相当する。
【００１７】次に、この基板の表面を通常のＲＣＡ洗浄
法で清浄した後、１１００℃で２２分のウェット酸化を
行い、膜厚３０００ÅのＳｉＯ2酸化膜を形成し、これ
をマスク層４とした。そして、このマスク層４に通常の
ホトリソグラフ法によりピッチ５μｍ、直径３μｍのパ
ターニングを施した後、反応性イオンエッチング法（Ｒ
ＩＥ法）により上記マスク層４をエッチングして図１
（ｂ）に示すように直径３μｍの円形状のマスク層のみ
を残し、これをマスク５とした。
法で清浄した後、１１００℃で２２分のウェット酸化を
行い、膜厚３０００ÅのＳｉＯ2酸化膜を形成し、これ
をマスク層４とした。そして、このマスク層４に通常の
ホトリソグラフ法によりピッチ５μｍ、直径３μｍのパ
ターニングを施した後、反応性イオンエッチング法（Ｒ
ＩＥ法）により上記マスク層４をエッチングして図１
（ｂ）に示すように直径３μｍの円形状のマスク層のみ
を残し、これをマスク５とした。
【００１８】次いで、上記マスク５を介してＮＰＮトラ
ンジスタ構造を有する基板を選択的にエッチングし、図
１（ｃ）に示す如く冷陰極の基本となる円錐形状の凸部
６を形成した。なお、エッチング深さは２μｍであり、
上記凸部６の上底は８０００Åであった。さらに、この
凸部６が形成された基板の表面に１１００℃で３０分の
ウェット酸化を行い、図１（ｄ）に示すように膜厚４０
００ÅのＳｉＯ2酸化膜を形成し、これをゲート絶縁膜
７とした。
ンジスタ構造を有する基板を選択的にエッチングし、図
１（ｃ）に示す如く冷陰極の基本となる円錐形状の凸部
６を形成した。なお、エッチング深さは２μｍであり、
上記凸部６の上底は８０００Åであった。さらに、この
凸部６が形成された基板の表面に１１００℃で３０分の
ウェット酸化を行い、図１（ｄ）に示すように膜厚４０
００ÅのＳｉＯ2酸化膜を形成し、これをゲート絶縁膜
７とした。
【００１９】続いて、図１（ｅ）に示す如く、前記ゲー
ト絶縁膜７上に電子ビーム蒸着法によりニオブ（Ｎｂ）
を膜厚が４０００Åとなるように堆積させ、これをゲー
ト電極８とした。最後に、フッ酸を用いてウェットエッ
チングによりマスク５を除去し、図１（ｆ）に示すよう
に冷陰極９を露出させた。
ト絶縁膜７上に電子ビーム蒸着法によりニオブ（Ｎｂ）
を膜厚が４０００Åとなるように堆積させ、これをゲー
ト電極８とした。最後に、フッ酸を用いてウェットエッ
チングによりマスク５を除去し、図１（ｆ）に示すよう
に冷陰極９を露出させた。
【００２０】図２は本実施例により得られた電界放出型
電子素子の駆動方法を示した説明図である。なお、図２
において示されていないが、エミッタ１及びベース２に
はそれぞれ電圧印加用電極が設けられた。図２に示す如
く、ＮＰＮトランジスタ構造を有する基板のエミッタ１
-ベース２間に順方向のバイアスがかかるように電圧ＶE
を印加し、エミッタ電流ＩEを流した。さらに、ゲート
電極８-ベース２間にゲート電圧ＶGを、陽極１０-ベー
ス２間に陽極電圧ＶAをそれぞれ印加した。図３はこの
ようにして電界放出型電子素子を駆動した場合の各部の
電圧-電流特性を示すグラフであり、図３（ａ）はトラ
ンジスタ部分の特性、図３（ｂ）は電子放出部分の特性
を示すグラフである。図３から明らかなように、エミッ
タ電圧ＶEを調整してエミッタ電流ＩEを４μＡに固定
し、この状態でゲート電圧ＶGを０から増加させていく
と動作領域が、、と推移して行き、陽極電流ＩA
は４μＡで一定になった。
電子素子の駆動方法を示した説明図である。なお、図２
において示されていないが、エミッタ１及びベース２に
はそれぞれ電圧印加用電極が設けられた。図２に示す如
く、ＮＰＮトランジスタ構造を有する基板のエミッタ１
-ベース２間に順方向のバイアスがかかるように電圧ＶE
を印加し、エミッタ電流ＩEを流した。さらに、ゲート
電極８-ベース２間にゲート電圧ＶGを、陽極１０-ベー
ス２間に陽極電圧ＶAをそれぞれ印加した。図３はこの
ようにして電界放出型電子素子を駆動した場合の各部の
電圧-電流特性を示すグラフであり、図３（ａ）はトラ
ンジスタ部分の特性、図３（ｂ）は電子放出部分の特性
を示すグラフである。図３から明らかなように、エミッ
タ電圧ＶEを調整してエミッタ電流ＩEを４μＡに固定
し、この状態でゲート電圧ＶGを０から増加させていく
と動作領域が、、と推移して行き、陽極電流ＩA
は４μＡで一定になった。
【００２１】（実施例２） 図４（ａ）〜（ｆ）は本発明にかかる電界放出型電子素
子の製造工程の他の実施例を示す側方視縦断面図であ
る。まず、図４（ａ）に示す如く、Ｎ型ＧａＡｓ半導体
からなる半導体基板１１上に通常の分子線エピタキシャ
ル法（ＭＢＥ法）を用いてＰ型ＧａＡｓ半導体からなる
エピタキシャル層１２（膜厚：１μｍ）、続いてＮ型Ｇ
ａＡｓ半導体からなるエピタキシャル層１３（膜厚：１
μｍ）を順次積層し、ＮＰＮトランジスタ構造を有する
基板を作製した。なお、半導体基板１１はエミッタに、
エピタキシャル層１２はベースに、エピタキシャル層１
３はコレクタにそれぞれ相当する。
子の製造工程の他の実施例を示す側方視縦断面図であ
る。まず、図４（ａ）に示す如く、Ｎ型ＧａＡｓ半導体
からなる半導体基板１１上に通常の分子線エピタキシャ
ル法（ＭＢＥ法）を用いてＰ型ＧａＡｓ半導体からなる
エピタキシャル層１２（膜厚：１μｍ）、続いてＮ型Ｇ
ａＡｓ半導体からなるエピタキシャル層１３（膜厚：１
μｍ）を順次積層し、ＮＰＮトランジスタ構造を有する
基板を作製した。なお、半導体基板１１はエミッタに、
エピタキシャル層１２はベースに、エピタキシャル層１
３はコレクタにそれぞれ相当する。
【００２２】次に、図４（ｂ）に示すように、このエピ
タキシャル層１３上にプラズマＣＶＤ法により膜厚２０
００ÅのＳｉＮ膜を形成し、これをマスク層１４とし
た。そして、このマスク層１４に通常のホトリソグラフ
法によりピッチ５μｍ、半径２μｍのパターニングを施
した後、反応性イオンエッチング法（ＲＩＥ法）により
マスク層１４をエッチングして図４（ｃ）に示す如く円
形状のマスク層のみを残し、これをマスク１５とした。
タキシャル層１３上にプラズマＣＶＤ法により膜厚２０
００ÅのＳｉＮ膜を形成し、これをマスク層１４とし
た。そして、このマスク層１４に通常のホトリソグラフ
法によりピッチ５μｍ、半径２μｍのパターニングを施
した後、反応性イオンエッチング法（ＲＩＥ法）により
マスク層１４をエッチングして図４（ｃ）に示す如く円
形状のマスク層のみを残し、これをマスク１５とした。
【００２３】次いで、上記マスク１５を介してＮＰＮト
ランジスタ構造を有する基板を硫酸過酸化水素系のウェ
ットエッチングし、図４（ｄ）に示す如く冷陰極の基本
となる円錐形状の凸部１６を形成した。そして、図４
（ｅ）に示すようにこの凸部６が形成された基板の表面
にプラズマＣＶＤ法により膜厚２０００ÅのＳｉＮ膜１
７を形成し、さらにＳｉＮ膜１７上にレジスト層１８を
形成した。続いて、図４（ｆ）に示す如く、通常のホト
リソグラフ法により冷陰極１９及びベース電極部２０を
露呈させた後、最後に、蒸着によりベース電極２０’を
形成した。半導体材料として本実施例において用いられ
たＧａＡｓはＳｉに比べて仕事関数が小さいので電子放
出電圧を４０Ｖ低減することができた。
ランジスタ構造を有する基板を硫酸過酸化水素系のウェ
ットエッチングし、図４（ｄ）に示す如く冷陰極の基本
となる円錐形状の凸部１６を形成した。そして、図４
（ｅ）に示すようにこの凸部６が形成された基板の表面
にプラズマＣＶＤ法により膜厚２０００ÅのＳｉＮ膜１
７を形成し、さらにＳｉＮ膜１７上にレジスト層１８を
形成した。続いて、図４（ｆ）に示す如く、通常のホト
リソグラフ法により冷陰極１９及びベース電極部２０を
露呈させた後、最後に、蒸着によりベース電極２０’を
形成した。半導体材料として本実施例において用いられ
たＧａＡｓはＳｉに比べて仕事関数が小さいので電子放
出電圧を４０Ｖ低減することができた。
【００２４】（実施例３）図５は実施例１により作製さ
れた電界放出型電子素子のアレイの駆動方法を示した説
明図である。図５に示す如く、実施例１で作製された電
界放出型電子素子を６００万個集積した電界放出型電子
素子アレイを実施例１と同一条件で駆動させたところ、
各素子が全て動作し、陽極電流ＩAが従来の１０ｍＡと
比較して２４Ａと極めて大きな値が得られた。
れた電界放出型電子素子のアレイの駆動方法を示した説
明図である。図５に示す如く、実施例１で作製された電
界放出型電子素子を６００万個集積した電界放出型電子
素子アレイを実施例１と同一条件で駆動させたところ、
各素子が全て動作し、陽極電流ＩAが従来の１０ｍＡと
比較して２４Ａと極めて大きな値が得られた。
【００２５】
【発明の効果】以上、説明したように、本発明の電界放
出型電子素子及びその製造方法によれば、Ｓｉ基板をト
ランジスタ構造にすると共に、トランジスタのコレクタ
自体を冷陰極とすることにより、陽極電流の安定化及び
アレイでの大電流化を図ることができる。また、このよ
うな電界放出型電子素子を利用することにより、ミリ波
デバイスの低雑音化、ディスプレイの発光均一化及び高
周波デバイスの高出力化を実現することができる。
出型電子素子及びその製造方法によれば、Ｓｉ基板をト
ランジスタ構造にすると共に、トランジスタのコレクタ
自体を冷陰極とすることにより、陽極電流の安定化及び
アレイでの大電流化を図ることができる。また、このよ
うな電界放出型電子素子を利用することにより、ミリ波
デバイスの低雑音化、ディスプレイの発光均一化及び高
周波デバイスの高出力化を実現することができる。
【図１】（ａ）〜（ｆ）は本発明にかかる電界放出型電
子素子の製造工程の一実施例を示す側方視縦断面図であ
る。
子素子の製造工程の一実施例を示す側方視縦断面図であ
る。
【図２】図１の工程により得られた電界放出型電子素子
の駆動方法を示した説明図である。
の駆動方法を示した説明図である。
【図３】図２に示す駆動方法により電界放出型電子素子
を駆動した場合の各部の電圧-電流特性を示すグラフで
あり、（ａ）はトランジスタ部分の特性、（ｂ）は電子
放出部分の特性を示すグラフである。
を駆動した場合の各部の電圧-電流特性を示すグラフで
あり、（ａ）はトランジスタ部分の特性、（ｂ）は電子
放出部分の特性を示すグラフである。
【図４】（ａ）〜（ｆ）は本発明にかかる電界放出型電
子素子の製造工程の他の実施例を示す側方視縦断面図で
ある。
子素子の製造工程の他の実施例を示す側方視縦断面図で
ある。
【図５】図１の工程により作製された電界放出型電子素
子のアレイの駆動方法を示した説明図である。
子のアレイの駆動方法を示した説明図である。
【図６】抵抗により陽極電流を制限する従来の電界放出
型電子素子の構造を示す概略断面図である。
型電子素子の構造を示す概略断面図である。
【図７】ＦＥＴを用いて陽極電流を制限する従来の電界
放出型電子素子の構造を示す概略断面図である。
放出型電子素子の構造を示す概略断面図である。
【図８】バイポーラトランジスタを用いて陽極電流を制
限する従来の電界放出型電子素子の構造を示す概略断面
図である。
限する従来の電界放出型電子素子の構造を示す概略断面
図である。
１ Ｎ型Ｓｉ半導体基板 ２ Ｐ型Ｓｉ半導体層 ３ Ｎ型Ｓｉ半導体層 ４ マスク層 ５ マスク ６ 凸部 ７ ゲート絶縁膜 ８ ゲート電極 ９ 冷陰極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 徳丸 照高 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 森田 裕子 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 沢幡 純一 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平９−63463（ＪＰ，Ａ) 特開 平７−226148（ＪＰ，Ａ) 特開 平７−130281（ＪＰ，Ａ) 特開 平６−20592（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 1/30 H01J 9/02 H01J 31/12
Claims (4)
- 【請求項１】 電界放出の原理に基づいて電子を放出す
る冷陰極を有する電界放出型電子素子において、 半導体基板と、その上に順次積層した第１及び第２の半
導体層とからなる能動素子構造を有し、第１の半導体層
は該層下面全体が半導体基板と接する構造で、且つ前記
冷陰極は急峻な先端を形成する部分を残して、第1及び
第２の半導体層をエッチングした電界放出型電子素子基
板と、前記冷陰極を取り囲むゲート電極とを具備し、 前記電界放出型電子素子基板がＰＮＰ又はＮＰＮトラン
ジスタ構造を有し、前記半導体基板がエミッタに、前記
第１の半導体層がベースに、前記第２の半導体層がコレ
クタにそれぞれ相当することを特徴とする電界放出型電
子素子。 - 【請求項２】 前記トランジスタを構成するＰ型半導体
及びＮ型半導体は、元素半導体、II-IV族化合物半導体
及びこれらの混晶、ＳｉＣ及びＭｇxＺｎyＣｄ1-x-yＳu
ＳｅvＴｅ1-u-v（０≦ｘ、ｙ、ｕ、ｖ）からなる群から
選ばれることを特徴とする請求項１記載の電界放出型電
子素子。 - 【請求項３】 電界放出の原理に基づいて電子を放出す
る冷陰極を有する電界放出型電子素子の製造方法におい
て、 半導体基板と、その上に順次積層した第１及び第２の半
導体層とからなる能動素子構造を有する基板の上表面に
マスク層を形成するマスク層形成工程と、前記マスク層
にパターニングを施してマスクを形成するマスク形成工
程と、前記マスク下以外の第１及び第２の半導体層をエ
ッチングし、前記第１の半導体層は該層下面全体が半導
体基板と接している段階でエッチストップし、冷陰極の
基本となる凸部を形成する凸部形成工程とを含み、 前記基板がＰＮＰ又はＮＰＮトランジスタ構造を有し、
前記半導体基板がエミッタに、前記第一の半導体層がベ
ースに、前記第２の半導体層がコレクタにそれぞれ相当
することを特徴とする電界放出型電子素子の製造方法。 - 【請求項４】 前記トランジスタを構成するＰ型半導体
及びＮ型半導体は、元素半導体、II-IV族化合物半導体
及びこれらの混晶、ＳｉＣ及びＭｇxＺｎyＣｄ1-x-yＳu
ＳｅvＴｅ1-u-v（０≦ｘ、ｙ、ｕ、ｖ）からなる群から
選ばれることを特徴とする請求項３記載の電界放出型電
子素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26412995A JP3282950B2 (ja) | 1995-10-12 | 1995-10-12 | 電界放出型電子素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26412995A JP3282950B2 (ja) | 1995-10-12 | 1995-10-12 | 電界放出型電子素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09106756A JPH09106756A (ja) | 1997-04-22 |
| JP3282950B2 true JP3282950B2 (ja) | 2002-05-20 |
Family
ID=17398875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26412995A Expired - Lifetime JP3282950B2 (ja) | 1995-10-12 | 1995-10-12 | 電界放出型電子素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3282950B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546581B1 (ko) * | 1999-06-14 | 2006-01-26 | 엘지전자 주식회사 | 전계방출소자의 제조방법 |
| KR100585523B1 (ko) * | 1999-12-10 | 2006-06-02 | 엘지전자 주식회사 | 전계방출소자의 에미터의 제조방법 |
-
1995
- 1995-10-12 JP JP26412995A patent/JP3282950B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09106756A (ja) | 1997-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4071360B2 (ja) | 半導体装置 | |
| JP2968014B2 (ja) | 微小真空管及びその製造方法 | |
| JP2928535B2 (ja) | 集積された多量子井戸光子及び電子デバイス | |
| US20010023947A1 (en) | Ultra high speed heterojunction bipolar transistor having a cantilevered base | |
| US4924283A (en) | Heterojunction bipolar transistor and process for fabricating same | |
| JP3282950B2 (ja) | 電界放出型電子素子及びその製造方法 | |
| JPH03155137A (ja) | 半導体デバイス及びその製造方法 | |
| US7276744B2 (en) | Semiconductor device and method of manufacturing the same | |
| US5275968A (en) | Method of producing a semiconductor light emitting device disposed in an insulating substrate | |
| JP3260502B2 (ja) | 電子放出素子 | |
| JPH0778962A (ja) | 量子多機能トランジスタおよびその製造方法 | |
| US6011291A (en) | Video display with integrated control circuitry formed on a dielectric substrate | |
| JP3319557B2 (ja) | 電子放出装置 | |
| JP3173186B2 (ja) | ショットキーバリア半導体装置の製造方法 | |
| JPH06162918A (ja) | 半導体電子放出素子並びにその製造方法 | |
| JP3403165B2 (ja) | 電子放出素子の製造方法 | |
| US20230025796A1 (en) | Semiconductor device | |
| JP2580281B2 (ja) | バイポーラトランジスタ素子 | |
| JP2526492B2 (ja) | 半導体装置の製造方法 | |
| JP2692971B2 (ja) | 半導体光放出素子 | |
| JP3261032B2 (ja) | 発光ダイオードアレイ | |
| JP4151861B2 (ja) | 冷電子放出素子及びその製造方法 | |
| JPH0236584A (ja) | 光電子集積回路およびその製造方法 | |
| JPH05109748A (ja) | 半導体装置およびその製造方法 | |
| JPH05109745A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080301 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090301 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100301 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100301 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110301 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120301 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130301 Year of fee payment: 11 |