JP3282950B2 - 電界放出型電子素子及びその製造方法 - Google Patents
電界放出型電子素子及びその製造方法Info
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Description
基づいて電子を放出する冷陰極を有する電界放出型電子
素子及びその製造方法に関する。
れる電子により陽極電流を一定にすることは実用上極め
て重要なことである。また、これをアレイ化して使用す
る際には、各冷陰極の形状のばらつきに基づいた曲率半
径の相違から動作電圧に差が生じる。従って、動作電圧
の比較的小さい冷陰極の場合、大きな陽極電流が流れる
一方、動作電圧の比較的大きい冷陰極の場合、殆ど陽極
電流が流れず、均一な動作が得られない上、特に前者の
場合には、過剰の陽極電流が流れてしまい、素子の破壊
が起こる虞れがある。このような問題を軽減するために
従来より種々の提案がなされている。
の電界放出型電子素子の構造を示す概略断面図である。
図6において、30はガラス基板、31は陰極電極、3
2は高抵抗a-Si層、33はゲート絶縁膜、34はゲ
ート電極、35はMoからなる冷陰極、36は陽極であ
る。このような構造を有する電界放出型電子素子におい
て、陰極電極31とゲート電極34との間に60Vの電
圧を印加すると、冷陰極35から電子が放出され、この
放出された電子は200Vの陽極電圧で陽極36に集め
られる。この場合、陽極電流が流れると、高抵抗a-S
i層32で電圧降下が生じ、陰極電極31-ゲート電極
34間への電圧印加が抑制され、これに伴い陽極電流が
制限されることになる。
従来の電界放出型電子素子の構造を示す概略断面図であ
る。図7において、40は陰極電極、41はFET(電
界効果型トランジスタ)が集積形成されたSi基板、4
2はゲート絶縁膜、43はゲート電極、44はSiから
なる冷陰極、45はFETのゲート、46はFETのソ
ース、47はFETのドレインである。以上のような構
造を有する電界放出型電子素子において、陽極電流の一
部をFETのゲート45に帰還させることにより、FE
Tのソース46-ドレイン47間の電流を制御すること
ができ、陽極電流の安定化を図っている。
極電流を制限する従来の電界放出型電子素子の構造を示
す概略断面図である。図8において、50はN型Si、
51はP型Si、52はN型Si、53はゲート絶縁
膜、54はゲート電極、55は冷陰極(エミッタ)であ
る。なお、冷陰極55はN型Si52と直列に接続され
ている。以上のような構造を有する電界放出型電子素子
においては、P型Si51のバイアスを変化させて陽極
電流を制御している。
た従来の電界放出型電子素子のうち、高抵抗層を挿入し
て放出電子により陽極電流の一定化を図る素子では、そ
の高抵抗層は極めて高い抵抗値が必要であり、このた
め、特に冷陰極での駆動電圧の増大、高抵抗層での高電
力消費、高速応答の低下等の不都合が生じる。また、F
ETを用いた素子では、各冷陰極ごとに平面配列状にF
ETを形成するため、素子の歩留まりの低下、あるいは
アレイとした場合には、集積度の低下を招くという問題
がある。さらに、バイポーラトランジスタを用いた素子
では、トランジスタのコレクタ上に冷陰極が形成されて
おり、このような構造では集積度は増大するが、その位
置合わせの困難さに基づいた歩留まりの低下を招くとい
う問題がある。
になされたものであり、その目的とするところは、集積
度及び歩留まりの低下を招くことなく、陽極電流の安定
化及びアレイでの大電流化を図ることができる電界放出
型電子素子及びその製造方法を提供する。
理に基づいて電子を放出する冷陰極を有する電界放出型
電子素子において、半導体基板と、その上に順次積層し
た第1及び第2の半導体層とからなる能動素子構造を有
し、第1の半導体層は該層下面全体が半導体基板と接す
る構造で、且つ前記冷陰極は急峻な先端を形成する部分
を残して、第1及び第2の半導体層をエッチングした電
界放出型電子素子基板と、前記冷陰極を取り囲むゲート
電極とを具備し、前記電界放出型電子素子基板がPNP
又はNPNトランジスタ構造を有し、前記半導体基板が
エミッタに、前記第1の半導体層がベースに、前記第2
の半導体層がコレクタにそれぞれ相当することを特徴と
する電界放出型電子素子である。
びN型半導体は、元素半導体、II-IV族化合物半導体及
びこれらの混晶、SiC及びMg x Zn y Cd 1-x-y S u S
e v Te 1-u-v (0≦x、y、u、v)からなる群から選
ばれるのが好ましい。
て電子を放出する冷陰極を有する電界放出型電子素子の
製造方法において、半導体基板と、その上に順次積層し
た第1及び第2の半導体層とからなる能動素子構造を有
する基板の上表面にマスク層を形成するマスク層形成工
程と、前記マスク層にパターニングを施してマスクを形
成するマスク形成工程と、前記マスク下以外の第1及び
第2の半導体層をエッチングし、前記第1の半導体層は
該層下面全体が半導体基板と接している段階でエッチス
トップし、冷陰極の基本となる凸部を形成する凸部形成
工程とを含み、前記基板がPNP又はNPNトランジス
タ構造を有し、前記半導体基板がエミッタに、前記第一
の半導体層がベースに、前記第2の半導体層がコレクタ
にそれぞれ相当することを特徴とする電界放出型電子素
子の製造方法である。
びN型半導体は、元素半導体、II-IV族化合物半導体及
びこれらの混晶、SiC及びMg x Zn y Cd 1-x-y S u S
e v Te 1-u-v (0≦x、y、u、v)からなる群から選
ばれるのが好ましい。
電界放出型電子素子の基板は、PNP又はNPNトラン
ジスタ構造を有しており、また、このトランジスタを構
成するP型又はN型半導体の材料としては種々のものが
使用され得るが、例えば、Si、Ge等の元素半導体、
InP、GaAs、GaP、GaN等のII-IV族化合物
半導体及びこれらの混晶、SiC、MgxZnyCd
1-x-ySuSevTe1-u-v(0≦x、y、u、v)等が挙
げられる。
子の基板を作製するにあたっては、半導体材料としてS
i又はGeを使用する場合は、不純物拡散法又は気相エ
ピタキシャル法で、半導体材料としてInP、GaAs
又はGaPを使用する場合は、液相エピタキシャル法、
気相エピタキシャル法又は分子線エピタキシャル法で、
半導体材料としてGaNを使用する場合は、気相エピタ
キシャル法で、半導体材料としてSiCを使用する場合
は、液相エピタキシャル法又は気相エピタキシャル法
で、半導体材料としてMgxZnyCd1-x-ySuSevT
e1-u-v(0≦x、y、u、v)使用する場合は、気相
エピタキシャル法又は分子線エピタキシャル法で、それ
ぞれ基板を作製する。
子の製造工程の一実施例を示す側方視縦断面図である。
まず、図1(a)に示す如く、抵抗率が2〜3Ωcmの
N型Si半導体からなる半導体基板1上に通常の気相エ
ピタキシャル成長法(CVD法)を用いてP型Si半導
体からなるエピタキシャル層2(キャリア濃度:1×1
018/cm3)、続いてN型Si半導体からなるエピタ
キシャル層3(キャリア濃度:1×1017/cm3)を
順次積層し、NPNトランジスタ構造を有する基板を作
製した。なお、半導体基板1はエミッタに、エピタキシ
ャル層2はベースに、エピタキシャル層3はコレクタに
それぞれ相当する。
法で清浄した後、1100℃で22分のウェット酸化を
行い、膜厚3000ÅのSiO2酸化膜を形成し、これ
をマスク層4とした。そして、このマスク層4に通常の
ホトリソグラフ法によりピッチ5μm、直径3μmのパ
ターニングを施した後、反応性イオンエッチング法(R
IE法)により上記マスク層4をエッチングして図1
(b)に示すように直径3μmの円形状のマスク層のみ
を残し、これをマスク5とした。
ンジスタ構造を有する基板を選択的にエッチングし、図
1(c)に示す如く冷陰極の基本となる円錐形状の凸部
6を形成した。なお、エッチング深さは2μmであり、
上記凸部6の上底は8000Åであった。さらに、この
凸部6が形成された基板の表面に1100℃で30分の
ウェット酸化を行い、図1(d)に示すように膜厚40
00ÅのSiO2酸化膜を形成し、これをゲート絶縁膜
7とした。
ト絶縁膜7上に電子ビーム蒸着法によりニオブ(Nb)
を膜厚が4000Åとなるように堆積させ、これをゲー
ト電極8とした。最後に、フッ酸を用いてウェットエッ
チングによりマスク5を除去し、図1(f)に示すよう
に冷陰極9を露出させた。
電子素子の駆動方法を示した説明図である。なお、図2
において示されていないが、エミッタ1及びベース2に
はそれぞれ電圧印加用電極が設けられた。図2に示す如
く、NPNトランジスタ構造を有する基板のエミッタ1
-ベース2間に順方向のバイアスがかかるように電圧VE
を印加し、エミッタ電流IEを流した。さらに、ゲート
電極8-ベース2間にゲート電圧VGを、陽極10-ベー
ス2間に陽極電圧VAをそれぞれ印加した。図3はこの
ようにして電界放出型電子素子を駆動した場合の各部の
電圧-電流特性を示すグラフであり、図3(a)はトラ
ンジスタ部分の特性、図3(b)は電子放出部分の特性
を示すグラフである。図3から明らかなように、エミッ
タ電圧VEを調整してエミッタ電流IEを4μAに固定
し、この状態でゲート電圧VGを0から増加させていく
と動作領域が、、と推移して行き、陽極電流IA
は4μAで一定になった。
子の製造工程の他の実施例を示す側方視縦断面図であ
る。まず、図4(a)に示す如く、N型GaAs半導体
からなる半導体基板11上に通常の分子線エピタキシャ
ル法(MBE法)を用いてP型GaAs半導体からなる
エピタキシャル層12(膜厚:1μm)、続いてN型G
aAs半導体からなるエピタキシャル層13(膜厚:1
μm)を順次積層し、NPNトランジスタ構造を有する
基板を作製した。なお、半導体基板11はエミッタに、
エピタキシャル層12はベースに、エピタキシャル層1
3はコレクタにそれぞれ相当する。
タキシャル層13上にプラズマCVD法により膜厚20
00ÅのSiN膜を形成し、これをマスク層14とし
た。そして、このマスク層14に通常のホトリソグラフ
法によりピッチ5μm、半径2μmのパターニングを施
した後、反応性イオンエッチング法(RIE法)により
マスク層14をエッチングして図4(c)に示す如く円
形状のマスク層のみを残し、これをマスク15とした。
ランジスタ構造を有する基板を硫酸過酸化水素系のウェ
ットエッチングし、図4(d)に示す如く冷陰極の基本
となる円錐形状の凸部16を形成した。そして、図4
(e)に示すようにこの凸部6が形成された基板の表面
にプラズマCVD法により膜厚2000ÅのSiN膜1
7を形成し、さらにSiN膜17上にレジスト層18を
形成した。続いて、図4(f)に示す如く、通常のホト
リソグラフ法により冷陰極19及びベース電極部20を
露呈させた後、最後に、蒸着によりベース電極20’を
形成した。半導体材料として本実施例において用いられ
たGaAsはSiに比べて仕事関数が小さいので電子放
出電圧を40V低減することができた。
れた電界放出型電子素子のアレイの駆動方法を示した説
明図である。図5に示す如く、実施例1で作製された電
界放出型電子素子を600万個集積した電界放出型電子
素子アレイを実施例1と同一条件で駆動させたところ、
各素子が全て動作し、陽極電流IAが従来の10mAと
比較して24Aと極めて大きな値が得られた。
出型電子素子及びその製造方法によれば、Si基板をト
ランジスタ構造にすると共に、トランジスタのコレクタ
自体を冷陰極とすることにより、陽極電流の安定化及び
アレイでの大電流化を図ることができる。また、このよ
うな電界放出型電子素子を利用することにより、ミリ波
デバイスの低雑音化、ディスプレイの発光均一化及び高
周波デバイスの高出力化を実現することができる。
子素子の製造工程の一実施例を示す側方視縦断面図であ
る。
の駆動方法を示した説明図である。
を駆動した場合の各部の電圧-電流特性を示すグラフで
あり、(a)はトランジスタ部分の特性、(b)は電子
放出部分の特性を示すグラフである。
子素子の製造工程の他の実施例を示す側方視縦断面図で
ある。
子のアレイの駆動方法を示した説明図である。
型電子素子の構造を示す概略断面図である。
放出型電子素子の構造を示す概略断面図である。
限する従来の電界放出型電子素子の構造を示す概略断面
図である。
Claims (4)
- 【請求項1】 電界放出の原理に基づいて電子を放出す
る冷陰極を有する電界放出型電子素子において、 半導体基板と、その上に順次積層した第1及び第2の半
導体層とからなる能動素子構造を有し、第1の半導体層
は該層下面全体が半導体基板と接する構造で、且つ前記
冷陰極は急峻な先端を形成する部分を残して、第1及び
第2の半導体層をエッチングした電界放出型電子素子基
板と、前記冷陰極を取り囲むゲート電極とを具備し、 前記電界放出型電子素子基板がPNP又はNPNトラン
ジスタ構造を有し、前記半導体基板がエミッタに、前記
第1の半導体層がベースに、前記第2の半導体層がコレ
クタにそれぞれ相当することを特徴とする電界放出型電
子素子。 - 【請求項2】 前記トランジスタを構成するP型半導体
及びN型半導体は、元素半導体、II-IV族化合物半導体
及びこれらの混晶、SiC及びMgxZnyCd1-x-ySu
SevTe1-u-v(0≦x、y、u、v)からなる群から
選ばれることを特徴とする請求項1記載の電界放出型電
子素子。 - 【請求項3】 電界放出の原理に基づいて電子を放出す
る冷陰極を有する電界放出型電子素子の製造方法におい
て、 半導体基板と、その上に順次積層した第1及び第2の半
導体層とからなる能動素子構造を有する基板の上表面に
マスク層を形成するマスク層形成工程と、前記マスク層
にパターニングを施してマスクを形成するマスク形成工
程と、前記マスク下以外の第1及び第2の半導体層をエ
ッチングし、前記第1の半導体層は該層下面全体が半導
体基板と接している段階でエッチストップし、冷陰極の
基本となる凸部を形成する凸部形成工程とを含み、 前記基板がPNP又はNPNトランジスタ構造を有し、
前記半導体基板がエミッタに、前記第一の半導体層がベ
ースに、前記第2の半導体層がコレクタにそれぞれ相当
することを特徴とする電界放出型電子素子の製造方法。 - 【請求項4】 前記トランジスタを構成するP型半導体
及びN型半導体は、元素半導体、II-IV族化合物半導体
及びこれらの混晶、SiC及びMgxZnyCd1-x-ySu
SevTe1-u-v(0≦x、y、u、v)からなる群から
選ばれることを特徴とする請求項3記載の電界放出型電
子素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26412995A JP3282950B2 (ja) | 1995-10-12 | 1995-10-12 | 電界放出型電子素子及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26412995A JP3282950B2 (ja) | 1995-10-12 | 1995-10-12 | 電界放出型電子素子及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09106756A JPH09106756A (ja) | 1997-04-22 |
JP3282950B2 true JP3282950B2 (ja) | 2002-05-20 |
Family
ID=17398875
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26412995A Expired - Lifetime JP3282950B2 (ja) | 1995-10-12 | 1995-10-12 | 電界放出型電子素子及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3282950B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100546581B1 (ko) * | 1999-06-14 | 2006-01-26 | 엘지전자 주식회사 | 전계방출소자의 제조방법 |
KR100585523B1 (ko) * | 1999-12-10 | 2006-06-02 | 엘지전자 주식회사 | 전계방출소자의 에미터의 제조방법 |
-
1995
- 1995-10-12 JP JP26412995A patent/JP3282950B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
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JPH09106756A (ja) | 1997-04-22 |
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