JP3403165B2

JP3403165B2 - 電子放出素子の製造方法

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Publication number: JP3403165B2
Application number: JP2000368605A
Authority: JP
Inventors: 健夫塚本; 勉池田; 信男渡邊
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-12-04
Filing date: 2000-12-04
Publication date: 2003-05-06
Anticipated expiration: 2018-05-06
Also published as: JP2001189126A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体電子放出素子の製
造方法に係わり、特にアバランシェ降伏をおこさせホッ
ト化した電子を放出させる半導体電子放出素子並びに冷
陰極電子放出素子の製造方法に関する。

【０００２】

【従来の技術】従来の半導体電子放出素子のうち、アバ
ランシェ降伏機構を用いたものとしては、例えば米国特
許第４２５９６７８号及び米国特許第４３０３９３０号
に記載されているものが知られている。これらの半導体
電子放出素子は半導体基板上にＰ型半導体層とＮ型半導
体層とを形成し、そのＮ型半導体層の表面にセシウム等
を付着させて表面の仕事関係を低下させることにより電
子放出部を形成したものである。そして前記Ｐ型半導体
層と前記Ｎ型半導体層とにより形成されたＰＮ接合の両
端に逆バイアス電圧を印加してアバランシェ降伏を起こ
すことにより電子をホット化し、電子放出部より半導体
基板表面に垂直な方向に電子放出を行うものである。

【０００３】また別に、特開平０１−２２０３２８号に
示されているようにＰ型半導体と金属材料あるいはＰ型
半導体と金属化合物とによりショトキ障壁接合を形成
し、そのショトキ障壁接合の両端に逆バイアス電圧を印
加してアバランシェ降伏を起こすことにより電子をホッ
ト化し、電子放出部より半導体基板表面に垂直な方向に
電子放出を行うものである。

【０００４】また従来冷陰極電子放出素子は、Ｊ．ＡＰ
ＰＬ．Ｐｈｙｓ．３３，１９９９（１９６１）に記載さ
れているように金属層／絶縁体層／金属層によって構成
されているもの（ＭＩＭ型）やｎ型半導体層／絶縁体層
／金属層（以下ＳＩＭ型という。）によって構成されて
いる。これ等ＭｉＭ型及びＳｉＭ型の電子放出面である
金属は真空蒸着、ＣＶＤ法等で形成されておりその金属
は一般に１μｍ以下の小さな結晶粒の集合による多結晶
体であった。

【０００５】

【発明が解決しようとする課題】上記した従来の半導体
電子放出素子はＰＮ接合あるいはショトキ障壁接合の両
端に逆バイアス電圧を印加した時に、空乏層幅が最も薄
く形成される高濃度Ｐ型半導体領域においてアバランシ
ェ降伏を起こし、そこで生成されるエネルギーの高い電
子を固体表面より外部へ放出させるものである。

【０００６】然るに従来の半導体電子放出素子はＰＮ接
合あるいはショトキ障壁接合の周囲における空乏層は曲
率半径の関係から空乏層の他の部分よりも電界が集中し
てしまう結果、本来必要とする高濃度Ｐ型半導体領域で
生じるアバランシェ降伏が低い印加電圧において降伏あ
るいは電流のリークが起こってしまい素子特性を悪化さ
せてしまうという問題があった。

【０００７】またこのＰＮ接合あるいはショトキ障壁接
合の電子放出素子においてアバランシェ降伏を生じる高
濃度Ｐ型半導体領域の周囲のＰ型半導体のキャリア濃度
を低下させることにより空乏層周囲の曲率半径を大きく
し、そこでの低電圧での降伏を防ぐことが可能であるが
キャリアを供給するための電極とアバランシェ降伏を起
こす高濃度Ｐ型半導体領域との間の電気抵抗値が高くな
り、電子放出素子の動作電圧が上昇するばかりでなく、
ジュール熱の発生等による電子放出素子の悪化の問題が
ある。

【０００８】そのため、従来の電子放出素子においては
高濃度Ｐ型半導体領域の周囲のＰ型半導体領域のキャリ
ア濃度を極端に低下することは不都合なので、そのＰ型
半導体領域内部に、前記高濃度Ｐ型半導体領域と同心円
になるように高濃度Ｎ型半導体のガードリング構造体を
形成していた。これにより前記高濃度Ｐ型半導体領域か
ら外側へＰ型領域、高濃度Ｎ型領域と連続して空乏層を
形成し、その最も外側の曲率半径を大きく形成すること
により、空乏層周囲での降伏や電流のリークを防止して
いる。

【０００９】それ故、従来の電子放出素子構造ではリン
グ状のＮ型半導体領域を高濃度に形成するためのイオン
注入あるいは熱拡散等の製造工程やその高濃度Ｎ型半導
体のガードリングに電圧を印加するためのオーム性接合
電極を形成するための工程が必要であった。

【００１０】本明細書は４つの発明を含んでおり、第１
〜３の発明は上記従来技術の有する問題点に鑑みてなさ
れたもので、電子放出素子構造及び製造工程の簡略化と
ともに素子動作の高速化を可能にする小型の半導体電子
放出素子を提供することを目的とする。

【００１１】また、第４の発明は熱電子放出の際、熱電
子の散乱がなくかつ、電子放出の効率を向上させた電子
放出素子の製造方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記課題を解決するた
め、第１の発明は、金属材料あるいは金属化合物材料と
Ｐ型半導体とのショトキ障壁接合に逆方向電圧を印加し
てアバランシェ降伏を生じさせ、固体表面より外部へと
電子放出する半導体電子放出素子において、単一の基体
内に、前記ショトキ障壁接合を形成しアバランシェ降伏
を生じるＰ型半導体領域（第１の領域）とその第１の領
域の周囲に位置し前記ショトキ障壁接合を形成するＰ型
半導体領域（第２の領域）と前記第１の領域の下部に位
置し、前記第１の領域へキャリアを供給するＰ型半導体
領域（第３の領域）とを有し、且つ、前記第１から第３
の領域のキャリア濃度の大小関係が、（第１の領域）＞（第３の領域）＞（第２の領域）あるいは（第３の領域）≧（第１の領域）＞（第２の領域）上記の通りであることを特徴とする電子放出素子であ
る。第２の発明は、前記の３つの領域の他に前記第２の
領域の周囲に位置し金属材料あるいは金属化合物材料の
周囲に形成されるＬＯＣＯＳ法により形成された酸化膜
領域からなる第４の領域を有し、かつ第１から第４の領
域のキャリア濃度の大小関係が、（第１の領域）＞（第３の領域）＞（第２の領域）＞（第４の領域）あるいは（第３の領域）≧（第１の領域）＞（第２の領域）＞（第４の領域）の通りであることを特徴とする電子放出素子である。第
３の発明は、前記の第１，第２，第３の３つの領域の他
に前記第２の領域の周囲に位置し、金属材料あるいは金
属化合物材料の周囲に形成される絶縁性領域からなる第
４の領域を有し、かつ第１から第４の領域のキャリア濃
度の大小関係が、（第１の領域）＞（第３の領域）＞（第２の領域）＞（第４の領域）あるいは（第３の領域）≧（第１の領域）＞（第２の領域）＞（第４の領域）の通りであることを特徴とする電子放出素子である。第
４の発明は、核形成密度が大きい材料からなり単一核が
形成される程充分微細な面と核形成密度の小さい材料か
らなる面とを隣接して配した基板に、金錯体を分解処理
することにより溶液中の金を過飽和状態に移行させて、
前記核形成密度が大きい材料からなる面上に単一核を析
出させ、該単一核のみより単結晶を成長させた金単結晶
を電子放出面に用いたことを特徴とする電子放出素子の
製造方法にある。

【００１３】

【作用】第１の発明の半導体電子放出素子において、素
子中央部に位置する前記アバランシェ降伏を生じる高濃
度Ｐ型半導体領域（第１の領域）から外側へ向かって同
心円状に、キャリア濃度が低いＰ型半導体領域（第２の
領域）を形成する。これにより、形成される空乏層を従
来素子よりも小さい形状とすることが可能となり、前記
第１の領域において、最も電界が集中するのでそこでの
み効率良くアバランシェ降伏を生じさせることが可能と
なる。また第１の領域へとキャリアを供給する経路の抵
抗値を、第２の領域よりもキャリア濃度の高い第３の領
域により低下することにより、素子の直列抵抗値が低下
するため、動作速度の速い素子とすることが可能とな
る。

【００１４】この様に、本発明の素子構造とすることに
より、高濃度Ｎ型半導体のガードリング構造体を必要と
せず、且つ、高速動作が可能な半導体電子放出素子が作
製可能となった。また、ＰＮ接合によるガードリングは
キャリアの多い半導体層の空乏層が薄く形成されるため
接合性の容量が無視できない程度になる。このため深く
形成された絶縁領域の容量はＰＮ接合によるガードリン
グと比較して極めて小さい。従って、接合部の容量を低
減することが可能となった。

【００１５】前記第２の発明の半導体電子放出素子にお
いて、素子中央部に位置する前記アバランシェ降伏を生
じる高濃度Ｐ型半導体領域（第１の領域）から外側へ向
かって同心円状に、キャリア濃度が低いＰ型半導体領域
（第２の領域）を形成し、さらにこの第２の領域の周囲
に位置し金属材料あるいは金属化合物材料あるいはＮ型
半導体の周囲にＬＯＣＯＳ法により形成された酸化膜領
域を形成する。これにより、形成される空乏層を従来素
子と同等の形状とすることが可能となり、前記第１の領
域において、最も電界が集中するのでそこでのみ効率良
くアバランシェ降伏を生じさせることが可能となる。ま
た第１の領域へとキャリアを供給する経路の抵抗値を、
第２の領域よりもキャリア濃度の高い第３の領域により
低下することにより、素子の直列抵抗値が低下するた
め、動作速度の速い素子とすることが可能となる。

【００１６】この様に、本発明の素子構造とすることに
より、高濃度Ｎ型半導体のガードリング構造体を必要と
せず、且つ、高速動作が可能な半導体電子放出素子が作
製可能となった。また、ＰＮ接合によるガードリングは
キャリアの多い半導体層の空乏層が薄く形成されるため
接合性の容量が無視できない程度になる。このため深く
形成された絶縁領域の容量はＰＮ接合によるガードリン
グと比較して極めて小さい。従って、接合部の容量を低
減することが可能となった。

【００１７】前記第３の発明の半導体電子放出素子にお
いて、素子中央部に位置する前記アバランシェ降伏を生
じる高濃度Ｐ型半導体領域（第１の領域）から外側へ向
かって同心円状に、キャリア濃度が低いＰ型半導体領域
（第２の領域）を形成し、さらにこの第２の領域の周囲
に位置し金属材料あるいは金属化合物材料あるいはＮ型
半導体の周囲に半絶縁性領域を形成する。これにより、
形成される空乏層を従来素子と同等の形状とすることが
可能となり、前記第１の領域において、最も電界が集中
するのでそこでのみ効率良くアバランシェ降伏を生じさ
せることが可能となる。また第１の領域へとキャリアを
供給する経路の抵抗値を、第２の領域よりもキャリア濃
度の高い第３の領域により低下することにより、素子の
直列抵抗値が低下するため、動作速度の速い素子とする
ことが可能となる。

【００１８】この様に、本発明の素子構造とすることに
より、高濃度Ｎ型半導体のガードリング構造体を必要と
せず、且つ、高速動作が可能な半導体電子放出素子が作
製可能となった。また、ＰＮ接合によるガードリングは
キャリアの多い半導体層の空乏層が薄く形成されるため
接合性の容量が無視できない程度になる。しかし半絶縁
性領域はその半絶縁性の程度に依存するが、半絶縁性の
形成領域を絶縁体と見做すことができる。このため深く
形成された半絶縁領域の容量はＰＮ接合によるガードリ
ングと比較して極めて小さい。従って、接合部の容量を
低減することが可能となった。

【００１９】第４の発明によれば核形成密度が大きい材
料からなり単一核が形成される程充分微細な面と核形成
密度の小さい材料からなる面とを隣接して配した基板に
金錯体溶液中の金錯体を分解処理することで溶液中の金
を過飽和状態に移行させ前記単一核のみより金単結晶を
成長させ、この金単結晶をＭＩＭ型、ＳＩＭ型の熱電子
通過のための金属として用いることで金属中の熱電子の
散乱を減らし、電子放出率を向上させることが可能とな
った。

【００２０】ここで、本発明の第４の発明の理解を助け
る為、金錯体溶液中の金錯体を分解処理することで、溶
液中の金を過飽和状態に移行させ基板に金単結晶群から
なる金薄膜を形成する形成過程を説明する。

【００２１】例として、ＳｉＯ₂ 基板に、金錯体として
［ＡｕＩ₄ ］^- 、分解処理手段として揮発処理にて薄膜
形成した例を図２１に添い説明する。

【００２２】まず蒸留水にヨウ化カリウム及びヨウ素を
投入してヨウ素水溶液を形成した後、金を投入し攪拌溶
解させ、［ＡｕＩ₄ ］^- を含有する金錯体溶液を形成す
る。このとき溶液中には、金錯体［ＡｕＩ₄ ］^- の他、
Ｉ₃ ^-、Ｋ⁺ が存在するものと考えられる。

【００２３】次いで、ＳｉＯ₂ 基板の表面を溶液に接し
た後、溶液を３０〜１００℃に昇温し、ヨウ素成分の揮
発を促進させる。

【００２４】溶液系内では、Ｉ₃ ^-の状態で存在するヨウ
素成分の揮発による、溶液系内の平行状態の維持の為の
［ＡｕＩ₄ ］^- からのＩ成分独自でのイオン化による分
解、又は［ＡｕＩ₄ ］^- の形で存在する錯体中のヨウ素
成分の直接の揮発による分解が進行すると考えられ、結
果として金が過飽和状態となる。

【００２５】このような金錯体の分解による溶液内の金
過飽和現象を利用して、導電性金ペースト用の金粉末を
系内に浮遊状態で析出させる技術が特開昭５６−３８４
０６、特開昭５５−５４５０９に開示されている。

【００２６】溶液中で過飽和状態となった金は、基板表
面にランダムに、核として析出する。

【００２７】この後、核の形成は、しばらく続くが、あ
る程度の数の核が形成されると、核の増加が止まり、核
が自己整合的に単結晶成長する。その後、成長を続ける
ことで、おのおのの単結晶同志の衝突により、粒界が形
成される。

【００２８】様々な基板表面、錯体の種類、形成条件に
よる、平均粒径および、１／（平均粒径の２乗）で与え
られる核形成密度の実験値を表１に示す。

【００２９】表によって明らかなように核形成密度は、
基板表面材料の種類、錯体の種類、形成条件により異な
るが、特に基板表面材料の種類には強く依存する。

【００３０】

【表１】

【００３１】

【実施例】（実施例１：参考例）次に、本発明の第一の発明の実施例について図面を参照
して説明する。図１は本発明の一実施例に係るショトキ
障壁接合を用いた半導体電子放出素子の断面を示した模
式図である。図２はその平面図である。図中１０１は高
濃度Ｐ型半導体基板、１０２，１０４は低濃度Ｐ型半導
体領域（第２の領域）、１０３は素子の直列抵抗値を設
定するＰ型半導体領域（第３の領域）、１０５はアバラ
ンシェ降伏を生じる高濃度Ｐ型半導体領域（第１の領
域）、１０６はＰ型半導体とショトキ障壁接合を形成す
る薄い金属膜、１０８は動作電圧を印加した状態の空乏
層端の形状を示している。１０７は電極配線、１０９は
Ｐ型半導体に対するオーム性接合電極、１１０は電源、
１１１は動作電圧を印加した状態の空乏層端の形状を示
している。なお本実施例では第１の領域と第３の領域の
間に第２の領域が存在する。

【００３２】以下、図１に示したＳｉ半導体電子放出素
子の製造行程について説明する。

【００３３】（１）キャリア濃度が５×１０¹⁸／ｃｍ³
のボロン（Ｂ）ドープの高濃度Ｐ型Ｓｉ半導体基板１０
１上にＣＶＤ法により、ボロン（Ｂ）濃度が１×１０¹⁶
／ｃｍ³ 以下の低濃度Ｐ型Ｓｉ半導体層を厚さ０．３μ
ｍ成長した（後に１０２となる）。

【００３４】（２）Ｐ型半導体領域１０３には、ほぼ均
一にＢ濃度が８×１０¹⁷／ｃｍ³ となる様に、集束イオ
ンビーム（ＦＩＢ）注入法により４０ｋｅＶに加速した
Ｂイオンを注入した。

【００３５】（３）さらにＰ型半導体領域１０２の上部
にＢ濃度が１×１０¹⁶／ｃｍ³ 以下の低濃度Ｐ型半導体
領域１０４をＣＶＤにより厚さ０．３μｍの厚さにエピ
タキシャル成長を行った。

【００３６】（４）高濃度Ｐ型半導体領域１０５にも、
ＦＩＢ法により、Ｂ濃度がそれぞれ１×１０¹⁸／ｃｍ³
となる様にＢイオンを注入した。

【００３７】（５）基板表面に、キャップ材としてＳｉ
Ｏ₂ をスパッタリング法により厚さ約０．１μｍ堆積
後、８５０℃、１０秒間の熱処理により注入部を活性化
した。

【００３８】（６）絶縁膜１０８としてＳｉＯ₂ を厚さ
０．５μｍ成膜した後、高濃度Ｐ型Ｓｉ半導体基板１０
９の裏面に金（Ａｕ）／インジウム（Ｉｎ）を真空蒸着
し、３５０℃、５分の熱処理によりオーム性接合電極１
０９を形成した。

【００３９】（７）通常のフォトリソグラフィー法によ
り、Ｐ型Ｓｉ半導体に対してショトキ障壁接合を形成す
る材料としてタングステン（Ｗ）を選択し、電子ビーム
蒸着と通常のフォトリソグラフィーにより厚さ８ｎｍの
電極１０６を形成した。

【００４０】（８）アルミニウムを真空蒸着し、通常の
フォトリソグラフィー法により、電極配線１０７を形成
した。

【００４１】この様にして作製した半導体電子放出素子
（図１）を真空度が１×１０^-7Ｔｏｒｒに保たれた真空
チャンバ内に設置し、電源１１０により７Ｖを印加した
ところ、高濃度Ｐ型半導体領域１０５の上部のＷ表面よ
り約１５ｐＡの電子放出が観測された。また、印加電圧
（素子電圧）を１０Ｖまで順次増大したところ、電子放
出量（エミッション電流）も約１００ｐＡまで順次増大
した。

【００４２】この動作電圧印加時の空乏層（１１１）
は、高濃度Ｐ型半導体領域１０５においてショットキ障
壁界面より約０．０８μｍ広がっていると考えられる。
電界が最も集中するのは１０５の部分であり、この領域
において効率良くアバランシェ降伏が起こる。

【００４３】また上記作製条件において、Ｐ型半導体領
域１０３のＢ濃度のみを３×１０¹⁸／ｃｍ³ となるよう
に変えて作製した素子を同様の真空チャンバ内に設置し
たとき、電源１１０により５Ｖを印加したところ、高濃
度Ｐ型半導体領域１０５の上部のＷ表面より約２０ｐＡ
の電子放出が観測された。また、印加電圧（素子電圧）
を７Ｖまで順次増大したところ、エミッション電流も約
１００ｐＡまで順次増大した。

【００４４】このように、Ｐ型半導体領域（第３の領
域）１０３のキャリア濃度を変えることにより、半導体
電子放出素子の電流電圧特性を規定することが可能であ
る。また、Ｐ型半導体領域１０３の抵抗値を低下するこ
とにより、素子の直列抵抗値が減少でき、動作速度を速
くすることが可能となった。

【００４５】図１及び図３を用いて、本発明の半導体電
子放出素子の動作原理を説明する。

【００４６】図１において半導体材料としては、原理的
に例えばＳｉ，Ｇｅ，ＧａＡｓ，ＧａＰ，ＡｌＡｓ，Ｇ
ａＡｓＰ，ＡｌＧａＡｓ，ＳｉＣ，ＢＰ，ＡｌＮ，Ｚｎ
Ｓｅ，ダイヤモンド等が適用可能であり、これら半導体
のアモルファスあるいは多結晶体であっても構わない。
特に間接遷移型でバンドギャップの大きい材料が適して
いる。電極１０６の材料としては、Ａｌ，Ａｕ，ＬａＢ
₆ 等一般に知られている前記Ｐ型半導体に対してショッ
トキ障壁接合を形成するものであれば良い。ただし、こ
の電極表面の仕事関数は小さいほど電子放出効率が増大
するので、その材料の仕事関数が大きい場合は表面にＣ
ｓ等の低仕事関数材料を薄く被覆することにより電子放
出効率が向上する。

【００４７】図３を用いて、本発明のショットキ障壁接
合を用いた半導体電子放出素子における電子放出過程に
ついて説明する。Ｐ型半導体とショットキ障壁接合を形
成するショットキダイオードに逆バイアス電圧を印加す
ることにより、Ｐ型半導体の伝導帯の底Ｅ_C はショット
キ障壁を形成する電極の真空準位Ｅ_VAC よりも高いエネ
ルギー準位となる。アバランシェ降伏によって生成され
た電子は、半導体−金属電極電界に生ずる空乏層内の電
界によって格子温度よりも高いエネルギーを得て、ショ
ットキ障壁接合を形成する電極へと注入される。ショッ
トキ障壁接合を形成する電極表面の仕事関数よりも大き
なエネルギーを持った電子は、真空中へ放出される。従
って前述のように、電極表面を低仕事関数処理すること
は電子放出量の増加につながる。

【００４８】（実施例２：参考例）次に、本発明の第１の発明の他の実施例について図面を
参照して説明する。図４は本発明の第２の実施例に係る
ＰＮ接合を用いた半導体電子放出素子の断面を示した模
式図である。図中４０１は半絶縁性基板、４０２は高濃
度Ｎ型半導体領域、４０３は高濃度Ｐ型半導体領域、４
０４はＰ型オーミック電極、４０５はプロトン注入領
域、４０６はＮ型オーミック電極、１０１は高濃度Ｐ型
半導体、１０２，１０４は低濃度Ｐ型半導体領域（第２
の領域）、１０３は素子の直列抵抗値を設定するＰ型半
導体領域（第３の領域）、１０５はアバランシェ降伏を
生じる高濃度Ｐ型半導体領域（第１の領域）、１０８は
絶縁膜、１１０は電源を示している。なお本実施例では
第１の領域と第３の領域の間に第２の領域が存在する。

【００４９】以下、図４に示したＧａＡｓ半導体電子放
出素子の製造行程について説明する。

【００５０】（１）不純物濃度を１×１０¹⁴／ｃｍ³ 以
下としたアンドープの半絶縁性ＧａＡｓ半導体４０１上
にキャリア濃度が５×１０¹⁸／ｃｍ³ のベリリウム（Ｂ
ｅ）ドープの高濃度Ｐ型ＧａＡｓ半導体層１０１を厚さ
０．８μｍに分子線エピタキシャル成長（ＭＢＥ）法に
より成長した。続いてベリリウム（Ｂｅ）濃度が１×１
０¹⁶／ｃｍ³ 以下の低濃度Ｐ型ＧａＡｓ半導体層を分子
線エピタキシャル成長（ＭＢＥ）法により、厚さ０．３
μｍ成長した（後に１０２となる）。

【００５１】（２）Ｐ型半導体領域１０３には、ほぼ均
一にＢｅ濃度が８×１０¹⁷／ｃｍ³となる様に、集束イ
オンビーム（ＦＩＢ）注入法により４０ｋｅＶに加速し
たＢｅイオンを注入した。

【００５２】（３）さらにＰ型半導体領域１０２の上部
に濃度が１×１０¹⁶／ｃｍ³ 以下の低濃度Ｐ型半導体領
域１０４をＭＯＣＶＤにより厚さ０．３μｍの厚さにエ
ピタキシャル成長を行った。

【００５３】（４）高濃度Ｐ型半導体領域１０５にも、
ＦＩＢ法により、Ｂｅ濃度がそれぞれ１×１０¹⁸／ｃｍ
³ となる様にＢｅイオンを注入した。高濃度Ｐ型半導体
領域４０３にも、ＦＩＢ注入法により、Ｂｅ濃度がそれ
ぞれ１×１０¹⁸／ｃｍ³ となる様に１６０ｋｅＶ及び４
０ｋｅＶに加速したＢｅイオンを順次注入した。

【００５４】（５）高濃度Ｎ型半導体領域４０２にはＦ
ＩＢ注入法により、Ｓｉ濃度が約１×１０¹⁹／ｃｍ³ と
なる様にイオン注入を行った。高濃度Ｎ型半導体領域４
０２を厚く形成すると、アバランシェ降伏により生成さ
れた電子は散乱してエネルギーを失い、電子放出効率が
悪化する。そこで、このイオン注入を低加速電圧で行な
うか、あるいは表面をエッチングするなどして、厚さを
１０ｎｍ以下に形成するのが望ましい。

【００５５】（６）基板表面に、キャップ材としてＳｉ
Ｏ₂ をスパッタリング法により厚さ約０．１μｍ堆積
後、８５０℃、１０秒間の熱処理により注入部を活性化
した。

【００５６】（７）半絶縁体領域（４０５）はイオン注
入法により４０ｋｅＶから２００ｋｅＶの間の複数の加
速電圧を用いて加速したＨイオンを順次注入した。

【００５７】（８）絶縁膜１０８としてＳｉＯ₂ を厚さ
０．５μｍ成膜した後、通常のフォトリソグラフィー法
により、絶縁膜１０８の開口部を形成した後、高濃度Ｐ
型ＧａＡｓ半導体基板４０３の表面に金（Ａｕ）／クロ
ム（Ｃｒ）を真空蒸着し、続いて高濃度Ｎ型半導体領域
４０２の表面に、金−ゲルマニウム（Ａｕ−Ｇｅ）／金
（Ａｕ）を真空蒸着し、３５０℃、５分の熱処理により
オーム性接合電極４０４及び４０６を形成した。

【００５８】（９）低仕事関数材料であるセシウム（Ｃ
ｓ）を超高真空中で単原子層程度蒸着し、４０７とし
た。

【００５９】この様にして作製した半導体電子放出素子
（図４）を１×１０^-11 Ｔｏｒｒ以下に保たれた真空チ
ャンバ内に設置し、電源１１０により６Ｖの電圧を印加
したところ、高濃度Ｐ型半導体領域４０２の上部のＣｓ
表面より約０．１μＡの電子放出が観測された。この様
に本発明により、従来の半導体電子放出素子と同等の電
子放出特性を有する。製造工程の簡略なＰＮ接合型半導
体電子放出素子が形成可能となった。

【００６０】（実施例３：参考例）次に第３の実施例について説明する。

【００６１】図５，図６は本発明による電子放出素子を
ＣＲＴディスプレイに利用した場合の応用例を示してい
る。

【００６２】図５は従来のＣＲＴの概略的断面図を示し
ている。５０１はガラス製チューブ、５０２は電子偏向
手段としての偏向コイル、５０３は蛍光面５０４は電子
のクロスオーバーポイント、５０５は熱電子源用のフィ
ラメントである。図５では図４と同様な位置にクロスオ
ーバーポイントを持つようにレンズ電極６０２を形成
し、本発明による電子放出素子６０１を使用することで
超寿命、安定なＣＲＴを構成することができた。

【００６３】（実施例４：参考例）図７に本発明による電子放出素子を多数並べた場合の応
用例を説明する。本実施例は、本発明による電子放出素
子をマトリクス状に配置した基板をフラットディスプレ
イ用の電子源として利用した例を示した例である。

【００６４】図７において７０１は本発明による電子放
出素子を６０１を多数配置した半導体基板であり、７０
２，７０３はＸＹアドレスとしてのＸＹ制御グリッド基
板で、７０２Ｘ，７０３Ｙは７０２，７０３における制
御グリッドを示している。７０４は加速グリッド、７０
５はメタルバック、７０６は蛍光体、７０７は透明ガラ
スパネルである。今、映像信号発生器６１３から映像信
号が７１０の信号分析装置に入力されて表示すべき点
（ドット）をＸ方向，Ｙ方向に分離してＸ方向のアドレ
スがアドレスデコーダー７０９に入り、Ｙ方向のアドレ
スがアドレスデコーダー７０８に入ると、表示すべき点
のＸ，Ｙ方向の両グリットが電位的に電子放出素子の電
子を引き出す方向に転換し、表示すべき点の電子が基板
７０２，７０３を通り抜けて基板７０４へ到達する。基
板７０４には高電圧７１１をかけられており、電子は大
きなエネルギーをもらって蛍光体７０６を明るく光ら
せ、輝点７１２を得ることができる。以上のように極め
て簡単な構成で従来のＣＲＴに代わる超薄型ディスプレ
イを構築することができた。尚、ｘ，ｙアドレスの方法
はこの方式に限定されることなく、直接電子放出素子を
アドレスし、変調する方式を用いてもよい。

【００６５】（実施例５：参考例）図８において８０１は本発明による電子放出素子（６０
１）をマトリクス状に配置した基板であり、８０３は電
子線描画レジスト、８０２は半導体基板である。描画の
ＯＮ／ＯＦＦ制御は描画データより解析されて電子放出
素子へのバイアスが制御される。描画すべきデータが伝
えられた場合は、電子放出素子に電子が放出する電位に
バイアスされた電子を放出し、収束レンズ８０５，８０
６にて基板上に収束させて電子ビームレジストを感光さ
せることができる。

【００６６】上記構成において、本発明による電子放出
素子を多数配置した基板を用いて電子線描画システムを
構築することで、極めて高精度、小型、高速な描画シス
テムを作ることが出来る。

【００６７】（実施例６：参考例）本発明の第２の発明の実施例について図面を参照して説
明する。図９は本発明の一実施例に係るショットキ障壁
接合を用いた半導体電子放出素子の断面を示した模式図
である。図１０はその平面図である。図中１０１は１０
１は高濃度Ｐ型半導体基板、１０２，１０４は低濃度Ｐ
型半導体領域（第２の領域）、１０３は素子の直列抵抗
値を設定するＰ型半導体領域（第３の領域）、１０５は
アバランシェ降伏を生じる高濃度Ｐ型半導体領域（第１
の領域）、１０６はＬＯＣＯＳにより形成された絶縁体
領域（第４の領域）、１０７はＰ型半導体とショットキ
障壁接合を形成する薄い金属膜、１０８は動作電圧を印
加した状態の空乏層端の形状を示している。１０９は電
極配線、１１０はＰ型半導体に対するオーム性接合電
極、１１１は電源、なお本実施例では第１の領域と第３
の領域の間に第２の領域が存在する。

【００６８】以下、図９に示したＳｉ半導体電子放出素
子の製造行程について説明する。

【００６９】（１）キャリア濃度が５×１０¹⁸／ｃｍ³
のボロン（Ｂ）ドープの高濃度Ｐ型Ｓｉ半導体基板１０
１上にＣＶＤ法により、ボロン（Ｂ）濃度が１×１０¹⁶
／ｃｍ³ 以下の低濃度Ｐ型Ｓｉ半導体層を厚さ０．３μ
ｍ成長した（後に１０２となる）。

【００７０】（２）Ｐ型半導体領域１０３には、ほぼ均
一にＢ濃度が８×１０¹⁷／ｃｍ³ となる様に、集束イオ
ンビーム（ＦＩＢ）注入法により４０ｋｅＶに加速した
Ｂイオンを注入した。

【００７１】（３）さらにＰ型半導体領域１０２の上部
にＢ濃度が１×１０¹⁶／ｃｍ³ 以下の低濃度Ｐ型半導体
領域１０４をＣＶＤにより厚さ０．３μｍの厚さにエピ
タキシャル成長を行った。

【００７２】（４）高濃度Ｐ型半導体領域１０５にも、
ＦＩＢ法により、Ｂ濃度がそれぞれ１×１０¹⁸／ｃｍ³
となる様にＢイオンを注入した。

【００７３】（５）ＬＯＣＯＳにより形成された絶縁体
領域（１０６）はＣＶＤ法にてＳｉＮ膜を形成し、素子
が形成された部分にＳｉＮ膜が残るようにＣＦ₄ ガス等
でエッチングし、さらに、酸化工程を用いて素子分離領
域としてフィールド酸化膜１０６を形成した。この時注
入部の活性化も同時に行われた。

【００７４】（６）高濃度Ｐ型Ｓｉ半導体基板１０１の
裏面に金（Ａｕ）／インジウム（Ｉｎ）を真空蒸着し、
３５０℃、５分の熱処理によりオーム性接合電極１１０
を形成した。

【００７５】（７）通常のドライエッチング法により、
ＳｉＮ膜を除去した後、Ｐ型Ｓｉ半導体に対してショト
キ障壁接合を形成する材料としてタングステン（Ｗ）を
選択し、電子ビーム蒸着と通常のフォトリソグラフィー
により厚さ８ｎｍの電極１０７を形成した。

【００７６】（８）アルミニウムを真空蒸着し、通常の
フォトリソグラフィー法により、電極配線１０９を形成
した。

【００７７】この様にして作製した半導体電子放出素子
（図９）を真空度が１×１０^-7Ｔｏｒｒに保たれた真空
チャンバ内に設置し、電源１１１により７Ｖを印加した
ところ、高濃度Ｐ型半導体領域１０５の上部のＷ表面よ
り約１５ｐＡの電子放出が観測された。また、印加電圧
（素子電圧）を１０Ｖまで順次増大したところ、電子放
出量（エミッション電流）も約１００ｐＡまで順次増大
した。

【００７８】この動作電圧印加時の空乏層（１１１）
は、高濃度Ｐ型半導体領域１０５においてショットキ障
壁界面より約０．０８μｍ広がっていると考えられる。
電界が最も集中するのは１０５の部分であり、この領域
において効率良くアバランシェ降伏が起こる。

【００７９】また上記作製条件において、Ｐ型半導体領
域１０３のＢ濃度のみを３×１０¹⁸／ｃｍ³ となるよう
に変えて作製した素子を同様の真空チャンバ内に設置し
たとき、電源１１０により５Ｖを印加したところ、高濃
度Ｐ型半導体領域１０５の上部のＷ表面より約２０ｐＡ
の電子放出が観測された。また、印加電圧（素子電圧）
を７Ｖまで順次増大したところ、エミッション電流も約
１００ｐＡまで順次増大した。

【００８０】このように、Ｐ型半導体領域（第３の領
域）１０３のキャリア濃度を変えることにより、半導体
電子放出素子の電流電圧特性を規定することが可能であ
る。また、Ｐ型半導体領域１０３の抵抗値を低下するこ
とにより、素子の直列抵抗値が減少でき、動作速度を速
くすることが可能となった。

【００８１】図３及び図９を用いて、本発明の半導体電
子放出素子の動作原理を説明する。

【００８２】図９において半導体材料としては、原理的
に例えばＳｉ，Ｇｅ，ＧａＡｓ，ＧａＰ，ＡｌＡｓ，Ｇ
ａＡｓＰ，ＡｌＧａＡｓ，ＳｉＣ，ＢＰ，ＡｌＮ，Ｚｎ
Ｓｅ，ダイヤモンド等が適用可能であり、これら半導体
のアモルファスあるいは多結晶体であっても構わない。
特に間接遷移型でバンドギャップの大きい材料が適して
いる。電極１０７の材料としては、Ｗの他にＡｌ，Ａ
ｕ，ＬａＢ₆ 等一般に知られている前記Ｐ型半導体に対
してショットキ障壁接合を形成するものであれば良い。
ただし、この電極表面の仕事関数は小さいほど電子放出
効率が増大するので、その材料の仕事関数が大きい場合
は表面にＣｓ等の低仕事関数材料を薄く被覆することに
より電子放出効率が向上する。

【００８３】（実施例７：参考例）本発明の第二の発明の他の実施例について図面を参照し
て説明する。図１１は本発明の第二の発明の第２の実施
例に係るＰＮ接合を用いた半導体電子放出素子の断面を
示した模式図である。図中４０１はノンドープＳｉ半導
体基板、４０２は高濃度Ｎ型半導体領域、４０３は高濃
度Ｐ型半導体領域、４０４はＰ型オーミック電極、４０
５はリン注入領域、４０６はＮ型オーミック電極、１０
１は高濃度Ｐ型半導体層、１０２，１０４は低濃度Ｐ型
半導体領域（第２の領域）、１０３は素子の直列抵抗値
を設定するＰ型半導体領域（第３の領域）、１０５はア
バランシェ降伏を生じる高濃度Ｐ型半導体領域（第１の
領域）、１０６はＬＯＣＯＳにより形成された絶縁体領
域（第４の領域）、１０８は絶縁膜、１０９は電極配
線、１１１は電源を示している。なお本実施例では第１
の領域と第３の領域の間に第２の領域が存在する。

【００８４】以下、図１１に示したＳｉ半導体電子放出
素子の製造行程について説明する。

【００８５】（１）不純物濃度を１×１０¹⁴／ｃｍ³ 以
下としたアンドープのＳｉ半導体基板４０１上に酸化膜
を形成後、通常のフォトリソグラフィー法により酸化膜
の一部に窓を開け、キャリア濃度が５×１０¹⁸／ｃｍ³
のベリリウム（Ｂｅ）ドープの高濃度Ｐ型ＧａＡｓ半導
体層１０１を厚さ０．８μｍ、厚さ０．８μｍになるよ
うにボロンを拡散し高濃度Ｐ型半導体層１０１を形成し
た。続いてボロン（Ｂ）濃度が１×１０¹⁶／ｃｍ³ 以下
の低濃度Ｐ型Ｓｉ半導体層をＣＶＤ法により、厚さ０．
３μｍ成長した（後に１０２となる）。

【００８６】（２）Ｐ型半導体領域１０３には、ほぼ均
一にＢ濃度が８×１０¹⁷／ｃｍ³ となる様に、集束イオ
ンビーム（ＦＩＢ）注入法により４０ｋｅＶに加速した
Ｂイオンを注入した。

【００８７】（３）さらにＰ型半導体領域１０２の上部
に濃度が１×１０¹⁶／ｃｍ³ 以下の低濃度Ｐ型半導体領
域１０４をＣＶＤにより厚さ０．３μｍの厚さにエピタ
キシャル成長を行った。

【００８８】（４）高濃度Ｐ型半導体領域１０５にも、
ＦＩＢ法により、Ｂ濃度がそれぞれ１×１０¹⁸／ｃｍ³
となる様にＢイオンを注入した。高濃度Ｐ型半導体領域
４０３にも、ＦＩＢ注入法により、Ｂ濃度がそれぞれ１
×１０¹⁸／ｃｍ³ となる様に１６０ｋｅＶ及び４０ｋｅ
Ｖに加速したＢイオンを順次注入した。素子分離領域
（４０５）は、イオン注入法を用いてリンイオンを注入
し、Ｎ型半導体を形成した。

【００８９】（５）高濃度Ｎ型半導体領域４０２にはＦ
ＩＢ注入法により、ひ素イオン（Ａｓ）濃度が約１×１
０¹⁹／ｃｍ³ となる様にイオン注入を行った。高濃度Ｎ
型半導体領域４０２を厚く形成すると、アバランシェ降
伏により生成された電子は散乱してエネルギーを失い、
電子放出効率が悪化する。そこで、このイオン注入を低
加速電圧で行なうか、あるいは表面をエッチングするな
どして、厚さを１０ｎｍ以下に形成するのが望ましい。

【００９０】（６）ＬＯＣＯＳにより形成された絶縁体
領域（１０６）はＣＶＤ法にてＳｉＮ膜を形成し、素子
が形成された部分にＳｉＮ膜が残るようにＣＦ₄ ガス等
でエッチングし、さらに、酸化工程を用いて素子分離領
域としてフィールド酸化膜１０６を形成した。この時注
入部の活性化も同時に行われた。

【００９１】（７）通常のフォトリソグラフィー法によ
り、絶縁膜１０６の開口部を形成した後、高濃度Ｐ型Ｇ
ａＡｓ半導体基板４０３の表面に金（Ａｕ）／インジウ
ム（Ｉｎ）を真空蒸着し、続いて高濃度Ｎ型半導体領域
４０２の表面に、金−アンチモン（Ａｕ−Ｓｂ）／金
（Ａｕ）を真空蒸着し、３５０℃、５分の熱処理により
オーム性接合電極４０４及び４０６を形成した。

【００９２】（８）低仕事関数材料であるセシウム（Ｃ
ｓ）を超高真空中で単原子層程度蒸着し、４０７とし
た。

【００９３】この様にして作製した半導体電子放出素子
（図１１）を１×１０^-11 Ｔｏｒｒ以下に保たれた真空
チャンバ内に設置し、電源１１１により６Ｖの電圧を印
加したところ、高濃度Ｐ型半導体領域４０２の上部のＣ
ｓ表面より約０．１μＡの電子放出が観測された。この
様に本発明により、従来の半導体電子放出素子と同等の
電子放出特性を有する、製造工程の簡略なＰＮ接合型半
導体電子放出素子が形成可能となった。

【００９４】（実施例８：参考例）次に、本発明の第２の発明の別の実施例に係るショトキ
障壁接合を用いた半導体電子放出素子の断面を示した模
式図である。図１３はその平面図である。図中１０１は
高濃度Ｐ型半導体基板、１０２は低濃度Ｐ型半導体領域
（第２の領域）、５０１は素子の直列抵抗値を設定する
Ｐ型半導体領域（第３の領域）、１０５はアバランシェ
降伏を生じる高濃度Ｐ型半導体領域（第１の領域）、１
０６はＬＯＣＯＳにより形成された絶縁体領域（第４の
領域）、１０７はＰ型半導体とショトキ障壁接合を形成
する薄い金属膜、１０９は電極配線、１１０はＰ型半導
体に対するオーム性接合電極、１１１は電源、１０８は
動作電圧を印加した状態の空乏層端の形状を示してい
る。なお本実施例では第１の領域と第３の領域の間に第
２の領域が存在しない。

【００９５】以下、図１２に示したＳｉ半導体電子放出
素子の製造行程について説明する。

【００９６】（１）キャリア濃度が５×１０¹⁸／ｃｍ³
のボロン（Ｂ）ドープの高濃度Ｐ型Ｓｉ半導体基板１０
１上にＣＶＤ法により、ボロン（Ｂ）濃度が１×１０¹⁶
／ｃｍ³ 以下の低濃度Ｐ型Ｓｉ半導体層を厚さ０．８μ
ｍ成長した（後に１０２となる）。

【００９７】（２）Ｐ型半導体領域５０１は、ＦＩＢ注
入法により、Ｂ濃度がそれぞれ１×１０¹⁸／ｃｍ³ とな
る様に１６０ｋｅＶ及び４０ｋｅＶに加速したＢイオン
を順次注入した。高濃度Ｐ型半導体領域１０５は、ＦＩ
Ｂ注入法により、Ｂ濃度がそれぞれ１×１０¹⁸／ｃｍ³
となる様に４０ｋｅＶに加速したＢイオンを注入した。

【００９８】（３）ＬＯＣＯＳにより形成された絶縁体
領域（１０６）はＣＶＤ法にてＳｉＮ膜を形成し、素子
が形成された部分にＳｉＮ膜が残るようにＣＦ₄ ガス等
でエッチングし、さらに、酸化工程を用いて素子分離領
域としてフィールド酸化膜１０６を形成した。この時注
入部の活性化も同時に行われた。

【００９９】（４）高濃度Ｐ型Ｓｉ半導体基板１０１の
裏面に金（Ａｕ）／インジウム（Ｉｎ）を真空蒸着し、
３５０℃、５分の熱処理によりオーム性接合電極１１０
を形成した。

【０１００】（５）通常のドライエッチング法により、
ＳｉＮ膜を除去した後、Ｐ型Ｓｉ半導体に対してショト
キ障壁接合を形成する材料としてタングステン（Ｗ）を
選択し、電子ビーム蒸着と通常のフォトリソグラフィー
により厚さ８ｎｍの電極１０７を形成した。

【０１０１】（６）アルミニウムを真空蒸着し、通常の
フォトリソグラフィー法により、電極配線１０９を形成
した。

【０１０２】本実施例のように第３の領域をイオン注入
法を用いて形成することで極めて容易に素子を作製する
ことが可能となった。

【０１０３】この様にして作製した半導体電子放出素子
（図１２）を真空度が約１×１０^-7Ｔｏｒｒに保たれた
真空チャンバ内に設置し、電源１１１により７Ｖを印加
したところ、高濃度Ｐ型半導体領域１０５の上部のＷ表
面より約１５ｐＡの電子放出が観測された。また、印加
電圧（素子電圧）を１０Ｖまで順次増大したところ、電
子放出量（エミッション電流）も約１００ｐＡまで順次
増大した。

【０１０４】（実施例９：参考例）図１４は本発明の第２の発明の別の実施例に係るＰＮ接
合を用いた半導体電子放出素子の断面を示した模式図で
ある。図中４０１はＬＯＣＯＳにより形成された絶縁体
基板、４０２は高濃度Ｎ型半導体領域、４０４はＰ型オ
ーミック電極、４０５はプロトン注入領域、４０６はＮ
型オーミック電極、１０１は高濃度Ｐ型半導体基板、１
０２は低濃度Ｐ型半導体領域（第２の領域）、７０１は
素子の直列抵抗値を設定する高濃度Ｐ型半導体領域（第
３の領域）、１０５はアバランシェ降伏を生じる高濃度
Ｐ型半導体領域（第１の領域）、１０６はＬＯＣＯＳに
より形成された絶縁体領域（第４の領域）、１０８は絶
縁膜、１０９は電極配線、１１１は電源を示している。
なお本実施例では第１の領域と第３の領域の間に第２の
領域が存在しない。

【０１０５】以下、図１４に示したＳｉ半導体電子放出
素子の製造行程について説明する。

【０１０６】（１）不純物濃度を１×１０¹⁴／ｃｍ³ 以
下としたアンドープのＳｉ半導体基板４０１上に酸化膜
を形成後、通常のフォトリソグラフィー法により酸化膜
の一部に窓を開け、キャリア濃度が５×１０¹⁸／ｃｍ
³ 、厚さ０．８μｍになるようにボロンを拡散し高濃度
Ｐ型半導体層１０１を形成した。続いてボロン（Ｂ）濃
度が１×１０¹⁶／ｃｍ³ 以下の低濃度Ｐ型Ｓｉ半導体層
をＣＶＤ法により、厚さ０．３μｍ成長した（後に１０
２となる）。

【０１０７】（２）高濃度Ｐ型半導体領域７０１及び高
濃度Ｐ型半導体領域４０３にも、ＦＩＢ注入法により、
Ｂ濃度がそれぞれ１×１０¹⁸／ｃｍ³ となる様に１６０
ｋｅＶ及び４０ｋｅＶに加速したＢイオンを順次注入し
た。高濃度Ｐ型半導体領域１０５にも、ＦＩＢ注入法に
より、Ｂ濃度がそれぞれ１×１０¹⁸／ｃｍ³ となる様に
４０ｋｅＶに加速したＢイオンを順次注入した。

【０１０８】（３）高濃度Ｎ型半導体領域４０２にはＦ
ＩＢ注入法により、ひ素イオン（Ａｓ）濃度が約１×１
０¹⁹／ｃｍ³ となる様にイオン注入を行った。高濃度Ｎ
型半導体領域４０２を厚く形成すると、アバランシェ降
伏により生成された電子は散乱してエネルギーを失い、
電子放出効率が悪化する。そこで、このイオン注入を低
加速電圧で行なうか、あるいは表面をエッチングするな
どして、厚さを１０ｎｍ以下に形成するのが望ましい。

【０１０９】（６）ＬＯＣＯＳにより形成された絶縁体
領域（１０６）はＣＶＤ法にてＳｉＮ膜を形成し、素子
が形成された部分にＳｉＮ膜が残るようにＣＦ₄ ガス等
でエッチングし、さらに、酸化工程を用いて素子分離領
域としてフィールド酸化膜１０６を形成した。この時注
入部の活性化も同時に行われた。

【０１１０】（７）通常のフォトリソグラフィー法によ
り、絶縁膜１０６の開口部を形成した後、高濃度Ｐ型Ｇ
ａＡｓ半導体基板４０３の表面に金（Ａｕ）／インジウ
ム（Ｉｎ）を真空蒸着し、続いて高濃度Ｎ型半導体領域
４０２の表面に、金−アンチモン（Ａｕ−Ｓｂ）／金
（Ａｕ）を真空蒸着し、３５０℃、５分の熱処理により
オーム性接合電極４０４及び４０６を形成した。

【０１１１】（８）低仕事関数材料であるセシウム（Ｃ
ｓ）を超高真空中で単原子層程度蒸着し、４０７とし
た。

【０１１２】この様にして作製した半導体電子放出素子
（図７）を１×１０^-11 Ｔｏｒｒ以下に保たれた真空チ
ャンバ内に設置し、電源１１１により５Ｖの電圧を印加
したところ、高濃度Ｐ型半導体領域４０２の上部のＣｓ
表面より約０．０１μＡの電子放出が観測された。５．
５Ｖの電圧を印加したところ、高濃度Ｐ型半導体領域４
０２の上部のＣｓ表面より約０．１μＡの電子放出が観
測された。本実施例では、第３の領域（７０１）の抵抗
を極めて小さくすることで動作電圧の低減を達成でき
た。この様に本発明により、従来の半導体電子放出素子
と同等の電子放出特性を有する、製造工程の簡略なＰＮ
接合型半導体電子放出素子が形成可能となった。

【０１１３】（実施例１０：参考例）次に、本発明の第３の発明の実施例について図面を参照
して説明する。図１５は本発明の一実施例に係るショト
キ障壁接合を用いた半導体電子放出素子の断面を示した
模式図である。図１６はその平面図である。図中１０１
は高濃度Ｐ型半導体基板、１０２，１０４は低濃度Ｐ型
半導体領域（第２の領域）、１０３は素子の直列抵抗値
を設定するＰ型半導体領域（第３の領域）、１０５はア
バランシェ降伏を生じる高濃度Ｐ型半導体領域（第１の
領域）、１０６は半絶縁体領域（第４の領域）、１０７
はＰ型半導体とショトキ障壁接合を形成する薄い金属
膜、１０８は絶縁膜、１０９は電極配線、１１０はＰ型
半導体に対するオーム性接合電極、１１１は電源、１１
２は動作電圧を印加した状態の空乏層端の形状を示して
いる。なお本実施例では第１の領域と第３の領域の間に
第２の領域が存在する。

【０１１４】以下、図１５に示したＧａＡｓ半導体電子
放出素子の製造行程について説明する。

【０１１５】（１）キャリア濃度が５×１０¹⁸／ｃｍ³
の亜鉛（Ｚｎ）ドープの高濃度Ｐ型ＧａＡｓ半導体基板
１０１上に分子線エポタキシャル成長（ＭＢＥ）法によ
り、ベリリウム（Ｂｅ）濃度が１×１０¹⁶／ｃｍ³ 以下
の低濃度ＧａＡｓ半導体層を厚さ０．３μｍ成長した
（後に１０２となる）。

【０１１６】（２）Ｐ型半導体領域１０３には、ほぼ均
一にＢｅ濃度が８×１０¹⁷／ｃｍ³となる様に、集束イ
オンビーム（ＦＩＢ）注入法により４０ｋｅＶに加速し
たＢｅイオンを注入した。

【０１１７】（３）さらにＰ型半導体領域１０２の上部
にＢ濃度が１×１０¹⁶／ｃｍ³ 以下の低濃度Ｐ型半導体
領域１０４をＭＯＣＶＤにより厚さ０．３μｍの厚さに
エピタキシャル成長を行った。

【０１１８】（４）高濃度Ｐ型半導体領域１０５にも、
ＦＩＢ法により、Ｂｅ濃度がそれぞれ１×１０¹⁸／ｃｍ
³ となる様にＢｅイオンを注入した。

【０１１９】（５）基板表面に、キャップ材としてＳｉ
Ｏ₂ をスパッタリング法により厚さ約０．１μｍ堆積
後、８５０℃、１０秒間の熱処理により注入部を活性化
した。

【０１２０】（６）熱処理用のＳｉＯ₂ 膜を除去した
後、半絶縁体領域（１０６）はイオン注入法により４０
ｋｅＶ及び２０ｋｅＶに加速したＨイオンを順次注入し
た。

【０１２１】（７）絶縁膜１０８としてＳｉＯ₂ を厚さ
０．５μｍ成膜した後、高濃度ＧａＡｓ半導体基板１０
１の裏面に金（Ａｕ）／クロム（Ｃｒ）を真空蒸着し、
３５０℃、５分の熱処理によりオーム性接合電極１１０
を形成した。

【０１２２】（８）通常のフォトリソグラフィー法によ
り、絶縁膜１０８の開口部を形成した後、Ｐ型ＧａＡｓ
半導体に対してショトキ障壁接合を形成する材料として
タングステン（Ｗ）を選択し、電子ビーム蒸着と通常の
フォトリソグラフィーにより厚さ８ｎｍの電極１０７を
形成した。

【０１２３】（９）アルミニウムを真空蒸着し、通常の
フォトリソグラフィー法により、電極配線１０９を形成
した。

【０１２４】この様にして作製した半導体電子放出素子
（図１５）を真空度が１×１０^-7Ｔｏｒｒに保たれた真
空チャンバ内に設置し、電源１１１により７Ｖを印加し
たところ、高濃度Ｐ型半導体領域１０５の上部のＷ表面
より約１５ｐＡの電子放出が観測された。また、印加電
圧（素子電圧）を１０Ｖまで順次増大したところ、電子
放出量（エミッション電流）も約１００ｐＡまで順次増
大した。

【０１２５】この動作電圧印加時の空乏層（１１２）
は、高濃度Ｐ型半導体領域１０５においてショットキ障
壁界面より約０．０８μｍ広がっていると考えられる。
電界が最も集中するのは１０５の部分であり、この領域
において効率良くアバランシェ降伏が起こる。

【０１２６】また上記作製条件において、Ｐ型半導体領
域１０３のＢｅ濃度のみを３×１０ ¹⁸／ｃｍ³ となるよ
うに変えて作製した素子を同様の真空チャンバ内に設置
したとき、電源１１１により５Ｖを印加したところ、高
濃度Ｐ型半導体領域１０５の上部のＷ表面より約２０ｐ
Ａの電子放出が観測された。また、印加電圧（素子電
圧）を７Ｖまで順次増大したところ、エミッション電流
も約１００ｐＡまで順次増大した。

【０１２７】このように、Ｐ型半導体領域（第３の領
域）１０３のキャリア濃度を変えることにより、半導体
電子放出素子の電流電圧特性を規定することが可能であ
る。また、Ｐ型半導体領域１０３の抵抗値を低下するこ
とにより、素子の直列抵抗値が減少でき、動作速度を速
くすることが可能となった。

【０１２８】図１５及び図３を用いて、本発明の半導体
電子放出素子の動作原理を説明する。

【０１２９】図１５において半導体材料としては、原理
的に例えばＳｉ，Ｇｅ，ＧａＡｓ，ＧａＰ，ＡｌＡｓ，
ＧａＡｓＰ，ＡｌＧａＡｓ，ＳｉＣ，ＢＰ，ＡｌＮ，Ｚ
ｎＳｅ，ダイヤモンド等が適用可能であり、これら半導
体のアモルファスあるいは多結晶体であっても構わな
い。特に間接遷移型でバンドギャップの大きい材料が適
している。半導体の半絶縁化は主に結晶のアモルファス
化とキャリアのトラップ準位の形成により行われる。Ｇ
ａＡｓ半導体においては、プロトン注入によりアモルフ
ァス化され、酸素イオンによってトラップ準位が形成さ
れることが知られている。また、ドーパントを含まない
アンドープ結晶も半絶縁性を有するので適用可能であ
る。電極１０７の材料としては、Ｗの他にＡｌ，Ａｕ，
ＬａＢ₆ 等一般に知られている前記Ｐ型半導体に対して
ショットキ障壁接合を形成するものであれば良い。ただ
し、この電極表面の仕事関数は小さいほど電子放出効率
が増大するので、その材料の仕事関数が大きい場合は表
面にＣｓ等の低仕事関数材料を薄く被覆することにより
電子放出効率が向上する。

【０１３０】（実施例１１：参考例）次に、本発明の第３の発明の別の実施例について図面を
参照して説明する。図１７は本発明の第３の発明の第２
の実施例に係るＰＮ接合を用いた半導体電子放出素子の
断面を示した模式図である。図中４０１は半絶縁性基
板、４０２は高濃度Ｎ型半導体領域、４０３は高濃度Ｐ
型半導体領域、４０４はＰ型オーミック電極、４０５は
プロトン注入領域、４０６はＮ型オーミック電極、１０
１は高濃度Ｐ型半導体層、１０２，１０４は低濃度Ｐ型
半導体領域（第２の領域）、１０３は素子の直列抵抗値
を設定するＰ型半導体領域（第３の領域）、１０５はア
バランシェ降伏を生じる高濃度Ｐ型半導体領域（第１の
領域）、１０６は半絶縁体領域（第４の領域）、１０８
は絶縁膜、１０９は電極配線、１１１は電源を示してい
る。なお本実施例では第１の領域と第３の領域の間に第
２の領域が存在する。

【０１３１】以下、図１７に示したＧａＡｓ半導体電子
放出素子の製造行程について説明する。

【０１３２】（１）不純物濃度を１×１０¹⁴／ｃｍ³ 以
下としたアンドープのＧａＡｓ半導体基板４０１上にキ
ャリア濃度が５×１０¹⁸／ｃｍ³ のベリリウム（Ｂｅ）
ドープの高濃度Ｐ型ＧａＡｓ半導体層１０１を厚さ０．
８μｍに分子線エピタキシャル成長（ＭＢＥ）法により
成長した。続いて、ベリリウム（Ｂｅ）濃度が１×１０
¹⁶／ｃｍ³ 以下の低濃度Ｐ型ＧａＡｓ半導体層を分子線
エピタキシャル成長（ＭＢＥ）法によりに、厚さ０．３
μｍ成長した（後に１０２となる）。

【０１３３】（２）Ｐ型半導体領域１０３には、ほぼ均
一にＢｅ濃度が８×１０¹⁷／ｃｍ³となる様に、集束イ
オンビーム（ＦＩＢ）注入法により４０ｋｅＶに加速し
たＢｅイオンを注入した。

【０１３４】（３）さらにＰ型半導体領域１０２の上部
に濃度が１×１０¹⁶／ｃｍ³ 以下の低濃度Ｐ型半導体領
域１０４をＭＯＣＶＤにより厚さ０．３μｍの厚さにエ
ピタキシャル成長を行った。

【０１３５】（４）高濃度Ｐ型半導体領域１０５にも、
ＦＩＢ法により、Ｂｅ濃度がそれぞれ１×１０¹⁸／ｃｍ
³ となる様にＢｅイオンを注入した。高濃度Ｐ型半導体
領域４０３にも、ＦＩＢ注入法により、Ｂｅ濃度がそれ
ぞれ１×１０¹⁸／ｃｍ³ となる様に１６０ｋｅＶ及び４
０ｋｅＶに加速したＢｅイオンを順次注入した。

【０１３６】（５）高濃度Ｎ型半導体領域４０２にはＦ
ＩＢ注入法により、Ｓｉ濃度が約１×１０¹⁹／ｃｍ³ と
なる様にイオン注入を行った。高濃度Ｎ型半導体領域４
０２を厚く形成すると、アバランシェ降伏により生成さ
れた電子は散乱してエネルギーを失い、電子放出効率が
悪化する。そこで、このイオン注入を低加速電圧で行な
うか、あるいは表面をエッチングするなどして、厚さを
１０ｎｍ以下に形成するのが望ましい。

【０１３７】（６）基板表面に、キャップ材としてＳｉ
Ｏ₂ をスパッタリング法により厚さ約０．１μｍ堆積
後、８５０℃、１０秒間の熱処理により注入部を活性化
した。（７）熱処理用のＳｉＯ₂ 膜を除去した後、半絶
縁体領域（１０６）はイオン注入法により４０ｋｅＶ及
び２０ｋｅＶに加速したＨイオンを順次注入した。また
半絶縁体領域（４０５）はイオン注入法により４０ｋｅ
Ｖから２００ｋｅＶの間の複数の加速電圧を用いてＨイ
オンを順次注入した。

【０１３８】（８）絶縁膜１０８としてＳｉＯ₂ を厚さ
０．５μｍ成膜した後、通常のフォトリソグラフィー法
により、絶縁膜１０８の開口部を形成した後、高濃度Ｐ
型ＧａＡｓ半導体層４０３の表面に金（Ａｕ）／クロム
（Ｃｒ）を真空蒸着し、続いて高濃度Ｎ型半導体領域４
０２の表面に、金−ゲルマニウム（Ａｕ−Ｇｅ）／金
（Ａｕ）を真空蒸着し、３５０℃、５分の熱処理により
オーム性接合電極４０４及び４０６を形成した。

【０１３９】（８）通常のフォトリソグラフィー法によ
り、絶縁膜１０８の開口部を形成した後、Ｐ型ＧａＡｓ
半導体に対してショトキ障壁接合を形成する材料として
タングステン（Ｗ）を選択し、電子ビーム蒸着と通常の
フォトリソグラフィーにより厚さ８ｎｍの電極１０７を
形成した。

【０１４０】（９）低仕事関数材料であるセシウム（Ｃ
ｓ）を超高真空中で単原子層程度蒸着し、４０７とし
た。

【０１４１】この様にして作製した半導体電子放出素子
（図１７）を１×１０^-11 Ｔｏｒｒ以下に保たれた真空
チャンバ内に設置し、電源１１１により６Ｖの電圧を印
加したところ、高濃度Ｐ型半導体領域４０２の上部のＣ
ｓ表面より約０．１μＡの電子放出が観測された。この
様に本発明により、従来の半導体電子放出素子と同等の
電子放出特性を有する、製造工程の簡略なＰＮ接合型半
導体電子放出素子が形成可能となった。

【０１４２】（実施例１２：参考例）次に第３の実施例について説明する。

【０１４３】図１８は本発明の第３の発明の別の実施例
に係るショトキ障壁接合を用いた半導体電子放出素子の
断面を示した模式図である。図１９はその平面図であ
る。図中１０１は高濃度Ｐ型半導体基板、１０２は低濃
度Ｐ型半導体領域（第２の領域）、５０１は素子の直列
抵抗値を設定するＰ型半導体領域（第３の領域）、１０
５はアバランシェ降伏を生じる高濃度Ｐ型半導体領域
（第１の領域）、１０６は半絶縁体領域（第４の領
域）、１０７はＰ型半導体とショトキ障壁接合を形成す
る薄い金属膜、１０８は絶縁膜、１０９は電極配線、１
１０はＰ型半導体に対するオーム性接合電極、１１１は
電源、１１２は動作電圧を印加した状態の空乏層端の形
状を示している。なお本実施例では第１の領域と第３の
領域の間に第２の領域が存在しない。

【０１４４】以下、図１８に示したＧａＡｓ半導体電子
放出素子の製造行程について説明する。

【０１４５】（１）キャリア濃度が５×１０¹⁸／ｃｍ³
の亜鉛（Ｚｎ）ドープの高濃度Ｐ型ＧａＡｓ半導体基板
１０１上に分子線エポタキシャル成長（ＭＢＥ）法によ
り、ベリリウム（Ｂｅ）濃度が１×１０¹⁶／ｃｍ³ 以下
の低濃度ＧａＡｓ半導体層を厚さ０．８μｍ成長した
（後に１０２となる）。

【０１４６】（２）Ｐ型半導体領域５０１は、ＦＩＢ注
入法により、Ｂｅ濃度がそれぞれ１×１０¹⁸／ｃｍ³ と
なる様に１６０ｋｅＶ及び４０ｋｅＶに加速したＢｅイ
オンを順次注入した。高濃度Ｐ型半導体領域１０５は、
ＦＩＢ注入法により、Ｂｅ濃度がそれぞれ２×１０¹⁸／
ｃｍ³ となる様に４０ｋｅＶに加速したＢｅイオンを注
入した。

【０１４７】（３）基板表面に、キャップ材としてＳｉ
Ｏ₂ をスパッタリング法により厚さ約０．１μｍ堆積
後、８５０℃、１０秒間の熱処理により注入部を活性化
した。

【０１４８】（４）熱処理用のＳｉＯ₂ 膜を除去した
後、半絶縁体領域（１０６）はイオン注入法により４０
ｋｅＶ及び２０ｋｅＶに加速したＨイオンを順次注入し
た。

【０１４９】（５）絶縁膜１０８としてＳｉＯ₂ を厚さ
０．５μｍ成膜した後、高濃度Ｐ型ＧａＡｓ半導体基板
１１０の裏面に金（Ａｕ）／クロム（Ｃｒ）を真空蒸着
し、３５０℃、５分の熱処理によりオーム性接合電極１
１０を形成した。

【０１５０】（６）通常のフォトリソグラフィー法によ
り、絶縁膜１０８の開口部を形成した後、Ｐ型ＧａＡｓ
半導体に対してショトキ障壁接合を形成する材料として
タングステン（Ｗ）を選択し、電子ビーム蒸着と通常の
フォトリソグラフィーにより厚さ８ｎｍの電極１０７を
形成した。

【０１５１】（７）アルミニウムを真空蒸着し、通常の
フォトリソグラフィー法により、電極配線１０９を形成
した。

【０１５２】本実施例のように第４の領域をイオン注入
法を用いて形成することで極めて容易に素子を作製する
ことが可能となった。

【０１５３】この様にして作製した半導体電子放出素子
（図１８）を真空度が約１×１０^-7Ｔｏｒｒに保たれた
真空チャンバ内に設置し、電源１１１により７Ｖを印加
したところ、高濃度Ｐ型半導体領域１０５の上部のＷ表
面より約１５ｐＡの電子放出が観測された。また、印加
電圧（素子電圧）を１０Ｖまで順次増大したところ、電
子放出量（エミッション電流）も約２００ｐＡまで順次
増大した。

【０１５４】（実施例１３：参考例）次に、本発明の第３の発明の別の実施例について図面を
参照して説明する。図２０は本発明のＰＮ接合を用いた
半導体電子放出素子の断面を示した模式図である。図中
４０１は半絶縁性基板、４０２は高濃度Ｎ型半導体領
域、４０４はＰ型オーミック電極、４０５はプロトン注
入領域、４０６はＮ型オーミック電極、１０１は高濃度
Ｐ型半導体基板、１０２は低濃度Ｐ型半導体領域（第２
の領域）、７０１は素子の直列抵抗値を設定する高濃度
Ｐ型半導体領域（第３の領域）、１０５はアバランシェ
降伏を生じる高濃度Ｐ型半導体領域（第１の領域）、１
０６は半絶縁性領域（第４の領域）、１０８は絶縁膜、
１０９は電極配線、１１１は電源を示している。なお本
実施例では第１の領域と第３の領域の間に第２の領域が
存在しない。

【０１５５】以下、図２０に示したＧａＡｓ半導体電子
放出素子の製造行程について説明する。

【０１５６】（１）不純物濃度を１×１０¹⁴／ｃｍ³ 以
下としたアンドープのＧａＡｓ半導体基板４０１上にキ
ャリア濃度が５×１０¹⁸／ｃｍ³ のベリリウム（Ｂｅ）
ドープの高濃度Ｐ型ＧａＡｓ半導体層１０１を厚さ０．
８μｍに分子線エピタキシャル成長（ＭＢＥ）法により
成長した。続いて、ベリリウム（Ｂｅ）濃度が１×１０
¹⁶／ｃｍ³ 以下の低濃度Ｐ型ＧａＡｓ半導体層を分子線
エピタキシャル成長（ＭＢＥ）法によりに、厚さ０．８
μｍ成長した（後に１０２となる）。

【０１５７】（２）高濃度Ｐ型半導体領域７０１及び高
濃度Ｐ型半導体領域４０３にも、ＦＩＢ注入法により、
Ｂ濃度がそれぞれ１×１０¹⁸／ｃｍ³ となる様に１６０
ｋｅＶ及び４０ｋｅＶに加速したＢイオンを順次注入し
た。高濃度Ｐ型半導体領域１０５にも、ＦＩＢ注入法に
より、Ｂ濃度がそれぞれ１×１０¹⁸／ｃｍ³ となる様に
４０ｋｅＶに加速したＢイオンを順次注入した。

【０１５８】（３）高濃度Ｎ型半導体領域４０２層もＦ
ＩＢ注入法により、Ｓｉ濃度が約１×１０¹⁹／ｃｍ³ と
なる様にイオン注入を行った。高濃度Ｎ型半導体領域４
０２を厚く形成すると、アバランシェ降伏により生成さ
れた電子は散乱してエネルギーを失い、電子放出効率が
悪化する。そこで、このイオン注入を低加速電圧で行な
うか、あるいは表面をエッチングするなどして、厚さを
１０ｎｍ以下に形成するのが望ましい。

【０１５９】（３）基板表面に、キャップ材としてＳｉ
Ｏ₂ をスパッタリング法により厚さ約０．１μｍ堆積
後、８５０℃、１０秒間の熱処理により注入部を活性化
した。

【０１６０】（４）熱処理用のＳｉＯ₂ 膜を除去した
後、半絶縁体領域（１０６）はイオン注入法により４０
ｋｅＶ及び２０ｋｅＶに加速したＨイオンを順次注入し
た。半絶縁体領域（４０５）はイオン注入法により４０
ｋｅＶから２００ｋｅＶの間の複数の加速電圧を用いて
Ｈイオンを順次注入した。

【０１６１】（８）絶縁膜１０８としてＳｉＯ₂ を厚さ
０．５μｍ成膜した後、通常のフォトリソグラフィー法
により、絶縁膜１０８の開口部を形成した後、高濃度Ｐ
型ＧａＡｓ半導体層４０３の表面に金（Ａｕ）／クロム
（Ｃｒ）を真空蒸着し、続いて高濃度Ｎ型半導体領域４
０２の表面に、金−ゲルマニウム（Ａｕ−Ｇｅ）／金
（Ａｕ）を真空蒸着し、３５０℃、５分の熱処理により
オーム性接合電極４０４及び４０６を形成した。

【０１６２】（９）低仕事関数材料であるセシウム（Ｃ
ｓ）を超高真空中で単原子層程度蒸着し、４０７とし
た。

【０１６３】この様にして作製した半導体電子放出素子
（図２０）を１×１０^-11 Ｔｏｒｒ以下に保たれた真空
チャンバ内に設置し、電源１１１により５Ｖの電圧を印
加したところ、高濃度Ｐ型半導体領域４０２の上部のＣ
ｓ表面より約０．０１μＡの電子放出が観測された。
５．５Ｖの電圧を印加したところ、高濃度Ｐ型半導体領
域４０２の上部のＣｓ表面より約０．１μＡの電子放出
が観測された。本実施例では、第３の領域（７０１）の
抵抗を極めて小さくすることで動作電圧の低減を達成で
きた。この様に本発明により、従来の半導体電子放出素
子と同等の電子放出特性を有する、製造工程の簡略なＰ
Ｎ接合型半導体電子放出素子が形成可能となった。

【０１６４】なお、第２の発明及び第３の発明の電子放
出素子も第１の発明の前記実施例３〜実施例５記載の応
用が可能であることは勿論である。

【０１６５】（実施例１４）第４の発明の実施例につい
て図面を参照して説明する。

【０１６６】図２１において先ず、Ｓｉウエハ１をアニ
ール処理し、表面にＳｉＯ₂ の熱酸化膜２を形成した。
次いでレジストを用いたエッチングにより図２２（Ａ）
のようにＳｉＯ₂ 膜２上に１０μｍ径のＳｉ面を露出さ
せた。基板を希フッ酸に浸漬して表面酸化膜を除去し
た。

【０１６７】次に蒸留水にヨウ化カリウム及びヨウ素を
投入してヨウ素水溶液を形成した後、金を投入し攪拌溶
解させ、［ＡｕＩ₄ ］^- を含有する金錯体溶液を形成す
る。このとき溶液中には、金錯体［ＡｕＩ₄ ］^- の他、
Ｉ₃ ^-、Ｋ⁺ が存在するものと考えられる。

【０１６８】ヨウ素水溶液は、ヨウ化カリウム以外のヨ
ウ化化合物、例えばヨウ化アンモニウムを溶解すること
も作成出来る。また、アルコールを溶媒として用いた、
ヨウ素アルコール溶液やアルコールと水の混合物を溶媒
として用いたヨウ素アルコール・水溶液も本発明に用い
ることが出来る。溶液中のヨウ素、ヨウ化化合物の濃度
は、溶解することができる金の量を左右する。

【０１６９】次いで、前述の基板の表面を溶液に接した
後、溶液を３０〜１００℃に昇温し、ヨウ素成分の揮発
を促進させる。

【０１７０】溶液系内では、Ｉ₃ ^-の状態で存在するヨウ
素成分の揮発による溶液系内の平行状態の維持の為の
［ＡｕＩ₄ ］^- からのＩ成分の解離による分解、又は
［ＡｕＩ ₄ ］^- の形で存在する錯体中のヨウ素成分の直
接の揮発による分解が進行すると考えられ、結果として
金が過飽和状態となる。

【０１７１】溶液中で過飽和状態となった金は、核形成
密度の高いＳｉの開口部のみに単一核として析出する
（図２１Ｂ）。この時、核形成密度の小さい材料からな
る面には、核の発生は見られなかった。

【０１７２】次に、レジスト４を用いて単結晶Ａｕ３の
上部に厚さ〜７０ÅのＡｌ₂ Ｏ₃ 膜５を蒸着により単結
晶Ａｕ３の上部に堆積し、さらに厚さ３０００ÅのＡｌ
６を蒸着により堆積した。

【０１７３】次にＳｉウエハをＫＯＨ系のウェットエッ
チング液を用い、適当なパターニングを行なって単結晶
Ａｕ３下部のＳｉをエッチングにより取り除いた（図２
１（Ｂ））。

【０１７４】この素子に適当なバイアス手段７を用いて
電圧を印加すると、単結晶Ａｕ３により電子が放出され
た。この時単結晶Ａｕ３中を電子が通過する時の散乱を
極力減らすために図２１（Ｂ）に示されるように、単結
晶をウェットあるいはドライエッチングを用いて薄くす
ることで、より一層の電子放出電流を増加させることが
可能であった。

【０１７５】なお、本実施例において絶縁層５としてＡ
ｌ₂ Ｏ₃ 、上部電極６としてＡｌを用いたが、この材料
に限定されることはなく、例えば絶縁層としてはＳｉＯ
₂ ，ＳｉＮ等を用いても良い。

【０１７６】（実施例１５）次に第４の発明の第２の実
施例について述べる。本実施例では核形成密度の大きい
材料からなる面としてＴｉからなる面、核形成密度の小
さい材料としてＳｉＯ₂ 、金錯体として［ＡｕＩ₄ ］
^- 、分解処理手段として揮発を用いることで本発明を実
施した例について述べる。図２２において、まずＳｉ基
板１をアニール処理し、表面に〜７０Åの熱酸化膜（Ｓ
ｉＯ₂ ）２を形成した。レジストを用いてＳｉＯ₂ 膜に
３×３μｍ角の開口部を形成し希フッ酸でＳｉＯ₂ ２を
取り除き、続いてＴｉを蒸着により１５０Åの厚さに堆
積後レジストを取り除き核発生用の種３を有する基板を
得た。次に実施例１４と同様に［ＡｕＩ₄ ］^- の金錯体
溶液に基板を浸し、溶液を揮発することで単結晶Ａｕ４
を得た。

【０１７７】次に、核発生用の種３を取り除く為に、単
結晶Ａｕの上部にレジスト５を用いてＡｒビームによる
ドライエッチングを行ない、不要部を取り除き、その後
ＳｉＯ₂ ６を１０００Åの厚さに堆積して図２２（Ｂ）
のような断面を持つように形成した。

【０１７８】次にレジストを取り除き全面にＡｌ７を蒸
着後レジストを用いてＡｌ７をリン酸系エッチング液で
除去し図２２（Ｃ）を得た。

【０１７９】次にＡｌ基板１と単結晶Ａｕ４にバイアス
８を印加すると単結晶Ａｕ４より電子が放出された。単
結晶Ａｕ４は前述のようにエッチングにより薄くするこ
とがで、電子放出電流を増加させることが可能であっ
た。

【０１８０】

【発明の効果】前記の本発明の第一の発明の半導体電子
放出素子において、素子中央部に位置する前記アバラン
シェ降伏を生じる高濃度Ｐ型半導体領域（第１の領域）
から外側へ向かって同心円状に、キャリア濃度が低いＰ
型半導体領域（第２の領域）を形成する。これにより、
形成される空乏層を従来素子よりも小さい形状とするこ
とが可能となり、前記第１の領域において、最も電界が
集中するのでそこでのみ効率良くアバランシェ降伏を生
じさせることが可能となる。また第１の領域へとキャリ
アを供給する経路の抵抗値を、第２の領域よりもキャリ
ア濃度の高い第３の領域により低下することにより、素
子の直列抵抗値が低下するため、動作速度の速い素子と
することが可能となる。

【０１８１】この様に、本発明の素子構造とすることに
より、高濃度Ｎ型半導体のガードリング構造体を必要と
せず、且つ、高速動作が可能な半導体電子放出素子が作
製可能となった。また、ＰＮ接合によるガードリングは
キャリアの多い半導体層の空乏層が薄く形成されるため
接合性の容量が無視できない程度になる。このため深く
形成された絶縁領域の容量はＰＮ接合によるガードリン
グと比較して極めて小さい。従って、接合部の容量を低
減することが可能となった。

【０１８２】本発明の半導体電子放出素子の第２の発明
により従来素子の様に高濃度Ｎ型半導体のガードリング
構造を用いずに、ＬＯＣＯＳにより形成された絶縁性の
酸化膜を用いることで、高濃度Ｎ型半導体のガードリン
グ構造の形成に伴うオーム性接合電極の形成が不要とな
り、製造工程の簡略化が可能となった。また、素子の直
列抵抗値を第４の領域のキャリア濃度により低減するこ
とが可能となり、動作速度の速い半導体電子放出素子が
可能となった。

【０１８３】本発明の半導体電子放出素子の第３の発明
により従来素子の様に高濃度Ｎ型半導体のガードリング
構造を用いずに、半絶縁性のガードリングを用いること
で、高濃度Ｎ型半導体のガードリング構造の形成に伴う
オーム性接合電極の形成が不要となり、製造工程の簡略
化が可能となった。また、素子の直列抵抗値を第４の領
域のキャリア濃度により低減することが可能となり、動
作速度の速い半導体電子放出素子が可能となった。

【０１８４】また第４の発明の方法によればＭＩＭある
いはＳＩＭ構成の電子放出素子においても電子放出面で
ある金属を、金錯体溶液中の金錯体を分解処理すること
により単結晶のＡｕとすることができ、これにより熱電
子がＡｕ中を通過する時の散乱が減少し、電子放出電流
を増加させることができる。また平滑なＡｕの上部に絶
縁層を堆積するので、従来より表面の凹凸に起因する電
子放出の不均一化や不安定性を防止することができる。

【図面の簡単な説明】

【図１】本発明の第一の発明の半導体電子放出素子の断
面模式図。

【図２】本発明の第一の発明を実施したショットキ障壁
接合を用いた半導体電子放出素子の平面図。

【図３】ショットキ障壁接合を用いた素子の動作原理を
説明するためのバンド図。

【図４】本発明の第一の発明を実施したＰＮ接合を用い
たマルチ半導体電子放出素子の断面の模式図である。

【図５】従来のＣＲＴを示す概略的断面図。

【図６】本発明の電子放出素子をＣＲＴディスプレイに
利用した場合の応用例を示す断面図。

【図７】本発明の電子放出素子を同一基板上に複数配置
した場合の応用例を示すフラットディスプレイの分解
図。

【図８】本発明の電子放出素子を同一基板上に複数配置
した場合の応用例を示す電子描画システムの部分斜視
図。

【図９】本発明の第２の発明を実施したショットキ障壁
接合を用いた半導体電子放出素子の断面の模式図。

【図１０】図９の半導体電子放出素子の断面の模式図。

【図１１】本発明の第２発明を実施したＰＮ接合を用い
たマルチ半導体電子放出素子の断面の模式図。

【図１２】本発明の第２発明を実施したショットキ障壁
接合を用いた半導体電子放出素子の断面の模式図。

【図１３】図１２の半導体電子放出素子の平面図。

【図１４】本発明の第２発明を実施したＰＮ接合を用い
たマルチ半導体電子放出素子の断面の模式図。

【図１５】本発明の第３発明を実施したショットキ障壁
接合を用いた半導体電子放出素子の断面の模式図。

【図１６】図１５の半導体電子放出素子の平面図。

【図１７】本発明の第３の発明を実施したＰＮ接合を用
いたマルチ半導体電子放出素子の断面の模式図。

【図１８】本発明の第３発明を実施したショットキ障壁
接合を用いた半導体電子放出素子の断面の模式図。

【図１９】図１８の半導体電子放出素子の平面図。

【図２０】本発明の第３発明を実施したＰＮ接合を用い
たマルチ半導体電子放出素子の断面の模式図。

【図２１】ＭＩＭ構成の実施態様を示す模式図。

【図２２】ＳＩＭ構成の別の実施態様を示す模式図。

【符号の説明】

１０１高濃度Ｐ型半導体基板１０２低濃度Ｐ型半導体領域（第２の領域）１０３素子の直列抵抗値を規定するＰ型半導体領域
（第３の領域）１０４低濃度Ｐ型半導体領域１０５アバランシェ降伏を生じる高濃度Ｐ型半導体
領域（第１の領域）１０６ショットキ障壁接合電極１０７電極配線１０８絶縁膜１０９オーム性接合電極電源１１０電源１１１，１１２動作電圧印加時に形成される空乏化
領域４０１半絶縁性基板４０２高濃度Ｎ型半導体領域４０３高濃度Ｐ型半導体領域４０４Ｐ型オーミック電極４０５プロトン注入領域４０６Ｎ型オーミック電極

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−236240（ＪＰ，Ａ) 特公昭43−17025（ＪＰ，Ｂ１) 特許3192472（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01J 9/02 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】核形成密度が大きい材料からなり単一核
が形成される程充分微細な面と核形成密度の小さい材料
からなる面とを隣接して配した基板に、金錯体を分解処
理することにより溶液中の金を過飽和状態に移行させ
て、前記核形成密度が大きい材料からなる面上に単一核
を析出させ、該単一核のみより単結晶を成長させた金単
結晶を電子放出面に用いたことを特徴とする電子放出素
子の製造方法。
【請求項２】前記電子放出素子は、ＭＩＭ型あるいは
ＳＩＭ型の電子放出素子であることを特徴とする請求項
１に記載の電子放出素子の製造方法。