JPH0395824A - 半導体電子放出素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体電子放出素子に関するものである。

［従来の技術］ 従来の半導体電子放出素子のうち、アバランシェ増幅を
用いたものとしては、例えば米国特許第４２５９６７８
号および米国特許第４３０３９３０号に記載されている
ものが知られている。

この半導体電子放出素子は、半導体基板上にＰ型半導体
層とＮ型半導体層とを形戒し、該Ｎ型半導体層の表面に
セシウム等を付着させて表面の仕事関数を低下させるこ
とにより電子放出部を形成したものであり、Ｐ型半導体
層とＮ型半導体層とにより形成されたダイオードの両端
に逆バイアス電圧をかけてアバランシェ増幅を起すこと
により電子をホット化し、電子放出部より半導体基板表
面に垂直な方向に電子を放出するものである。

［発明が解決しようとする課題］ しかしながら、上記従来の半導体電子放出素子は、アバ
ランシェ増幅により高いエネルギーを得た電子がＮ型半
導体層内を通過して電子放出部表面に達する構造となっ
ていたため、電子のエネルギーの多くはＮ型半導体層内
での格子散乱等によって失われてしまうという欠点もあ
った。このエネルギー損失を抑えるためにはＮ型半導体
層を極めて薄（　（２００λ以下）形成する必要がある
が、この場合には、以下のような問題点があった。

■Ｎ型半導体層の抵抗が高くなるため、必要とされる場
所に電圧を印加しにくいばかりか、Ｎ型半導体層の発熱
によりセシウム等の低仕事関数材料の蒸発、マイグレー
ション等が生じ、このため電子放出領域の不均一が生じ
たり、寿命が著しく制限されたりした． ■このような極めて薄いＮ型半導体層を均一かつ高濃度
、低欠陥で作製することは困難であり、従って素子を安
定に作製することが困難であるという課題を有していた
。

本発明は、上記従来の問題点を解決し、安定した電子放
出特性を容易に達戒できる基板断面出射型の電子放出素
子を提供することを目的とする． ［課題を解決するための手段］ 本発明の要旨は、半導体基体上に形成された、電子なだ
れ降伏を生じるような不純物濃度範囲を有するＰ型半導
体層と、 前記Ｐ型半導体層と接合して形成されたＮ型半導体層と
、 前記Ｎ型半導体層と前記Ｐ型半導体層とに逆バイアス電
圧を印加して前記Ｎ型半導体層から電子を放出させるた
めの手段と、 前記放出された電子を外部に引き出すための引き出し電
極と を有し、 前記Ｎ型半導体層と前記Ｐ型半導体層とが異なる材料に
より形成され、かつ、該Ｎ型導体層と該Ｐ型半導体層と
の接合がヘテロ接合であることを特徴とする半導体電子
放出素子に存在する。

［作　用］ 本発明によれば、Ｎ型半導体層を、Ｐ型半導体基体と異
なるバンドギャップを持つ材料定より形戒したこと、Ｎ
型半導体層のバンドギャップがＰ型半導体層のバンドギ
ャップより小さくなるように構成したことおよびＮ型半
導体層とＰ型半導体層がヘテロ接合を形成することによ
り、Ｎ型半導体層の発熱を抑えることができるので、低
仕事関数材料の蒸発、マイグレーション等の発生や、こ
れによる電子放出領域の不均一化、低寿命化を防ぐこと
ができる． 以下、本発明の半導体電子放出素子の作用についてエネ
ルギーバンド図を用いて説明する．第３図は、本発明の
半導体放出素子におけるエネルギーバンド図である。な
お、図において、ｐはＰ型半導体層を示し、ｎはＮ型半
導体層を示す。

第３図に示すように、Ｎ型半導体層はＰ型半導体層より
もバンドギＹツブが小さいので、Ｐ型半導体層とＮ型半
導体層とのへテロ接合の間を逆バイアスすることによっ
て、真空準位Ｅ　ＶＡＣをｐ型半導体層の伝導ｆＥＣよ
り低いエネルギー準位とすることができ、大きなエネル
ギー差ΔＥ（＝　ＥＣ−　ＥＶＡＣ　）を得ることがで
きる。この状態でアバランシェ増幅を起こすことにより
、Ｐ型半導体層においては少数キャリアであった電子を
う数生成することが可能となり、電子の放出効率を高め
ることが出来る．また空乏層内の電界が電子にエネルギ
ーを与えるために、電子がホット化されて格子系の温度
よりも運動エネルギーが大きくなり、Ｎ型半導体層表面
の仕事関数よりも大きなポテンシャルを持つ電子が散乱
によるエネルギーロスをともなわずに表面から飛び出す
ことが可能となる。

一般に、半導体電子放出素子から電子を放出させる時に
多くの電子放出電流を得ようとすると非常に多くの電流
を素子にかけねばならない。通常、上述のようなＰＮ接
合から電子を放出させる場合には、１万アンペア以上の
電流密度が必要である。このような電流を電気伝導度の
低い半導体に流すと電流のほとんどは熱となって消費さ
れてしまう。熱による電流のロスを防ぐには、Ｎ型半導
体層の抵抗をできるだけ下げる必要がある。このため、
極めて多くの不純物を添加して半導体の抵抗を下げるよ
う工夫しなければならないが、般に、バンドギャップの
大きいＧａＡｓ，ＧａＰ等の材料は伝導帯の有効状態密
度が小さいため、半導体の抵抗率をＳｔ，Ｇｅのように
１０−４Ω・ｃｍ程度にまで下げることは困難である。

このため本発明ではＰ型半導体層上にＰ型半導体層のバ
ンドギャップよりも小さいバンドギャップを持つＮ型半
導体層を形成することで、Ｎ型半導体層の抵抗を下げる
ことにより、発熱等を低下させたものである。

バンドギャップの小さい半導体層としては、Ｓｔ，Ｇｅ
，ＩｎＡｓ等があげられるが、これらの材料は１ｘｌＯ
２０（ａｔｏｍ／ｃｍ３）以上の不純物をドーブするこ
とが出来る。このため、Ｎ型半導体層をＩＣＭ’（Ωｃ
ｍ）代の抵抗率にすることが可能である。

さらに、本発明では、Ｎ型半導体層をこのような低い抵
抗率にすることにより、一般にバンドギャップの大きな
半導体で必要とぎれるオーミック電極形成のための熱に
よる合金化処理も不要となり、プロセスの簡略化信頼性
の向上が可能となった。

［実施例］ 以下、本発明の一実施例について、第１図を用いて詳細
に説明する。

第１図は本発明の一実施例に係る半導体電子放出素子を
示す図であり、第１図（Ａ）は平面図、第１図（Ｂ）は
第１図（Ａ）のＡ−Ａ断面における断面図である。図に
おいて、１はＰ型半導体基板であり、本実施例ではＧａ
Ａｓ　（１００）を用いた６２はＰ型半導体層、３はＮ
型半導体領域、４は空乏−層、５はＮ型半導体層、６は
絶縁層、７は引き出し電極、８はＰ型半導体基板１の他
方にＡｕ−Ｚｎ合金を蒸着した才一くツクコンタクト用
の電極である。９はＮ型半導体層５と電極８との間に逆
バイアス電圧Ｖｄを印加するための電源であり、１０は
Ｎ型半導体層５と引き出し電極７との間に電圧Ｖｇを印
加するための電源である。

第１図（Ａ），（Ｂ）に示した半導体電子放出素子は、
以下のような方法により製造した。

■Ｐ型半導体基板１上に、５Ｘ１０１６ａｍ”３の不純
物濃度を持つＧａＡｓをＭＢＥ法で２μｍの厚さにエビ
タキシャル成長させることにより、Ｐ型半導体層２を形
成した。

■次いで、２Ｘ１０”ａｍ−’の不純物濃度を持つＧｅ
を、ＭＢＥ法で２００人の厚さにエビタキシャル成長さ
せることにより、Ｎ型半導体層５を形成した。Ｐ型半導
体層２を形戊するＧａＡｓとＮ型半導体層５を形戒する
Ｇｅの格子不整合は小さく、良質の単結晶Ｇｅを形戒す
ることができた。

■次に、フォトリソグラフィーのレジストプロセスによ
り所定の位置のフォトレジストを開口し、Ｓｉイオンを
、濃度傾配をつけて傾斜接合が形成されるように打ち込
み、これをアニールしてＮ型半導体領域３を形成した． ■同様にレジストプロセスによりｎ“領域５を形成し、
不用のＧｅ層をＣＦ４によるドライエッチングにて除去
した。

■最後にＳｉｎ２およびポリシリコンを堆積し、フォト
リソグラフィー技術を用いて電子放出用の開口部を形成
し、選択エッチングによりＧｅのＮ型半導体層５上にＳ
ｉ０２層６を介して引き出し電８ｉ７を形成した。

このようにして作成した半導体電子放出素子に逆バイア
ス電圧Ｖ４をＰ型半導体層２とＮ型半導体層５とにより
形成されるヘテロＰＮ接合ダイオードにかけると、ＰＮ
接合界面でアバランシェ増幅が生じ、生成されたホット
エレクトロンは極めて薄く形成ざれたＮ型半導体層５を
通り抜けて真空領域にしみ出し、引き出し電極７による
電界によって素子外部へ引き出される。

本実施例によれば、Ｎ型半導体層の電気抵抗を下げるた
めにＰ型半導体基体のバンドギャップより小さい半導体
を用いることで素子の発熱を押さえることが可能となり
、ざらにオーミックコンタクトが熱をかけずにとれるよ
うになった。

なお、本実施例では表面に仕事関数を下げるための処理
は行っていないが、必要に応じて表面の仕事関数低下材
料を表面にコートしてもかまわない。

（実施例２） 第２図は、本発明の半導体電子放出素子の第二の実施例
に係る半導体電子放出素子の概略構戒図である。

本実施例は、上記実施例１の半導体放出素子における素
子間でのクロストークを防ぐように構成したものである
。なお本実施例では、電子放出の効率が高くなるように
，６ＪＺ。，５　Ｇａｏ．ｓ　Ａｓ（バンドギャップが
約１．９ｅＶ）が使用されている。

本実施例半導体電子放出素子は、以下の手順で作成した
。

■半絶縁性のＧａＡｓ　（１００）基板１２ａにＢｅを
Ｉ　Ｘ　１　０”ｃｍ−’ドーブしながら、Ａｊ２ｏ．
ｓ　Ｇａｏ．ｓ　Ａｓのｐ”層１３をエビタキシャル成
長させ、次いでＢｅをＩ　Ｘ　１　０ｌ６ｃｍ−３ドー
プしながらＡｌｌｏ，５　Ｇａｏ．ｓ　Ａ　Ｓのｐ層２
をエビタキシャル戒長させる。

■次いでＦＩＢ（フォーカスドイオンビーム）によって
、ｐ″″層１１の不純物濃度がＩＸＩＯ”ｃｍ−３にな
るようにＢｅを約１８０ｋｅＶで深い層に打ち込み、ｐ
層１４の不純物濃度が５×１　０　”ｃ　ｍ−’になる
ようにＢｅを約４０ｋｅＶで比較的薄い層に打ち込む。

■さらに、ｎ層３の不純物濃度がＩＸＩＯ”ｃｍ−３に
なるように、Ｓｔを約６０ｋｅＶで打ち込む。

■また、プロトンまたはホウ素イオンを２００ｋｅＶ以
上の加速電圧で打ち込んで、素子分離領域１２ｂを形成
した。

■次に、８５０℃で１分間、アルシン＋Ｎ，＋Ｈ２気流
中でアニールを行い、表面を軽くエッチングした後、さ
らにＧｅ層５を２００人の厚さにエビタキシャル成長さ
せた。Ｇｅ層５では，ＡｓをＮ型半導体の不純物として
用い、不純物濃度は１　ｘ　１　０”ｃ　ｍ”’とし、
良好なヘテロ接合を形戒した。

以上のようにして作威した本実施例半導体電子放出素子
によれば、素子間を絶縁することにより、基板上に多数
の半導体電子放出素子を作製した場合に素子間のクロス
トークを減少させることができ、個々の素子を安定に独
立駆動させることが可能となる。

また、Ｐ型半導体基体にワイドギャップ半導体を用いた
ためＧａＡｓより高い電流密度を得ることが可能となり
、さらに、高不純物濃度のＧｅを用いたことで表面層の
抵抗を下げ発熱を押さえることができ、ノンアロイでオ
ーミックコンタクトを取ることができた。

［発明の効果］ 以上詳細に説明したように、本発明による半導体電子放
出素子によれば、Ｎ型半導体層の抵抗を小さくすること
が出来るので、電界を効率よく表面層にかけることが可
能となった。

さらに発熱による素子の劣化を押さえることができるの
で安定性が増し、さらに、ノンアロイでオーミックコン
タクトをとることが可能となり、プロセス上の信頼性が
大きく向上した。

従って、本発明の半導体電子放出素子によれば、信頼性
の高いディスプレイ、ＥＢ描画装置、真空管、電子線プ
リンター、メモリー等を提供することができる。

【図面の簡単な説明】

第１図（Ａ）．（Ｂ）は、本発明の半導体電子放出素子
の第１実施例の概略的構成図である。第２図は、本発明
の半導体電子放出素子の第２実施例の概略的構成図であ
る。第３図、本発明の半導体電子放出素子における半導
体表面のエネルギーバンド図である。 １・・・Ｐ型半導体基板、２・・・Ｐ型半導体層、３・
・・Ｎ型半導体領域、４・・・空乏層、５・・・Ｎ型半
導体層、６・・・絶縁層、７・・・引き出し電極、８・
・・オーミックコンタクト用電極、９．１０・・・電源
図（Ａ） 図（８）

Claims (5)

【特許請求の範囲】
1. （１）半導体基体上に形成された、電子なだれ降伏を生
   じるような不純物濃度範囲を有するＰ型半導体層と、 前記Ｐ型半導体層と接合して形成されたＮ型半導体層と
   、 前記Ｎ型半導体層と前記Ｐ型半導体層とに逆バイアス電
   圧を印加して前記Ｎ型半導体層から電子を放出させるた
   めの手段と、 前記放出された電子を外部に引き出すための引き出し電
   極と を有し、 前記Ｎ型半導体層と前記Ｐ型半導体層とが異なる材料に
   より形成され、かつ、該Ｎ型導体層と該Ｐ型半導体層と
   の接合がヘテロ接合であることを特徴とする半導体電子
   放出素子
2. （２）前記Ｎ型導体層の厚みが０．１μｍ以下であるこ
   とを特徴とする請求項１に記載の半導体電子放出素子
3. （３）前記Ｎ型半導体層のバンドギャップが前記Ｐ型半
   導体層のバンドギャップよりも小さいことを特徴とする
   請求項１または２に記載の半導体電子放出素子
4. （４）前記Ｎ型半導体層の表面に、１Ａ族，２Ａ族，３
   Ａ族若しくはランタノイドの金属、１Ａ族，２Ａ族，３
   Ａ族若しくはランタノイドの金属シリサイド、１Ａ族，
   ２Ａ族，３Ａ族若しくはランタノイドの金属ホウ化物ま
   たは４Ａ族の金属炭化物からなる薄膜が、少なくとも１
   つ存在することを特徴とする請求項１〜３記載の半導体
   電子放出素子
5. （５）前記Ｎ型半導体層がＧｅ半導体により形成され、
   前記Ｐ型半導体基体がＧａＡｓにより形成されたことを
   特徴とする請求項１〜４記載の半導体電子放出素子