KR900000585B1 - 반도체 집적회로 장치 및 그 제조 방법 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적회로 장치 및 그 제조방법
제1도는 내지 5도는 본 발명의 실시예에 따른 여러 제조 단계에서 GaAs IC장치의 개략 부분 단면도.
제6도는 본 발명에 따른 GaAs IC장치의 개략 부분 단면도.
제7도는 n-i-n형 GaAs 및 Si구조에 대한 에너지 밴드도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반절연GaAs기판 2 : n+형 GaAs층
3 : n형 GaAs층 4 : p+형 GaAs층
5 : n형 A1GaAs층 6 : n+형 GaAs층
7 : 홈 8 : 능동영역
9 : GaAs층
본 발명은 반도체 장치에 관한 것이다. 특히 화합물 반도체의 집접회로(IC)장치 및 그 제조 방법에 관한 것이다. 또한 본 발명은 화합물 반도체 IC장치에 있어서 능동소자(즉 활성영역)상호간에 분리를 개선하는 것에 관한 것이다.
실리콘 반도체 IC장치에 있어서는 분리영역 또는 PN집합과 같은 구조 또는 절연층을 형성하는 것이 필요하다.
일반적으로 각 GaAsFET의 채널영역, 소오스영역 및 드레인영역 이온주입법에 의해 반절연GaAs기판에 형성되기 때문에, GaAsFET IC장치에 있어서 분리영역을 형성할 특별한 필요가 없었다. 그러나 최근 들어 2차원 전자개스를 이용하는 FET 및 이종접합 바이포울러 트랜지스터와 같은 IC장치는 몰레큘러 비임 에피택시(molecular beam epitawy : MBE)법 또는 금속 유기 기상 성장법(metal organic chemical vapor deposition : MOCVD)법에 의해 기판위에 형성되는 적층판을 사용하여 제조된다. 이 경우에 능동소자(영역)상호간을 분리시키기 위하여 적층판내네 분리영역을 형성하는 것이 필요하다.
이와같은 분리는 아일랜드형 능동영역(예를들면 미합중국 1984.11.29일 출원번호 676,359의 제1도참조, 대응 유럽 특허출원 EP-A-0136656호)을 형성하기 위하여 능동영역 사이의 적층판의 부분들을 에칭함에 의해 이루어질 수 있다. 이런 형의 분리에 있어서는 에칭에 의해 형성된 스텝이 상호접속 도체내에서 파괴(즉, 소위 스텝-커버리지(step-coverage)파괴현상)되며 각 아일랜드형 능동영역의 베이스 면적이 증가되어 집적도의 증가를 방지한다.
또한 적층부분을 활동상태로 만들기 위하여(예를들면 미합중국 1984.3.9일 출원된 출원번호 제87,967호의 제10도 참조, 대응 유럽 특허출원 EP-A-0119089호)능동영역을 제외한 적층부로 수소(H+) 및 산소(O+)와 같은 이온을 주입함에 의해 분리가 성취될 수 있다.
이런 형의 분리에 있어서 분리영역의 저항율은 후에 있는 제조공정에서 수행되는 열처리에 의해 감소된다. 열처리하는 동안 주입된 이온이 확산되며 분리영역의 면적을 증가시켜서 이 또한 집적도의 증가를 방해한다. 이온주입법에 의한 깊은 비활성화를 수행하는 것은 어렵다. 특히 산소이온이 주입되었을 경우는 갭중심에 트랩된 캐리어는 전계가 이온주입영역에 가해질 때 쉽게 여기되어 전류가 흐른다. 더욱이 에칭과 충전의 조합,즉 U형 또는 V형 홈을 형성하기 위하여 능동영역 부위의 적층부를 에칭하고 SiO2, Si3N4및 다결정 실리콘 과 같은 절연물질로 홈을 체움에 의해 분리를 이룰수도 있다.
이와같이 조합방법은 실리콘 IC장치에 대해서 예를들면 V홈 분리 다결정 백필구조(V-groove Isolation Polycrystal backfill structure : VIP) 및 U홈 분리구조(여기서 U홈은 반응이온 에칭법(reactive ion etching : RIE)에 의해 형성되며 절연물질로 채워짐)에 채택된다.
그러나 U형 또는 V형 홈이 GaAs IC장치의 적층판에 형성되어 SiO2, Si3N4및 유사물질을 채울 경우 GaAs 와 SiO2, (Si3N4)사이의 열팽창계수의 차에 의해 열처리도중 균일이 야기 될 수도 있는 내부응역이 발생한다.
GaAs, SiO2및 Si3N4의 열팽창계수는 각각 0.8±0.1×10-6(1/K), 5내지6×10-7(1/K) 및 3 내지 5×10-6(1/K)이다.
이 경우 GaAs가 뒤의 스텝에서 에칭될 때 충전된 절연재료는 에칭되지 않으며
그 결과 어떤 스텝이 분리영역의 끝에 형성된다. 이와같은 스텝은 상호접속 도체의 스템-커버리지 파괴를 일으킬수도 있다.
본 발명의 목적은 상기한 단점이 없는 GaAs IC장치에 대한 분리를 재공하는 것이다.
본 발명의 다른 목적은 개량된 분리구조를 가진 화합물 반도체 IC장치를 제공하는 것이다.
화합물 반도체 IC장치의 분리를 성취하기 위하여 본 발명에 따르면 적층판과 반절연 화합물 반도체 부분을 선택적으로 에칭함에 의해 홈을 형성하며 그후 반절연(즉, 진성)화합물 반도체로 홈을 채운다.
충전제인 화합물 반도체 물질이 도전형 및 불순물 농도와 관계없이 적층판 및 기판과 유사하거나 동일하기 때문에 전자의 열팽창계수와 결정격자는 거의 후자의 것과 동일하다. 따라서 열처리중에 일어나는 내부응력이 매우 작다. 더욱이 충전제 화합물 반도체가 홈내에 에피택셜법에 의해 성장되므로 적층판과 기판에 대한 충전제의 접촉은 우수한 물리적, 전기적인 성질을 갖는다.
기판의 화합물 반도체, 적층판의 각층 및 충전제는 GaxIN1-XASXP1-X, GaxIN1-XASXP1-XGaxIN1-XASYSb1-Y,InxGayAl1-x-yP, InxAl1-PXAs1-x, InxAl1-XPXSb1-x, 및 GaxAl1-XPXSb1-x(여기서 0
Figure kpo00001
X
Figure kpo00002
1 이고 0
Figure kpo00003
Y
Figure kpo00004
1임을 포함하는 III-V족 화합물반도체이다.
적층판의 각층이 제1도전형(예를 들어 n형 또는 p형)일 때 충전제 화합물 반도체는 제1도전형의 것과 반대인 제2도전형(예를 들어 n형 또는 p형)를 갖는다. 적층판이 n형층과 p형층으로 이루어질 경우 충전제 화합물 빈도체는 진성(즉 도우프되지 않은)반도체이다.
실리콘 IC장치는 진성 반도체 분리영역이나 충전제 PN접합 분리구조 어느것도 갖지 않는 것을 유의해야 한다.
본 발명의 목적 및 특징은 첨부된 도면을 참조로 하여 이루어지는 다음의 상세한 설명을 하는 동안 좀더 명확하게 될 것이다.
제1도 내지 5도를 참조하여 본 발명의 바람직한 제1실시예에 따른 헤테로-바이포울러 트랜지스터로 이루어진 GaAs IC장치 및 그 제조방법을 설명한다.
제1도에 표시된 바와같이 반절연 GaAs기판(웨이퍼)(1)위에 N+형 GaAs층(2)(예를들어 900nm두께), n형 GaAs층(3)(예를 들어 500nm두께), p+형 GaAs층(4)(예를 들어 100nm두께),n형 A1GaAs층(5)(예를 들어 150nm두께) 및 N+형 GaAs층(6)(예를 들어 150nm두께) 이 MBE법에 순서적으로 에피택셜법에 의해 형성된다.
또한 MOCVD법에 의해 충(2 내지 6)을 형성하는 것이 가능하다.
GaAs층(6)은 분리영역 패턴에 대응하는 개구를 자진 적당한 마스트층(표시되지않음)으로 덮혀있다. 적충판(2 내지 6)과 기판부분은 그후 건식에칭법(예를들어RIE법) 또는 아르곤이온(Ar+)을 사용하는 이온-밀링법에 의해 선택적으로 에칭되어 제2도에 표시된 바와 같은 U형 홈(7)을 형성한다. 홈(7)은 아일랜드형 능동영역(8)을 둘러싼다. 홈(7)의 넓이는 0.3 내지 5μm이다.
제3도에 표시된 바와같이 도우되지 않은 (즉, 진성) GaAs층(9)이 U형 홈(7)을 채우기 위하여 MOCVD법, 기상성장(CVD)법 또는 액상 에피택시(liguid phase epitaxy : LPE)법에 의해 적층판(2 내지 6)의 전표면의에 증착된다.
MBE법은 도루프되지 않은 GaAs층의 형성에 채택될 수 있다.
이 경우에 상기 층의 표면형상은 제3도에서 층(9)으로 표시된 것과 상이하다. 레지스트층(10)이 그후 도우프되지 않은 GaAs층(9)위에 가해진다. 레지스트재 대신에 스핀코팅법에 사용되는 유기물을 사용하는 것도 가능하다.
다음에 레지스트층(10)과 도우프되지 않은 GaAs층(9)이 Ar+이온을 사용하는 이온-밀링법에 의해 에칭되어 제4도에 표시된 바와 같은 홈(7)내에 GaAs층(9)부분을 남긴다. CF4와 O2의 혼합비는 GaAs와 레지스트의 에칭율이 동일하도록 제어된다. 따라서, U형 홈은 진성 GaAs층으로 채워지며 분리구조를 완성한다.
헤테로-바이포울러 트랜지스터(제5도)는 다음과 같이 분리된 능동영역내에 형성된다. 레지스터 패턴(표시되지 않음)이 에피터영역에 대응하는 상부 GaAs층(6) 부분위에 형성된다. 마스크로서 레지스터 패턴을 사용하면 상부 GaAs층(6)이 적당한 에칭법(예를 들면 CCl2F2반응개스와 He희석개스를 사용하는 RIE법)에 의해 에칭된다. 베이스영역에 대응하는 개구를 가진 다른 레지스트 패턴(표시되지 않음)이 노출표면위에 형성된다.
마그네슘이온(Mg+) 또는 베릴륨이온(Be+)이 p+형영역(10)을 형성하기 위하여 이온주입법에 의해 개구를 통하여 층(5,4 및 3)으로 도입된다.
이온주입후 어닐링처리가 노내에서 700℃에서 1시간 동안 또는 램프에 의해 750℃로 부터 900℃의 온도에서 1 내지 20초동안 수행된다. 예를 들어 Cr/Au의 베이스전극(11)이 p+형영역(10)위에 선택적으로 형성된다.
그후 층(5,4 및 3)이 선택적으로 에칭되어 p+형영역(10)넘어 연장된 콜렉터 접촉부를 위해 홈(12)을 형성한다. 동시에 에미터전극(13)과 콜렉터전극(14)이 각각 상부 GaAs층(6) 및 GaAs층(2)위에 선택적으로 형성된다. 이들 전극(13 및 14)은 예를 들면 AuGe/Au로 이루어진다. 전극(13 및 14)에 대한 열처리(소위 합금처리)가 400 내지 450℃온도에서 5초 내지 5분동안 수행된다. 이렇게 하여 트랜지스터가 완료된다.
상기한 설명에서 n+형 GaAs층(2)은 콜렉서 직렬저항을 감소시키기 위한 서브 콜렉터층이고; n형 GaAs층(3)은 콜렉터층이며; p+형 GaAs층(4)은 베이스층이고; N형 AlGaAs층(5)은 에미터층, 예를 들어 넓은 갭의 에미터층이며; n+형 GaAs층(6)은 에미터의 접촉저항을 감소 시키기 위한 접촉층이다.
이 실시예에서 충전제 진성GaAs층은 8.7±0.1×10-6(1/K)의 열팬창계수를 가진 단결정이 되도록 에피택실법에 의해 성장된다. 이 계수는 각층(2 내지 6)의 계수와 동일하거나 거의 동일하므로 금이 가게 하는 내부응력이 상기 결과로 얻어진 구조에서는 발생되지 않는다. 또한 충전제 GaAs층(9), 각층 (2 내지 6) 및 기판(1)으로부터 선택된 2인접한 물질사이의 경계면을 실직적인 어떤 응력도 받지 않으며 따라서 겅계념(interface)은 소자의 성질에 악영향을 미치지 않는다. 에피텍셜법에 의해 성장시킨 진성GaAs층(9)은 층(2 내지 6) 및 기판(1)에 대해 양질의 경계면을 가지며 작은 수의 경계면 트랩을 갖는다. 다른 한편으로 충전제 절연층은 매우 많은 경계면 트랩을 가지고 있으며 경계면에 형성된 고정전하는 전위분포를 변화시키면 표면 누설전류 및 표면 재결합전류를 발생한다.
더욱이 넓은 갭의 에미터층이 채택될 때 비록 베이스영역의 불순물농도가 증가될지라도 베이스로부터 에미터로 역방향 주입이 일어나지 않는다. 그러므로 헤테로-바이포울로 트랜자스터의 높은 에미터 주입효율 및 베이스저항과 같은 특수한 특성을 이용하는 것이 가능하다.
제6도는 본 발명의 제2실시예에 따른 2차원 전자개스를 이용하는 엔헨스먼트 모우드 GaAs FET와 디플리션 모우드 GaAs FET를 갖춘 GaAs IC장치의 개략적인 부분 단면도이다.
반절연 GaAs기판(웨이퍼)(21)위에 도우프되지 않은 GaAs층(22), 도우프되지 않은 AlGaAs층(스페이서층)(23), n형 AlGaAs층(전자공급층)(24), n형 GaAs층(25), 에칭정지 가능한 n형 AlGaAs층(26), 및 접촉부 n형 GaAs층(27)이 MBE법 또는 MOCVD법에 의해 순서적으로 형성된다. 도우프되지 않은 AlGaAs층(23)을 생략하는 것도 가능하다.
층(22 내지 27)은 선택적으로 에칭되어 도우프되지 않은 GaAs층(22)으로 뻗어있는 U형 홈을 형성한다. 이 홈은 제1실시예와 유사한 방식으로 진성(즉, 도우프되지 않은) GaAs(28)로 채워진다.
진성 GaAs(28)의 충전제를 포함하는 홈은 능동영역(즉, 적충부)을 둘러싸아서 이 능동영역을 다른 영역과 분리시킨다. 또한 모든 층(24 내지 27)이 n형 도전성을 가지고 있는 p형 층이 없기 때문에 진성 GaAs대신에 p형 GaAs를 채택하는 것도 가능하다. AuGe/Au의 오옴 접촉전극(30,31 및 32)이 n형 GaAs층(27)위에 선택적으로 형성된다. 합금을 위한 열처리(예를 들어 450℃에서 1분간)가 수행된다. 그 후 엔헨스먼트 모우드 FET의 게이트 영역에 대응하는 GaAs층(17)과 AlGaAs층(26)부분이 적당한 에칭법에 의해 에칭된다.
GaAs층(24와 27)부분은 동시에 에칭되어 엔헨스먼트 모우드 FET의 게이트전극을 위한 홈과 디플리션 모우드 FET의 게이트를 위한 홈을 형성한다.
이 에칭처리는 GaAs의 에칭속도가 AlGaAs보다 약 200배 더 크기 때문에 에칭개스 CCl2F2와 희석 또는 캐리어개스 He를 사용하는 RIE법에 의해 수행된다.
Ti/Pt/AU의 게이트전극(33)과 게이트전극(34)은 각각 AlGaAs층(24 및 27)위에 선택적으로 형성된다. 예를 들어 SiO2의 절연층(35)이 전 노출표면위에 형성되고 선택적으로 에칭되어 접촉호울을 형성한다. 그 후 Ti/Au의 상호 접속 도체선(36,37 및 38)이 형성된다. 이렇게 하여 분리된 능동영역내의 엔헨스먼트 모우드와 디프리션 모우드 GaAs FET가 형성된 GaAs IC장치가 제조된다.
제7도를 참조하면 2n형 반도체층 사이에 삽입된 진성 반도체층의 효과를 설명한다. n-i-n형 GaAs층의 에너지벤드가 실선으로 표시되어 있고 n-i-n형 Si층의 에너지벤드가 점선으로 표시되어 있다. 제7도로부터 명백한 바와 같이 진성 GaAs층의 장벽의 높이는 진성 Si층보다 더 높다. GaAs층의 경우에 장벽을 전자가 통과하는 것은 매우 어렵기 때문에 진성 GaAs층은 분리층으로 역할을 할 수 있다. Si층의 경우에 전자가 장벽을 통과할 수 있으므로 일반적으로 진성 Si층은 분리층으로 사용되지 않는다.
본 발명은 상기 언급한 실시예에 제한되는 것이 아니며 본 발명의 정신을 벗어나지 않고 이 분야의 숙련가에 의해 많은 변형이 가능함은 명백하다 하겠습니다. 예를 들면 진성 GaAs을 형성하기 전에 SiO2층을 상부 GaAs층위에 형성할 수도 있다. SiO2층위에 형성된 진성 GaAs층 부분은 다결정으로 이루어진다. 다결정 GaAs는 단결정 GaAs보다 더 빨리 에칭될 수 있으며 그 후 SiO2층은 제거된다. 더욱이 본 발명에 따른 분리구조는 예를 들어 미합중국 출원번호 754,416호에 기술된 HET(Hot Electron Transistor)IC 또는 RHET(Resonant Hot Electron Transistor)에 사용될 수도 있다.

Claims (17)

  1. 반절연 화합물 반도체표면 영역을 갖춘 화합물 반도체 기판 ; 상기 표면 영역위에 형성되는 능동소자 적층판 ; 상기 적층판을 통하여 상기 표면 영역으로 뻗어 있는 반절연 화합물 반도체로 구성되는, 능동소자 상호간을 분리시키기 위한 분리영역 ; 및 각각 상기 적층판의 분리된 영역에 의해 둘러쌓이는 능동소자로 이루어지는 것을 특징으로 하는 반도체 집적회로 장치.
  2. 제1항에 있어서, 상기 기판의 화합물 반도체는 III-V족 화합물 반도체인 것을 특징으로 하는 반도체 집적회로 장치.
  3. 3. 제2항에 있어서, 상기 화합물 반도체는 GaxIn1-xAsxP1-x, GaxAl1-xAsyP1-y, GaxIn1-xAsxSb1-x, InxGa1-xAl1-x-yP, InxAl1-xPxP1-x, InxAl1-xPxSb1-x, 및 GaxAl1-xPxSb1-x(여기서 0≤x≤1이고, 0≤y≤1)로 구성되는 그룹으로부터 선택된 재료인 것을 특징으로 하는 반도체 집적회로 장치.
  4. 제1항에 있어서, 상기 표면 영역의 화합물 반도체는 III-V족 화합물 반도체인 것을 특징으로 하는 반도체 집적회로 장치.
  5. 제4항에 있어서, 상기 화합물 반도체는 GaxIn1-xAsxP1-x, Ga|xAl1-xAsxP1-y, GaxAl1-xAsxSb1-x, InxGayAl1-xP, InxAl|1-xPxAs1-x, InxAl1-xPxSb1-x, 및 GaxAl1-xPxSb1-x(여기서 0≤x≤1이고, 0≤y≤1)로 구성되는 그룹으로부터 선택된 재료인 것을 특징으로 하는 반도체 집적회로 장치.
  6. 제1항에 있어서, 상기 분리영역의 반절연 화합물 반도체는 진성 III-V족 화합물 반도체인 것을 특징으로 하는 반도체 집적회로 장치.
  7. 제6항에 있어서, 상기 진성 화합물 반도체는 GaxIn1-xAsxP1-x, FaxAl1-xAsyP1-y, GaxAl1-xAsxSb1-x, InxGayAl1-x-yP, InxAl1-xPxAs1-x, InxAl1-xP|xSb1-x및 GaxAl1-xPxSb1-x(여기서 0≤x≤1이고, 0≤y≤1)로 구성되는 그룹으로부터 선택된 재료인 것을 특징으로 하는 반도체 집적회로 장치.
  8. 제1항에 있어서, 상기 능동소자 적층판은 p형 층과 n형층으로 이루어지는 것을 특징으로 하는 반도체 집적회로 장치.
  9. 제1항에 있어서, 상기 능동소자 적층판은 p형과 n형 도전형으로부터 선택된 1도전형을 가진 화합물 반도체층으로 이루어지는 것을 특징으로 하는 반도체 집적회로 장치.
  10. 반절연 화합물 반도체표면 영역을 갖춘 화합물 반도체 기판 : 상기 표면 영역위에 형성되며 제1도전형을 갖는 화합물 반도체층으로 구성되는 능동소자 적층판 : 상기 적층판을 통하여 상기 표면 영여으로 뻗어 있으며 상기 제1도전형과 반대인 제2도전형을 가진 화합물 반도체로 구성되어 능동소자 상호간을 분리시키기 위한 분리영역 ; 및 각각 상기 적층판의 분리된 영역에 의해 둘러 쌓인 능동소자로 구성되는 것을 특징으로 하는 반도체 집적회로 장치.
  11. 제10항에 있어서, 상기 표면영역, 상기 적층판 및 상기 분리영역의 화합물 반도체는 III-V족 화합물 반도체인 것을 특징으로 하는 반도체 집적회로 장치.
  12. 제11항에 있어서, 상기 화합물 반도체는 GaxIn1-xAsxP1-x, Ga|xAl1-xAsyP1-y, GaxAl1-xAsxSb1-x, InxGayAl1-x-yP, InxAl1-xPxAs1-x, InxAl1-xP|xSb1-x, 및 GaxAl1-xPxSb1-x(여기서 0≤x≤1이고 0≤y≤1)로 구성되는 그룹으로부터 선택된 재료인 것을 특징으로 하는 반도체 집적회로 장치.
  13. 반절연 화합물 반도체표면 영역을 갖춘 화합물 반도체 기판을 구비하고 ; 상기 표면 영역위에 화합물 반도체층으로 이루어지는 능동소자 적층판을 형성하고 ; 상기 적층판 부분과 표면영역을 에칭함에 의해 상기 표면 영역으로 뻗어 있는 홈을 형성하고 ; 능동소자 상호간을 분리시키기 위한 분리영역을 형성하기 위하여 반절연 화합물 반도체로 상기 홈을 채우고 ; 그리고 상기 적층판의 분리된 영역내에 능동소자를 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 집적회로 장치를 제조하는 방법.
  14. 제13항에 있어서, 상기 표면영역과 상기 적층판의 화합물 반도체는 III-V족 화합물 반도체인 것을 특징으로 하는 반도체 집적회로 장치를 제조하는 방법.
  15. 제14항에 있어서, 상기 화합물 반도체는 GaxIn1-xAsxP1-x, Ga|xAl1-xAsyP1-y, GaxAl1-xAsxSb1-x, InxGayAl1-x-yP, InxAl1-xPxAs1-x, InxAl1-xP|xAs1-x, InxAl1-xPxSb1-x, 및 GaxAl1-xPxSb1-x(여기서 0≤x≤1이고, 0≤y≤1)로 구성되는 그룹으로부터 선택된 재료인 것을 특징으로 하는 반도체 집적회로 장치를 제조하는 방법.
  16. 제13항에 있어서, 상기 분리영역의 반절연 화합물 반도체는 진성 III-V족 화합물 반도체인 것을 특징으로 하는 반도체 집적회로 장치를 제조하는 방법.
  17. 제16항에 있어서, 상기 진성 화합물 반도체는 GaxIn1-xAsxP1-x, GaxAl1-xAsyP1-y, GaxAl1-xAsxSb1-x, InxGayAl1-x-yP, InxAl1-xPxAs1-x, InxAl1-xP|xSb1-x, 및 GaxAl1-xPxSb1-x(여기서 0≤x≤1이고, 0≤y≤1)로 구성되는 그룹으로부터 선택된 재료인 것을 특징으로 하는 반도체 집적회로 장치를 제조하는 방법.
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