JPS59168677A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPS59168677A
JPS59168677A JP58042007A JP4200783A JPS59168677A JP S59168677 A JPS59168677 A JP S59168677A JP 58042007 A JP58042007 A JP 58042007A JP 4200783 A JP4200783 A JP 4200783A JP S59168677 A JPS59168677 A JP S59168677A
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gaas layer
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etching
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、ヘテロ接合を有するＥ／Ｄ　（エンハンスメ
ント・モード／ディプレッション・モード）構成の半導
体装置を製造する方法の改良に関する。
従来技術と問題点 一般に、Ｅ／Ｄ構成のＤＣＦＬ　（Ｄｉ　ｒｅｃｔＣｏ
ｕｐｌｅｄ　　ＦＥＴ　　Ｌｏｇｉｃ）は低消費電力で
高集積化に適していることから、現在、これを化合物半
導体を用いて実現しようとする技術の開発が盛んに行な
われている。
従来、Ｇ　ａ　Ａ　ｓ　／　Ａ　（ｌ　Ｑ　ａ　Ａ　Ｓ
　へテロ接合半導体基板を用い、Ｅ／Ｄ構成の半導体装
置を作製する場合、ゲート電極下の能動層の厚みを変え
てＥモードＦＥＴとＤモードＦＥＴとを作り分けている
。
第１図は従来のへテロ接合半導体基板を表わす要部切断
側面図である。
図に於いて、１は半絶縁性ＧａＡｓ基板、２はアンドー
プＧａＡｓ層（高純度層）、２Ａは電子層、３はアンド
ープＡｊ２ｘＧａＦｘＡｓ層、４はｎ型Ａ６ｘＧａｌ−
ＸＡｓ層（電子供給層）、７はｎ＋型ＧａＡｓ層（コン
タクト層）をそれぞれ示す。
このヘテロ接合半導体基板の代表的なプロファイルを例
示すると、 図示記号　　　　厚さ〔人〕　　ドープ量（、−３）２
　　　３０００　　　　− ３　　　　６〇　　　　− ４５００１ｘｌＯＩ８ ７　　　　５００　　　２Ｘ１０１′′である。
さて、このヘテロ接合半導体基板にＤモードＦＥＴのゲ
ート部分を形成するには、ウェット化学エツチング法を
適用してｎ＋型ＧａＡＳ層７のエツチングを行ない所望
の厚さになった時点でエツチングを停止させている。
また、ＥモードＦＥＴのゲート部分を形成するには、Ｃ
Ｃｊ！２Ｆ２ガスを主成分とするエッチャントを用いた
選択ドライ・エツチング法でｎ＋型ＧａＡｓ層７のエツ
チングを行なうと該エツチングはｎ型ＡβｘＧａトｘＡ
Ｓ層４の表面で自動的に停止するので、ｎ型Ａ　Ｉ７．
Ｘ　Ｇ　ａ　Ｉ−ｘ　Ａ　ｓ層４の厚さをヘテロ接合半
導体基板の形成時に予めＥモードＦＥＴに適するように
定めておくことに依り均一性が良好な加工をすることが
出来る。尚、このようにして得られるＥモードＦＥＴの
閾値電圧ｖｔｈは約０．］、ＣＶ）程度である。
ところで、前記したように、ウェット化学エツチング法
を適用してＤモードＦＥＴの閾値電圧■ｔｈを高い均一
性を維持して制御することは困難でＥモードＦＥＴとＤ
モードＦＥＴのゲート部分を別個のエツチング作業で形
成することになるので、この面でも工程が複雑化してい
る。
発明の目的 本発明は、ヘテロ接合半導体基板を使用してＥ／′Ｄ構
成の半導体装置を製造するに際し、ＥモードＦＥＴ及び
ＤモードＦＥＴの両ゲート部分に於ける闇値調整をする
為のエツチングを選択ドライ・エツチング技術を適用し
て制御性良く、しかも、同じ工程で行なうことが出来る
ようにし、この種半導体装置の製造工程の簡略化及びＤ
モードＦＥＴに於ける闇値電圧ｖｔｈの均一性の向上を
目的とするものである。
発明の実施例 第２図は本発明を実施する際に用いるヘテロ接合半導体
基板の一例を表わす要部切断側面図であり、第１図に関
して説明した部分と同部分は同記号で指示しである。
このヘテロ接合半導体基板が第１図に見られるものと相
違する点は、電子供給層であるｎ型Ａｌ２ｘＧ　ａ　Ｉ
−ｘ　Ａ　ｓ層４とコンタクト層であるｎ＋型ＧａＡｓ
１ｉｆ７との間にＤモードＦＥＴの能動層であるｎ型Ｇ
ａＡｓ層５及びエツチング停止層であるｎ＋型Ａρｙ　
Ｑ　ａトｙＡｓ層６を介在させたことである。
ここに於けるｎ＋型ＡＡｙＧａＩ−ｙＡｓ層６は単に選
択ドライ・エツチングのエツチング停止に使用するのみ
であり、厚さは１００〔人〕以下で充分である。また、
Ａｊ２のモル比ｙは、層厚にも依るが、１００　〔人〕
のときで０．１．１００　〔人〕未満のときで０．１を
越えるように選択すると良い。代表的な値としては、厚
さ−１００〔人〕、ｙ＝０．１である。
ｎ型ＧａＡｓ層５はＤモードＦＥＴの能動層として使用
する場合、通常、厚さ−１０００Ｃ人〕、不純物濃度＝
　１　、８　Ｘ　１０１？　　（ｃｍ−３）程度として
良い。
このヘテロ接合半導体基板の代表的なプロファイルを例
示すると、 図示記号　　　厚さ〔人〕　　　トープ量（ｃｍ−３）
２　３０００　　　　− ３　　　６〇　　　　　− ４５００１ｘｌＯ” ５　　１０００　　　　１．８Ｘ１０１７６　　　１０
０　　　　２ｘ１０１Ｂ ７、　　　５００　　　　２ｘＬＯ” である。このヘテロ接合半導体基板を作製するには、半
絶縁性ＧａＡｓ基板１にＭＢＥ（ｍｏｌｅｃｕｌａｒ　
　ｂｅａｍ　　ｅｐｉｔａｘｙ）法或いはＭＯＣＶＤ　
（ｍｅｔａｌ　　ｏｒｇａｎｉｃ　　ｃｈｅｍｉｃａｌ
　　ｖａｐｏｕｒ　　ｄｅｐｏｓｉｔｌｏｎ）法等の適
宜の技法を適用して実現することができる。
このようなヘテロ接合半導体基板を使用して２次元電子
ガスを利用し高速動作を可能にしたＥモードＦＥＴ　（
以下、単にＥモード・ヘテロ接合ＦＥＴとする）及びＤ
モードＭＥＳ−ＦＥＴを作製する場合について第３図を
参照しつつ説明する。
■　へテロ接合半導体基板上に例えば厚さ例えば２００
０　　（人〕程度の二酸化シリコン（ＳｉＯｉ）膜及び
厚さ例えば４０００’　（入〕程度のチタン／金（Ｔｉ
／Ａｕ）膜からなるマスク膜を形成する■　該マスク膜
をパターニングしてＥモード・ヘテロ接合ＦＥＴ形成予
定部分ＥＭ、！＝ＤモードＭＥＳ−ＦＥＴ形成予定部分
ＤＭとの境界部分であって該ＤモードＭＥＳ−ＦＥＴ形
成予定部分ＤＭ側に拡がる開口を形成する。
■　イオン注入法を適用して酸素（０２）を浅く打ぢ込
み、例えばｎ型ＧａＡｓ層５までを絶縁化する。尚、こ
の絶縁化はプロトン照射に依って行なうことも可能であ
る。
■　ＤモードＭＥ’５−ＦＥＴ形成予定部分ＤＭ上のマ
スク膜を全て除去し、イオン注入法を適用して酸素を深
く打ち込み、能動層であるｎ型ＧａＡｓ層５の下側を絶
縁化する。
この■の工程と前記■の工程でＤモードＭＥＳ−ＦＥＴ
形成予定部分ＤＭは横方向にも深さ方向にも絶縁分離さ
れたことになる。図の砂地部分は絶縁化された領域を指
示している。
■　前記マスク膜を全て除去してから新たにマスク膜を
形成し、Ｅモード・ヘテロ接合ＦＥＴ形成予定部分ＥＭ
のゲート形成予定部分を選択的にウェット化学エツチン
グして開口を形成する。そのエツチングは開口底面のｎ
型Ｑａ７１．ｓ層５の厚さがｎ＋型ＧａＡｓ層７のそれ
と略同程度になるまで行なう。
■　マスク膜を除去してから、例えばりアクティブ・ス
パッタリング法を適用し、二酸化シリコン映８を形成す
る。
■　フォト・レジストからなるマスク膜を用いて二酸化
シリコン膜８をパターニングしてソース電極コンタクト
窓及びドレイン電極コンタクト窓を形成する。
■　フォト・レジスト膜を残した状態で例えば真空蒸着
法或いはりアクティブ・スパンクリング法を適用して厚
さ３０００　（人〕程度の金・ゲルマニウム／金（Ａｕ
−Ｇｅ／Ａｕ）からなる電極金属膜を形成し、そのフォ
ト・レジスト膜を熔解することに依りリフト・オフ法に
依る前記電極金属膜のパターニングを行なってソース電
極９ＳＥ及び９ＳＤとドレイン電極９ＤＥ及び９ＤＤを
形成する。
■　適当なマスク膜を使用して二酸化シリコン膜８のパ
ターニングを行ないゲート電極形成予定部分に開口を形
成する。このとき適用する技術としてはウェット化学エ
ツチング法、ドライ・エツチング法など適宜の技法を採
用して良い。
［相］　エッチャントとしてＣＣｆｆ２Ｆ２ガスを主成
分とするガスを用い、Ｅモード・ヘテロ接合ＦＥＴ形成
予定部分ＥＭではｎ型Ｇ　ａ　、Ａ　ｓ　Ｎ　５の、Ｄ
モードＭＥＳ−ＦＥＴ形成予定部分ＤＭではｎ＋型Ｇ　
ａ　Ａ　ｓ　Ｎ　７の選択ドライ・エツチングを行なう
。
このドライ・エツチングは、ｎ型Ａ　１２　Ｘ　Ｇ　ａ
　Ｉ−ｘＡｓ層４或いはｎ＋型Ａ　！！　ｙ　Ｇ　ａ　
トｙＡ　ｓ層２に到達すると自動的に停止する。
■　工程■で使用したマスク膜を残したまま例えば真空
蒸着法或いはりアクティブ・スパッタリング法にて厚さ
３０００　　（人〕程度のチタン／白金／金（Ｔｉ／白
金／Ａｕ）からなる電極金属膜を形成し、その後、前記
マスク膜を溶解除去することに依り前記電極金属膜のパ
ターニングを行なってゲート電極１００Ｅ及びｌ０ＣＤ
を形成する。
第４図は他の実施例を解説する為の半導体装置の要部切
断側面図であり、次に、この図を参照しつつ説明する。
尚、第１図乃至第３図に関して説明した部分と同部分は
同記号で指示しである。
この半導体装置を製造するには、前記実施例に於ける工
程■でソース電極コンタクト窓及びドレイン電極コンタ
クト窓を形成してから、フォト・レジスト膜及び二酸化
シリコン膜８をマスクとし例えばウェア１−化学エツチ
ング面を適用してｎ＋型ｃ　ａ　Ａ　Ｓ　Ｆｉ　７及び
ｎ＋型Ａ１２ｙＧａ＋−ｙＡｓ層６のエツチングを行な
うことに依り凹所を形成し、該凹所内にｎ型ＧａＡｓ層
５の表面を露出させる工程を挿入するものである。尚、
この外の工程は前記実施例と変りない。
このようにすると、ソース電極９ＳＥ及び９ＳＤとトレ
イン電極９ＤＥ及び９ＤＤは全てＡＡを含まないｎ型Ｇ
ａＡｓ層５とコンタクトすることになるので、そのコン
タクト特性は極めて良好である。また、本実施例或いは
後記する第６図に見られる実施例に於いても、ｎ＋型Ｇ
ａＡｓ層７及びｎ＋型Ａ　Ｉ！　ｙ　Ｇ　ａ　１−ｙＡ
　ｓ層６の平面的なエツチング面積は必要最小限に止め
、できる限り残すようにしているが、これば、そのよう
にすることに依り、ｎ型ｃ　ａ　Ａ　Ｓ　ｊＷ　５或い
はｎ型ＧａＡｓ層５０に於ける抵抗値を低く維持するこ
とができる為である。
第５図は更に他の実施例を解説する為の半導体装置の要
部切断側面図であり、第１図乃至第４図に関して説明し
た部分と同部分は同記号で指示してあり、また、既出の
ｎ型Ｇ　ａ　Ａ　ｓ層５に相当するｎ型ｃａＡｓＮの厚
さが３００〔人〕程度にしであるので、これを特に記号
５０を付しである。
この半導体装置を製造するには、前記実施例に於ける工
程■で酸素を深く打ち込んで絶縁化することを止め、ｎ
型ＧａＡｓＪｆＪ５０の下側には絶縁化された領域を形
成しない。従って、この半導体装置では、ＤモードＦＥ
Ｔもヘテロ接合ＦＥＴとして動作し、そのピンチ・オフ
電圧Ｖｐは前記ｎ型ＧａＡｓ層５０を使用して−−１，
２（Ｖ）となる。
この実施例の素子間分離は横方向のみ必要とされるから
、前記工程■で行なった酸素の浅い打ち込みに依る絶縁
化以外にメザ・エツチングに依る分離を行なうことがで
きる。
第６図は更に他の実施例を解説する為の半導体装置の要
部切断側面図であり、第５図に関して説明した部分と同
部分は同記号で指示しである。
この実施例は、第５図に見られる実施例に対して第４し
１に関して説明した技法を施した場合に相当する。
即し、二酸化シリコン膜８にソース電極コンタクト窓及
びドレイン電極コンタクト窓を形成し、その際に使用し
たフォト・レジスト膜及び二酸化シリコン膜８をマスク
とし例えばウェット化学エツチング法を適用してｎ＋型
ｃ、　ａ　Ａ　Ｓ　ｌｆｉ　７、ｎ＋型Ａβｙ　Ｑ　ａ
トｙＡｓ層６をエツチングし、更に、ｎ型ＧａＡｓ層５
０の途中までエツチングする構成を採っている。
この実施例に依れば、第４図に見られる実施例と同様、
ソース電極９ＳＥ及び９ＳＤとドレイン電極９ＤＥ及び
９ＤＤが第４図に於けるｎ型ＧａＡｓ層５に相当するｎ
型ＧａＡｓ層５０にコンタク１〜している。
発明の効果 本発明は、ヘテロ接合を有し２次元電子ガスを利用して
高速動作を可能にした半導体装置を製造するに際し、Ｅ
モード・トランジスタの能動層とＤモード・トランジス
タの能動層とに於ける闇値電圧をそれ等の層のエピタキ
シャル成長時に於けるパラメータで決定しておき、ケー
ト形成予定部分のエツチングばＣ］！２Ｆ２ガスを主成
分とするエッチャントを用いた選択ドライ・エツチング
に依りＥモート・トランジスタ部分とＤモード・トラン
ジスタ部分の両者を同時に行なうことが出来ると共に必
要な能動層厚を維持して確実に停止させることが出来る
ので、Ｅモート・トランジスタ及びＤモード・ｌ・ラン
ジスタともに闇値電圧の不均一は解消され、また、製造
工程も簡略化される。
【図面の簡単な説明】
第１図は従来のへテロ接合半導体基板の要部切断側面図
、第２図は本発明に使用するヘテロ接合半導体基板の一
例を表わす要部切断側面図、第３図乃至第６図は本発明
に於けるそれぞれ異なる実施例を表わす要部切断側面図
である。 図に於いて、１は半絶縁性ＧａＡｓ基板、２はアンドー
プＧａＡｓ層、３はアンドープＡβ８Ｇ　ａ　１−ｙＡ
Ｓ層、４はｎ型Ａ　ＩＩ　ＸＧ　ａ　Ｉ−ｘ　Ａ　ｓ層
、５はｎ型ＧａＡｓ層、６はｎ＋型Ａ　（ｌ　ｙ　Ｇ　
ａ　１−ｙ　Ａ　ｓ層、７はｎ＋ＱａＡｓ層、８は二酸
化シリコン膜、９ＳＥ及５び９ＳＤはソース電極、９Ｄ
Ｅ及び９ＤＤはドレイン電極である。 特許出願人　　　富士通株式会社 代理人弁理士　　玉蟲　久五部 （外３名） 第　１　図 第２図 第３図 第４図 第　５　図 第６図

Claims (1)

    【特許請求の範囲】
  1. ヘテロ接合を有し２次元電子ガスを利用して高速動作を
    可能にした半導体装置を製造する方法に於いて、エンハ
    ンスメント・モード・トランジスタの能動層となる／ｌ
    、７！ｘＧａ１−ＸＡｓからなる電子供給層上に少なく
    ともディブレ・フシジン・モード・トランジスタの能動
    層であるＧａＡｓ層及びＡ　（！　ｙ　（Ｊ　ａトγΔ
    Ｓからなるエツチング停止層及びＧａＡｓからなるコン
    タクト層を形成し、その後、エンハンスノン１へ・モー
    ド・トランジスタのゲート形成予定部分に於ける前記能
    動層であるＧａＡｓ層のエツチング及びディプレッショ
    ン・モード・トランジスタに於＆Ｊるゲート形成予定部
    分に於ける前記ＧａＡｓからなるコンタクト層の工・ノ
    チングをＣＣＲ２Ｆ　２を含むエッチャントを用いた選
    択ドライ・エツチング法を適用して同時に行なＧ１該エ
    ツチングを前記電子供給層及び工・ノチング停止層で停
    止させる工程が含まれてなることを特徴とする半導体装
    置の製造方法。
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