JPH0123955B2 - - Google Patents
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- JPH0123955B2 JPH0123955B2 JP58224650A JP22465083A JPH0123955B2 JP H0123955 B2 JPH0123955 B2 JP H0123955B2 JP 58224650 A JP58224650 A JP 58224650A JP 22465083 A JP22465083 A JP 22465083A JP H0123955 B2 JPH0123955 B2 JP H0123955B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法、特にヘテロ接
合形電界効果トランジスタ素子について、エンハ
ンスメントモードとデイプリーシヨンモードとの
制御を同時に高精度で実施することが可能な半導
体装置の製造方法に関する。
合形電界効果トランジスタ素子について、エンハ
ンスメントモードとデイプリーシヨンモードとの
制御を同時に高精度で実施することが可能な半導
体装置の製造方法に関する。
(b) 技術の背景
電子計算機などの性能の一層の向上を志向して
半導体装置の高速化、低消費電力化が推進されて
いる。この目的に沿つて現在主流をなしているシ
リコン（Si）よりキヤリアの移動度が遥に大きい
砒化ガリウム（GaAs）などの化合物半導体を用
いるトランジスタが多数提案されている。化合物
半導体を用いるトランジスタとしては電界効果ト
ランジスタ（以下FETと略称する）がその製造
工程がバイポーラトランジスタより簡単であるな
どの理由によつて現在主流をなしており、特にシ
ヨツトキーバリア形FETが多く行なわれている。
半導体装置の高速化、低消費電力化が推進されて
いる。この目的に沿つて現在主流をなしているシ
リコン（Si）よりキヤリアの移動度が遥に大きい
砒化ガリウム（GaAs）などの化合物半導体を用
いるトランジスタが多数提案されている。化合物
半導体を用いるトランジスタとしては電界効果ト
ランジスタ（以下FETと略称する）がその製造
工程がバイポーラトランジスタより簡単であるな
どの理由によつて現在主流をなしており、特にシ
ヨツトキーバリア形FETが多く行なわれている。
これらの従来の構造のSiもしくはGaAs等の半
導体装置においては、キヤリアは不純物イオンが
存在している半導体空間内を移動する。この移動
に際してキヤリアは格子振動および不純物イオン
によつて散乱を受けるが、格子振動による散乱の
確率を小さくするために温度を低下させると不純
物イオンによる散乱の確率が大きくなり、キヤリ
アの移動度はこれによつて制限される。
導体装置においては、キヤリアは不純物イオンが
存在している半導体空間内を移動する。この移動
に際してキヤリアは格子振動および不純物イオン
によつて散乱を受けるが、格子振動による散乱の
確率を小さくするために温度を低下させると不純
物イオンによる散乱の確率が大きくなり、キヤリ
アの移動度はこれによつて制限される。
この不純物散乱効果を排除するために、不純物
が添加される領域とキヤリアが移動する領域とを
ヘテロ接合界面によつて空間的に分離して、特に
低温におけるキヤリアの移動度を増大せしめたヘ
テロ接合形電界効果トランジスタ（以下ヘテロ接
合形FETと略称する）によつて一層の高速化が
実現されている。
が添加される領域とキヤリアが移動する領域とを
ヘテロ接合界面によつて空間的に分離して、特に
低温におけるキヤリアの移動度を増大せしめたヘ
テロ接合形電界効果トランジスタ（以下ヘテロ接
合形FETと略称する）によつて一層の高速化が
実現されている。
(c) 従来技術と問題点
ヘテロ接合形FETによつて構成されたインバ
ータの従来の構造の１例を第１図ａに示す。第１
図ａの領域Ｅはエンハンスメントモード（以下Ｅ
モードと略称する）のFET素子、領域Ｄはデイ
プリーシヨンモード（以下Ｄモードと略称する）
のFET素子であつて、第１図ｂに等価回路を示
すインバータ回路のドライバであるＥモードの
FET Tr１及び負荷素子であるＤモードのFET
Tr２を構成している。
ータの従来の構造の１例を第１図ａに示す。第１
図ａの領域Ｅはエンハンスメントモード（以下Ｅ
モードと略称する）のFET素子、領域Ｄはデイ
プリーシヨンモード（以下Ｄモードと略称する）
のFET素子であつて、第１図ｂに等価回路を示
すインバータ回路のドライバであるＥモードの
FET Tr１及び負荷素子であるＤモードのFET
Tr２を構成している。
ヘテロ接合形FETの各素子は半絶縁性GaAs基
板１上に、ノンドープのGaAs層２と、これより
電子親和力が小さくドナー不純物を含むｎ型の砒
化アルミニウムガリウム（AlGaAs）層３と、ｎ
型GaAs層４とが設けられて、ｎ型GaAs層４と
多くは更にｎ型AlGaAs層３の１部を選択的に除
去してｎ型AlGaAs層３に接してゲート電極５が
設けられ、またｎ型GaAs層４上にソース及びド
レイン電極６が設けられて、更に絶縁膜７を介し
て配線８が形成されている。
板１上に、ノンドープのGaAs層２と、これより
電子親和力が小さくドナー不純物を含むｎ型の砒
化アルミニウムガリウム（AlGaAs）層３と、ｎ
型GaAs層４とが設けられて、ｎ型GaAs層４と
多くは更にｎ型AlGaAs層３の１部を選択的に除
去してｎ型AlGaAs層３に接してゲート電極５が
設けられ、またｎ型GaAs層４上にソース及びド
レイン電極６が設けられて、更に絶縁膜７を介し
て配線８が形成されている。
ｎ型AlGaAs層３（電子供給層という）からノ
ンドープのGaAs層２（チヤネル層という）へ遷
移した電子によつて両層のヘテロ接合界面近傍に
生成される２次元電子ガス２Ａがチヤネルとして
機能し、その電子濃度をゲート電極に印加する電
圧で制御することによつて、ソース電極とドレイ
ン電極との間のインピーダンスが制御される。
ンドープのGaAs層２（チヤネル層という）へ遷
移した電子によつて両層のヘテロ接合界面近傍に
生成される２次元電子ガス２Ａがチヤネルとして
機能し、その電子濃度をゲート電極に印加する電
圧で制御することによつて、ソース電極とドレイ
ン電極との間のインピーダンスが制御される。
以上説明した如き構造を有するヘテロ接合形
FETのゲート閾値電圧Vthは、ゲート電極５と
GaAsチヤネル層２との間に介在する半導体層の
不純物濃度及び厚さによつて制御することができ
るが、同一半導体基体にゲート閾値電圧Vthが異
なるFET素子を設ける場合には、前記半導体層
を選択的にエツチングして厚さを制御するリセス
構造が行なわれている。
FETのゲート閾値電圧Vthは、ゲート電極５と
GaAsチヤネル層２との間に介在する半導体層の
不純物濃度及び厚さによつて制御することができ
るが、同一半導体基体にゲート閾値電圧Vthが異
なるFET素子を設ける場合には、前記半導体層
を選択的にエツチングして厚さを制御するリセス
構造が行なわれている。
第１図ｃは前記構造のヘテロ接合形FETのｎ
型AlGaAs層３の膜厚とゲート閾値電圧Vthとの
相関の１例を示す図である。Ｅモードのゲート閾
値電圧の理想値はVth＝０〔Ｖ〕であり第１図ｃ
の例においてはｎ型AlGaAs層３のこのゲート電
極領域の厚さをt0≒42.5〔nm〕、またＤモードのゲ
ート閾値電圧を例えばVth＝−0.3〔Ｖ〕程度とす
れば、ｎ型AlGaAs層３のこのゲート電極領域の
厚さをt1≒46.5〔nm〕とする。
型AlGaAs層３の膜厚とゲート閾値電圧Vthとの
相関の１例を示す図である。Ｅモードのゲート閾
値電圧の理想値はVth＝０〔Ｖ〕であり第１図ｃ
の例においてはｎ型AlGaAs層３のこのゲート電
極領域の厚さをt0≒42.5〔nm〕、またＤモードのゲ
ート閾値電圧を例えばVth＝−0.3〔Ｖ〕程度とす
れば、ｎ型AlGaAs層３のこのゲート電極領域の
厚さをt1≒46.5〔nm〕とする。
半導体装置製造工程全般について、パターン精
度を向上し、かつ工程の合理化に適するエツチン
グ方法としてドライエツチング方法が採用されつ
つあるが、ウエツトエツチング方法或いは各種の
ドライエツチング方法の何れの方法によつても、
エツチング深さの異なるエツチングをそれぞれの
深さを精密に制御して実施することは煩雑であり
困難である。すなわち、リセス形成のためのエツ
チング並びに通常はゲート電極の形成までを、Ｅ
モードFET素子とＤモードFET素子とについて
独立に２回繰返すことが必要である。更にＥモー
ド或いはＤモードの何れか一方のFET素子につ
いては、例えばAlGaAs電子供給層３をエツチン
グ停止層とするGaAs層４の選択的エツチングに
よつてさほどの困難なくリセス形成が行なわれた
としても、残る他方のモードのFET素子につい
ては半導体層の中間の位置でエツチングを停止す
る制御が必要である。
度を向上し、かつ工程の合理化に適するエツチン
グ方法としてドライエツチング方法が採用されつ
つあるが、ウエツトエツチング方法或いは各種の
ドライエツチング方法の何れの方法によつても、
エツチング深さの異なるエツチングをそれぞれの
深さを精密に制御して実施することは煩雑であり
困難である。すなわち、リセス形成のためのエツ
チング並びに通常はゲート電極の形成までを、Ｅ
モードFET素子とＤモードFET素子とについて
独立に２回繰返すことが必要である。更にＥモー
ド或いはＤモードの何れか一方のFET素子につ
いては、例えばAlGaAs電子供給層３をエツチン
グ停止層とするGaAs層４の選択的エツチングに
よつてさほどの困難なくリセス形成が行なわれた
としても、残る他方のモードのFET素子につい
ては半導体層の中間の位置でエツチングを停止す
る制御が必要である。
この様なリセス形成のエツチング停止を適確に
行なうために、従来しばしばソース−ドレイン電
極間の電流をモニターする方法が行なわれてい
る。このモニター測定はエツチング装置外へ半導
体基体を取出して行なうことを余儀なくされるな
ど煩雑であり、これを繰返すことによる生産性の
低下が著しい。
行なうために、従来しばしばソース−ドレイン電
極間の電流をモニターする方法が行なわれてい
る。このモニター測定はエツチング装置外へ半導
体基体を取出して行なうことを余儀なくされるな
ど煩雑であり、これを繰返すことによる生産性の
低下が著しい。
以上説明した様に工程が複雑であり従つて精度
の確保についても問題を生じ易い複数値のゲート
閾値電圧Vthの制御を、簡単明瞭に実施すること
が可能な構造及び製造方法が要望されている。
の確保についても問題を生じ易い複数値のゲート
閾値電圧Vthの制御を、簡単明瞭に実施すること
が可能な構造及び製造方法が要望されている。
(d) 発明の目的
本発明はヘテロ接合形FETが集積された半導
体装置の製造方法にかかり、該半導体装置のＥモ
ードFET素子とＤモードFET素子とのリセス及
びゲート電極形成を同一工程において正確に行な
うことができる半導体装置の製造方法を提供する
ことを目的とする。
体装置の製造方法にかかり、該半導体装置のＥモ
ードFET素子とＤモードFET素子とのリセス及
びゲート電極形成を同一工程において正確に行な
うことができる半導体装置の製造方法を提供する
ことを目的とする。
(e) 発明の構成
本発明の前記目的は、半絶縁性化合物半導体基
板上に、少なくとも、２次元電子ガスが生成され
る半導体チヤネル層と、それとヘテロ接合をなす
電子供給層と、該電子供給層と異なる半導体材料
よりなる第１の半導体層と、前記第１の半導体層
と異なる半導体材料よりなる第２の半導体層とを
順次成長し、エンハンスメントモードのトランジ
スタ素子のゲート電極形成領域において半導体成
長層表面から前記第２の半導体層を除去し、しか
る後にエンハンスメントモード及びデイプリーシ
ヨンモードのトランジスタ素子のゲート電極形成
領域において、前記電子供給層に対するエツチン
グ速度が前記第１の半導体層に対するエツチング
速度より小でありかつ前記第２の半導体層対する
エツチング速度にほぼ等しいリセスエツチング処
理を同時に行ない、エンハンスメントモードのト
ランジスタ素子のゲート電極形成領域においてそ
のリセスの深さが前記第２の半導体層の厚さに対
応する値だけ前記デイプリーシヨンモードよりも
深く前記電子供給層内部に達したところで、該エ
ツチング処理を同時に終了し、しかる後に露出し
た前記電子供給層上に、エンハンスメントモード
及びデイプリーシヨンモードトランジスタ素子の
それぞれのゲート電極を同時に形成することを特
徴とする半導体装置の製造方法により達成され
る。
板上に、少なくとも、２次元電子ガスが生成され
る半導体チヤネル層と、それとヘテロ接合をなす
電子供給層と、該電子供給層と異なる半導体材料
よりなる第１の半導体層と、前記第１の半導体層
と異なる半導体材料よりなる第２の半導体層とを
順次成長し、エンハンスメントモードのトランジ
スタ素子のゲート電極形成領域において半導体成
長層表面から前記第２の半導体層を除去し、しか
る後にエンハンスメントモード及びデイプリーシ
ヨンモードのトランジスタ素子のゲート電極形成
領域において、前記電子供給層に対するエツチン
グ速度が前記第１の半導体層に対するエツチング
速度より小でありかつ前記第２の半導体層対する
エツチング速度にほぼ等しいリセスエツチング処
理を同時に行ない、エンハンスメントモードのト
ランジスタ素子のゲート電極形成領域においてそ
のリセスの深さが前記第２の半導体層の厚さに対
応する値だけ前記デイプリーシヨンモードよりも
深く前記電子供給層内部に達したところで、該エ
ツチング処理を同時に終了し、しかる後に露出し
た前記電子供給層上に、エンハンスメントモード
及びデイプリーシヨンモードトランジスタ素子の
それぞれのゲート電極を同時に形成することを特
徴とする半導体装置の製造方法により達成され
る。
(f) 発明の実施例
前記発明の構成をGaAs／AlGaAs系ヘテロ接
合形FETを例として説明する。本実施例におい
ては第２図ａに示す如く、前記の半導体基板、半
導体チヤネル層（以上は図示を省略）、第１の半
導体層１３及び前記以外の第３の半導体層１５を
GaAsにより、また前記電子供給層１２及び第２
の半導体層１４をAlxGa1−xAsによつて例えば
ｘ＝0.3として形成し、かつ第２の半導体層１４
の厚さを、ＥモードとＤモードとのゲート電極と
チヤネル層との間の意図する距離の差に等しくし
ている。
合形FETを例として説明する。本実施例におい
ては第２図ａに示す如く、前記の半導体基板、半
導体チヤネル層（以上は図示を省略）、第１の半
導体層１３及び前記以外の第３の半導体層１５を
GaAsにより、また前記電子供給層１２及び第２
の半導体層１４をAlxGa1−xAsによつて例えば
ｘ＝0.3として形成し、かつ第２の半導体層１４
の厚さを、ＥモードとＤモードとのゲート電極と
チヤネル層との間の意図する距離の差に等しくし
ている。
また前記エツチング処理として、例えば二塩化
二弗化炭素（CCl2F2）をエツチヤントとするリ
アクテイブイオンエツチング（以下RIEと略称す
る）方法を採用する。このCCl2F2によるRIE法で
はエツチング速度が、GaAsに対して500乃至600
〔nm／min〕、AlGaAsに対して３〔nm／min〕程
度と極めて大きい差を示す。
二弗化炭素（CCl2F2）をエツチヤントとするリ
アクテイブイオンエツチング（以下RIEと略称す
る）方法を採用する。このCCl2F2によるRIE法で
はエツチング速度が、GaAsに対して500乃至600
〔nm／min〕、AlGaAsに対して３〔nm／min〕程
度と極めて大きい差を示す。
本発明においては、まず前記半導体基板のＥモ
ードのゲート電極形成領域において、第２の
AlGaAs半導体層１４を選択的に除去する。この
エツチング方法は任意であり、また第１のGaAs
半導体層１３にエツチングが及んでもよい。
ードのゲート電極形成領域において、第２の
AlGaAs半導体層１４を選択的に除去する。この
エツチング方法は任意であり、また第１のGaAs
半導体層１３にエツチングが及んでもよい。
しかる後にＥモード及びＤモードのゲート電極
形成領域について、例えばCCl2F2によるRIE法の
如くGaAsとAlGaAsとについてエツチング速度
に差があるエツチング処理方法によつて、リセス
形成を行なう。このエツチング処理におけるエツ
チング深さの時間的経過の例を第２図ｂに示す。
ただし図において折線ＥはＥモード、折線ＤはＤ
モードのゲート電極形成領域の状況を示し、先に
述べた如くGaAsとAlGaAsとについてエツチン
グ速度に大きい差があるために、AlGaAs電子供
給層１２にＤモード側のエツチングが到達する時
点においては、Ｅモード側は第２のAlGaAs半導
体層１４の厚さとほぼ等しい深さだけAlGaAs電
子供給層１２内にエツチングが進んでおり、その
後の本エツチングは両領域において等しい速度で
この深さの差を保つて進行する。第２のAlGaAs
半導体層１４の厚さを先に述べた如く、両モード
のゲート電極とチヤネル層との間の意図する距離
の差に等しく成長しておくことによつて、Ｅモー
ドとＤモードとのリセス形成が自づから同時に完
了する。
形成領域について、例えばCCl2F2によるRIE法の
如くGaAsとAlGaAsとについてエツチング速度
に差があるエツチング処理方法によつて、リセス
形成を行なう。このエツチング処理におけるエツ
チング深さの時間的経過の例を第２図ｂに示す。
ただし図において折線ＥはＥモード、折線ＤはＤ
モードのゲート電極形成領域の状況を示し、先に
述べた如くGaAsとAlGaAsとについてエツチン
グ速度に大きい差があるために、AlGaAs電子供
給層１２にＤモード側のエツチングが到達する時
点においては、Ｅモード側は第２のAlGaAs半導
体層１４の厚さとほぼ等しい深さだけAlGaAs電
子供給層１２内にエツチングが進んでおり、その
後の本エツチングは両領域において等しい速度で
この深さの差を保つて進行する。第２のAlGaAs
半導体層１４の厚さを先に述べた如く、両モード
のゲート電極とチヤネル層との間の意図する距離
の差に等しく成長しておくことによつて、Ｅモー
ドとＤモードとのリセス形成が自づから同時に完
了する。
以下更に具体的に本発明の実施例により工程順
断面図第３図ａ乃至ｇを参照して説明する。
断面図第３図ａ乃至ｇを参照して説明する。
第３図ａ参照
半絶縁性GaAs基板１０上に分子線エピタキシ
ヤル成長方法等によつて、ノンドープのGaAsチ
ヤネル層１１を厚さ例えば0.1乃至0.3〔μm〕程度
に、次に例えばシリコン（Si）を１〜２×1018
〔cm-3〕程度にドープしたｎ型AlxGa1−xAs電子
供給層１２をｘ＝0.3とし、その厚さをＤモード
のFET素子のゲート電極とチヤネル層間の距離
にリセス形成エツチングの際のオーバーエツチン
グ分を加えた厚さとして、更にSiを１〜２×1018
〔cm-3〕程度にドープしたｎ型GaAs層１３を厚さ
例えば100〔nm〕程度として成長する。以上の各
層は従来と特に異ならないが、本実施例において
は続けてAlxGa1−xAs層１４を電子供給層１２
と同一組成で、その厚さをＥモードとＤモードと
のゲート電極とチヤネル層１１との距離の差の意
図する値、例えば４〔nm〕として成長し、更に
GaAs層１５を表面保護層として成長する。この
表面保護層はウエハ表面処理等によつてAlxGa1
−xAs層１４の厚さが変化することを防止するな
どの効果を有する。なおこれらの半導体層１４及
び１５は本実施例ではｎ型としているがノンドー
プでもよい。またこの半導体基体のチヤネル層１
１の電子供給層１２との界面近傍には２次元電子
ガス１１Ａが生成される。
ヤル成長方法等によつて、ノンドープのGaAsチ
ヤネル層１１を厚さ例えば0.1乃至0.3〔μm〕程度
に、次に例えばシリコン（Si）を１〜２×1018
〔cm-3〕程度にドープしたｎ型AlxGa1−xAs電子
供給層１２をｘ＝0.3とし、その厚さをＤモード
のFET素子のゲート電極とチヤネル層間の距離
にリセス形成エツチングの際のオーバーエツチン
グ分を加えた厚さとして、更にSiを１〜２×1018
〔cm-3〕程度にドープしたｎ型GaAs層１３を厚さ
例えば100〔nm〕程度として成長する。以上の各
層は従来と特に異ならないが、本実施例において
は続けてAlxGa1−xAs層１４を電子供給層１２
と同一組成で、その厚さをＥモードとＤモードと
のゲート電極とチヤネル層１１との距離の差の意
図する値、例えば４〔nm〕として成長し、更に
GaAs層１５を表面保護層として成長する。この
表面保護層はウエハ表面処理等によつてAlxGa1
−xAs層１４の厚さが変化することを防止するな
どの効果を有する。なおこれらの半導体層１４及
び１５は本実施例ではｎ型としているがノンドー
プでもよい。またこの半導体基体のチヤネル層１
１の電子供給層１２との界面近傍には２次元電子
ガス１１Ａが生成される。
第３図ｂ参照
前記半導体基体に、少なくともノンドープの
GaAsチヤネル層１１に達するメサ形エツチング
を行なうなどの方法によつて、素子間分離を行な
う。
GaAsチヤネル層１１に達するメサ形エツチング
を行なうなどの方法によつて、素子間分離を行な
う。
第３図ｃ参照
ＥモードのFET素子のゲート電極を形成する
領域において、１８として示す如くGaAs層１５
及びAlGaAs層１４をエツチング除去する。この
エツチング方法は任意の方法を適用してよく、ま
たｎ型GaAs層１３を若干エツチングしても支障
はない。
領域において、１８として示す如くGaAs層１５
及びAlGaAs層１４をエツチング除去する。この
エツチング方法は任意の方法を適用してよく、ま
たｎ型GaAs層１３を若干エツチングしても支障
はない。
第３図ｄ参照
前記半導体基体表面を例えば二酸化シリコン
（SiO2）等の絶縁性保護膜１９で被覆し、リソグ
ラフイ法によつてソース及びドレインのオーミツ
ク接触電極形成領域に選択的に開口を設けて例え
ば金・ゲルマニウム／金（AuGe／Au）等の金
属を被着し、これをリフトオフする等の方法によ
つてオーミツク接触電極２０を配設する。なお本
実施例においてはGaAs層１５及びAlGaAs層１
４にも開口を設けているが、これは必ずしも必要
ではない。
（SiO2）等の絶縁性保護膜１９で被覆し、リソグ
ラフイ法によつてソース及びドレインのオーミツ
ク接触電極形成領域に選択的に開口を設けて例え
ば金・ゲルマニウム／金（AuGe／Au）等の金
属を被着し、これをリフトオフする等の方法によ
つてオーミツク接触電極２０を配設する。なお本
実施例においてはGaAs層１５及びAlGaAs層１
４にも開口を設けているが、これは必ずしも必要
ではない。
第３図ｅ参照
レジスト皮膜２１は通常はポジ形レジストを用
いて設けて、ＥモードFETのゲートパターン２
２及びＤモードFETのゲートパターン２３をリ
ソグラフイ法によつて形成する。次いでSiO2膜
１９のこの部分を例えば弗酸（HF）によつてエ
ツチングしてこれをゲート電極を形成するリフト
オフに適するスペーサー２４として示す如き形状
とする。
いて設けて、ＥモードFETのゲートパターン２
２及びＤモードFETのゲートパターン２３をリ
ソグラフイ法によつて形成する。次いでSiO2膜
１９のこの部分を例えば弗酸（HF）によつてエ
ツチングしてこれをゲート電極を形成するリフト
オフに適するスペーサー２４として示す如き形状
とする。
次いで先に述べた如く、例えばCCl2F2による
RIE法によつて両ゲート形成領域のリセス２５を
形成する。
RIE法によつて両ゲート形成領域のリセス２５を
形成する。
本実施例においてはｎ型AlGaAs電子供給層１
２の厚さがＤモードのFET素子を基準として前
述の如く設定されており、予定したエツチング処
理時間が経過したときに前記エツチングを終止す
る。これによつてAlGaAs電子供給層１２のゲー
ト電極形成領域の厚さがＤモード及びＥモードの
双方についてそれぞれ意図する値となる。
２の厚さがＤモードのFET素子を基準として前
述の如く設定されており、予定したエツチング処
理時間が経過したときに前記エツチングを終止す
る。これによつてAlGaAs電子供給層１２のゲー
ト電極形成領域の厚さがＤモード及びＥモードの
双方についてそれぞれ意図する値となる。
第３図ｆ参照
例えばチタン／白金／金（Ti／Pt／Au）又は
アルミニウム（Al）などを被着してリフトオフ
することによつて、ＥモードのFET素子のゲー
ト電極２６とＤモードのFET素子のゲート電極
２７とが同時に形成される。
アルミニウム（Al）などを被着してリフトオフ
することによつて、ＥモードのFET素子のゲー
ト電極２６とＤモードのFET素子のゲート電極
２７とが同時に形成される。
第３図ｇ参照
層間絶縁層２８をSiO2などによつて被着し、
これに開口を設けて配線２９を配設することによ
つて、本発明によるＥモードのヘテロ接合形
FETをドライバとし、Ｄモードのヘテロ接合形
FETを負荷素子とするインバータが完成する。
これに開口を設けて配線２９を配設することによ
つて、本発明によるＥモードのヘテロ接合形
FETをドライバとし、Ｄモードのヘテロ接合形
FETを負荷素子とするインバータが完成する。
以上の実施例は半導体基体をGaAs／AlGaAs
によつて構成し、かつリセス形成のRIE法のエツ
チヤントをCCl2F2としているが、半導体基体の
構造及びエツチヤント等は必要に応じて選択する
ことが可能である。
によつて構成し、かつリセス形成のRIE法のエツ
チヤントをCCl2F2としているが、半導体基体の
構造及びエツチヤント等は必要に応じて選択する
ことが可能である。
(g) 発明の効果
以上説明した如く本発明の製造方法によれば、
ゲート閾値電圧の異なるヘテロ接合形FETのＥ
モードとＤモードとの素子を同一半導体基板に形
成する際に、ゲート閾値電圧を支配するリセス形
成及びこれに続くゲート電極形成を両モードの素
子について同一工程で実施することが可能とな
る。さらに本発明の半導体装置の構造により上記
製造方法の適用が可能となり、ゲート閾値電圧が
高精度に制御された、例えば電子回路において最
も基本的な構成の１つであるインバータ回路等を
含む集積回路装置を、優れた生産性をもつて提供
することが可能となる。
ゲート閾値電圧の異なるヘテロ接合形FETのＥ
モードとＤモードとの素子を同一半導体基板に形
成する際に、ゲート閾値電圧を支配するリセス形
成及びこれに続くゲート電極形成を両モードの素
子について同一工程で実施することが可能とな
る。さらに本発明の半導体装置の構造により上記
製造方法の適用が可能となり、ゲート閾値電圧が
高精度に制御された、例えば電子回路において最
も基本的な構成の１つであるインバータ回路等を
含む集積回路装置を、優れた生産性をもつて提供
することが可能となる。
第１図ａはヘテロ接合形FETによつて構成さ
れたインバータの従来例を示す断面図、同図ｂは
その等価回路図、同図ｃはゲート電極とチヤネル
層との間の半導体層の厚さとゲート閾値電圧との
相関の例を示す図、第２図ａは本発明による半導
体層の構成の実施例を示す図、同図ｂは該実施例
におけるエツチング深さの経過を示す図表、第３
図ａ乃至ｇは本発明を適用したインバータの工程
順断面図である。 図において、１０は半絶縁性GaAs基板、１
１，１３及び１５はGaAs層、１２及び１４は
AlGaAs層、１９及び２８は絶縁層、２０はオー
ミツク接触電極、２５はリセス、２６及び２７は
ゲート電極、２９は配線を示す。
れたインバータの従来例を示す断面図、同図ｂは
その等価回路図、同図ｃはゲート電極とチヤネル
層との間の半導体層の厚さとゲート閾値電圧との
相関の例を示す図、第２図ａは本発明による半導
体層の構成の実施例を示す図、同図ｂは該実施例
におけるエツチング深さの経過を示す図表、第３
図ａ乃至ｇは本発明を適用したインバータの工程
順断面図である。 図において、１０は半絶縁性GaAs基板、１
１，１３及び１５はGaAs層、１２及び１４は
AlGaAs層、１９及び２８は絶縁層、２０はオー
ミツク接触電極、２５はリセス、２６及び２７は
ゲート電極、２９は配線を示す。
Claims (1)
- １ 半絶縁性化合物半導体基板上に、少なくと
も、２次元電子ガスが生成される半導体チヤネル
層と、それとヘテロ接合をなす電子供給層と、該
電子供給層と異なる半導体材料よりなる第１の半
導体層と、前記第１の半導体層と異なる半導体材
料よりなる第２の半導体層とを順次成長し、エン
ハンスメントモードトランジスタ素子のゲート電
極形成領域において半導体成長層表面から前記第
２の半導体層を除去し、しかる後にエンハンスメ
ントモード及びデイプリーシヨンモードのトラン
ジスタ素子のゲート電極形成領域において、前記
電子供給層に対するエツチング速度が前記第１の
半導体層に対するエツチング速度より小でありか
つ前記第２の半導体層に対するエツチング速度に
ほぼ等しいリセスエツチング処理を同時に行い、
エンハンスメントモードのトランジスタ素子のゲ
ート電極形成領域においてそのリセスの深さが前
記第２の半導体層の厚さに対応する値だけ前記デ
イプリーシヨンモードよりも深く前記電子供給層
内部に達したところで、該エツチング処理を同時
に終了し、しかる後に露出した前記電子供給層上
に、エンハンスメントモード及びデイプリーシヨ
ンモードトランジスタ素子のそれぞれのゲート電
極を同時に形成することを特徴とする半導体装置
の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224650A JPS60116178A (ja) | 1983-11-29 | 1983-11-29 | 半導体装置の製造方法 |
| KR1019840007422A KR890003416B1 (ko) | 1983-11-29 | 1984-11-27 | 반도체 장치 및 그의 제조방법 |
| EP84308259A EP0143656B1 (en) | 1983-11-29 | 1984-11-28 | Compound semiconductor device and method of producing it |
| DE8484308259T DE3476841D1 (en) | 1983-11-29 | 1984-11-28 | Compound semiconductor device and method of producing it |
| US06/676,359 US4742379A (en) | 1983-11-29 | 1984-11-29 | HEMT with etch-stop |
| US07/146,664 US4849368A (en) | 1983-11-29 | 1988-01-21 | Method of producing a two-dimensional electron gas semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224650A JPS60116178A (ja) | 1983-11-29 | 1983-11-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60116178A JPS60116178A (ja) | 1985-06-22 |
| JPH0123955B2 true JPH0123955B2 (ja) | 1989-05-09 |
Family
ID=16817043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224650A Granted JPS60116178A (ja) | 1983-11-29 | 1983-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116178A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120748B2 (ja) * | 1986-02-20 | 1995-12-20 | 富士通株式会社 | 半導体装置の製造方法 |
| US5041393A (en) * | 1988-12-28 | 1991-08-20 | At&T Bell Laboratories | Fabrication of GaAs integrated circuits |
-
1983
- 1983-11-29 JP JP58224650A patent/JPS60116178A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60116178A (ja) | 1985-06-22 |
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