JPS628575A - 半導体装置 - Google Patents
半導体装置Info
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- JPS628575A JPS628575A JP14783685A JP14783685A JPS628575A JP S628575 A JPS628575 A JP S628575A JP 14783685 A JP14783685 A JP 14783685A JP 14783685 A JP14783685 A JP 14783685A JP S628575 A JPS628575 A JP S628575A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＧａＡｓ等を用いた化合物半導体装置に関し、
特に絶縁膜を改善した電界効果型半導体装置に適用して
好適な半導体装置に関する。
特に絶縁膜を改善した電界効果型半導体装置に適用して
好適な半導体装置に関する。
一般に半導体基板上に素子を形成している半導体装置で
は、基板表面を保護するため、或いは基板と素子間を接
続する配線との絶縁を図るためにシリコン酸化膜やシリ
コン窒化膜等の絶縁膜を基板上に形成している。これは
、ＧａＡｓ等の化合物を半導体基板として用いる半導体
装置においても同様である。例えば第４図に示すＧ ａ
Ａ ｓ Ｍ ＥＳＦＥＴでは、半絶縁性ＧａＡｓ基板
４１上にバッファ層４２、ｎ型ＧａＡｓ能動層４３を有
し、これにゲート電極４４、ソース電極４５およびドレ
イン電極４６を形成し、さらにこれらの電極以外の能動
層４３の表面にシリコン酸化膜からなる絶縁膜４７を形
成し、能動層４３の表面を化学的および物理的に保護し
ている。
は、基板表面を保護するため、或いは基板と素子間を接
続する配線との絶縁を図るためにシリコン酸化膜やシリ
コン窒化膜等の絶縁膜を基板上に形成している。これは
、ＧａＡｓ等の化合物を半導体基板として用いる半導体
装置においても同様である。例えば第４図に示すＧ ａ
Ａ ｓ Ｍ ＥＳＦＥＴでは、半絶縁性ＧａＡｓ基板
４１上にバッファ層４２、ｎ型ＧａＡｓ能動層４３を有
し、これにゲート電極４４、ソース電極４５およびドレ
イン電極４６を形成し、さらにこれらの電極以外の能動
層４３の表面にシリコン酸化膜からなる絶縁膜４７を形
成し、能動層４３の表面を化学的および物理的に保護し
ている。
上述した従来の絶縁膜、つまりシリコン酸化膜は、シリ
コン系の半導体基板に対しては優れた表面保護特性を有
しているが、Ｇａｐｓのような化合物半導体装置に用い
る場合には必ずしも満足のいくものではない。この理由
は、表面保護膜としてのシリコン酸化膜は、基板として
のＧａＡｓと結晶学的に異なるものであり、このため両
者の界面は化学的に不安定となり、界面準位密度がシリ
コンに比較して非常に大きいためである。
コン系の半導体基板に対しては優れた表面保護特性を有
しているが、Ｇａｐｓのような化合物半導体装置に用い
る場合には必ずしも満足のいくものではない。この理由
は、表面保護膜としてのシリコン酸化膜は、基板として
のＧａＡｓと結晶学的に異なるものであり、このため両
者の界面は化学的に不安定となり、界面準位密度がシリ
コンに比較して非常に大きいためである。
したがって、前述した第４図のＧａＡｓＭＥＳＦＥＴで
は、絶縁膜としてのシリコン酸化膜４７によって能動層
４３の表面に不安定かつ大きな準位が作られて表面空乏
層４８が生じることになる。
は、絶縁膜としてのシリコン酸化膜４７によって能動層
４３の表面に不安定かつ大きな準位が作られて表面空乏
層４８が生じることになる。
この空乏層４８によって、ゲート電圧の振幅変化に悪影
響を与え、入力−出力電力特性のりニアリティを劣化さ
せ、或いは相互コンダクタンスを低下させる等、半導体
装置の信頼性を低下させている。
響を与え、入力−出力電力特性のりニアリティを劣化さ
せ、或いは相互コンダクタンスを低下させる等、半導体
装置の信頼性を低下させている。
なお、このような問題は絶縁膜にシリコン窒化膜を用い
た場合も同じである。
た場合も同じである。
〔問題点を解決するための手段〕
本発明の半導体装置は、能動層における表面空乏層の発
生を抑制し、この空乏層が原因とされる半導体装置の信
頼性の低下を解消するために、化合物半導体の能動層上
に直接形成する表面保護用の絶縁膜を、能動層と同一の
化合物半導体からなる半絶縁性あるいは絶縁性の高抵抗
薄膜で構成したものである。
生を抑制し、この空乏層が原因とされる半導体装置の信
頼性の低下を解消するために、化合物半導体の能動層上
に直接形成する表面保護用の絶縁膜を、能動層と同一の
化合物半導体からなる半絶縁性あるいは絶縁性の高抵抗
薄膜で構成したものである。
次に、本発明を図面を参照して説明する。
、第１図は本発明の半導体装置の基本構造を示しており
、半絶縁性ＧａＡｓ基板１１上にバッファ層１２、ｎ型
ＧａＡｓ能動層１３を有し、その上にゲート電極１４、
ソース電極１５およびドレイン電極１６を形成する。そ
して、これら各電極以外における前記能動層１３の表面
上に、能動層１３と同一の半導体であるＧａＡｓからな
る高抵抗の薄膜１９を形成して能動層１３の表面を覆い
、しかる上でシリコン酸化膜等の絶縁膜１７を全面に形
成している。
、半絶縁性ＧａＡｓ基板１１上にバッファ層１２、ｎ型
ＧａＡｓ能動層１３を有し、その上にゲート電極１４、
ソース電極１５およびドレイン電極１６を形成する。そ
して、これら各電極以外における前記能動層１３の表面
上に、能動層１３と同一の半導体であるＧａＡｓからな
る高抵抗の薄膜１９を形成して能動層１３の表面を覆い
、しかる上でシリコン酸化膜等の絶縁膜１７を全面に形
成している。
この構成によれば、能動層１３には直接シリコン酸化膜
１７が接触しておらず、シリコン酸化膜１７と能動層１
３との間は高抵抗ＧａＡｓ！膜１９によって遮断された
状態にあるため、能動層１３の表面に不安定かつ大きな
準位が直接伝播されることはなく、能動層１３表面にお
ける空乏層の発生を未然に防止することができる。
１７が接触しておらず、シリコン酸化膜１７と能動層１
３との間は高抵抗ＧａＡｓ！膜１９によって遮断された
状態にあるため、能動層１３の表面に不安定かつ大きな
準位が直接伝播されることはなく、能動層１３表面にお
ける空乏層の発生を未然に防止することができる。
第２図（ａ）〜（ｅ）は本発明を単体のＧａＡｓＭＥＳ
ＦＥＴを製造するための主要工程の断面図である。同図
（ａ）のように、半絶縁性ＧａＡｓ基板２１上にＧａＡ
ｓバッファ層２２、ｎ型ＧａＡｓ能動層２３、さらに高
抵抗のＧａＡｓ薄膜２、 ９をエピタキシャル成長させ
る。前記ｎ型ＧａＡｓ能動層２３の不純物濃度と厚さは
夫々ｌＸｌ０”ｃｍ−”、０．３９ｍとし、また高抵抗
のＧａＡｓｍ膜２９の原２９０．２μｍとする。
ＦＥＴを製造するための主要工程の断面図である。同図
（ａ）のように、半絶縁性ＧａＡｓ基板２１上にＧａＡ
ｓバッファ層２２、ｎ型ＧａＡｓ能動層２３、さらに高
抵抗のＧａＡｓ薄膜２、 ９をエピタキシャル成長させ
る。前記ｎ型ＧａＡｓ能動層２３の不純物濃度と厚さは
夫々ｌＸｌ０”ｃｍ−”、０．３９ｍとし、また高抵抗
のＧａＡｓｍ膜２９の原２９０．２μｍとする。
次いで、同図（ｂ）のようにＧａＡｓバッファ層２２の
領域までメサエッチングを行いＦＥＴ能動部を残したメ
サ部分を形成する。
領域までメサエッチングを行いＦＥＴ能動部を残したメ
サ部分を形成する。
次に、常法のフォトリソグラフィ技術により前記高抵抗
ＧａＡｓ薄膜２９をドライエツチングやケミカルエツチ
ングにより選択的に除去し、ソース・ドレイン電極のコ
ンタクト窓を開設する。この選択エツチングに使用した
フォトレジスト膜はそのまま残しておき、全面に蒸着法
等によりＡｕＧｅ−Ｎｉの電極金属膜を被着した上で、
有機溶剤により前記フォトレジスト膜を溶解除去するこ
とにより、フォトレジスト膜上の前記電極金属膜をリフ
トオフ除去し、その後４００〜４５０℃の熱処理を行っ
て残存した金属膜を合金化して同図（ｃ）のソース電極
２５とドレイン電極２６を形成する。
ＧａＡｓ薄膜２９をドライエツチングやケミカルエツチ
ングにより選択的に除去し、ソース・ドレイン電極のコ
ンタクト窓を開設する。この選択エツチングに使用した
フォトレジスト膜はそのまま残しておき、全面に蒸着法
等によりＡｕＧｅ−Ｎｉの電極金属膜を被着した上で、
有機溶剤により前記フォトレジスト膜を溶解除去するこ
とにより、フォトレジスト膜上の前記電極金属膜をリフ
トオフ除去し、その後４００〜４５０℃の熱処理を行っ
て残存した金属膜を合金化して同図（ｃ）のソース電極
２５とドレイン電極２６を形成する。
次に、ゲート電極に相当するパターンのフォトレジスト
膜を形成し、前記高抵抗ＧａＡｓ薄膜２９をドライエツ
チングにより除去してゲートの窓を開設し、更にケミカ
ルエツチング或いはドライエツチングによりｎ型ＧａＡ
ｓ能動層２３を例えば０．０１〜０．０５μｍの深さだ
け凹設する。そして、蒸着法によりアルミニウムを被着
し、リフトオフ処理して同図（ｄ）のようにゲート電極
２４を形成する。
膜を形成し、前記高抵抗ＧａＡｓ薄膜２９をドライエツ
チングにより除去してゲートの窓を開設し、更にケミカ
ルエツチング或いはドライエツチングによりｎ型ＧａＡ
ｓ能動層２３を例えば０．０１〜０．０５μｍの深さだ
け凹設する。そして、蒸着法によりアルミニウムを被着
し、リフトオフ処理して同図（ｄ）のようにゲート電極
２４を形成する。
しかる上で、ＣＶＤ法でシリコン酸化膜２７を例えば厚
さ０．５μｍ被着すれば、同図（ｅ）のＧａＡｓＦ’Ｅ
Ｔが完成される。以下、必要に応じて第２層目の電極を
形成すればよい。
さ０．５μｍ被着すれば、同図（ｅ）のＧａＡｓＦ’Ｅ
Ｔが完成される。以下、必要に応じて第２層目の電極を
形成すればよい。
第３図（ａ） 〜（ｅ）はＧａＡｓ ＬＳ Ｉを製造す
る際に有効な工程断面図である。
る際に有効な工程断面図である。
先ず、同図（ａ）のように、半絶縁性ＧａＡｓ基板３１
上にシリコンを不純物としてイオン注入法により選択的
に導入してｎ型ＧａＡｓ能動層３３を形成する。
上にシリコンを不純物としてイオン注入法により選択的
に導入してｎ型ＧａＡｓ能動層３３を形成する。
次いで、スパタ蒸着法によりタングステンシリサイドを
被着し、かつ常法のフォトリソグラフィ技術によりゲー
トのバターニングを行い、ドライエツチングにより不要
なタングステンシリサイド膜を除去し、更にマスクとし
て用いたフォトレジスト膜を除去して同図（ｂ）のゲー
ト電極３４を形成する。この後、フォトリソグラフィ技
術によリオーミックコンタクトのパターニングを行って
前記ｎ型ＧａＡｓ能動層３３の不純物濃度より高い濃度
でシリコンイオン注入を選択的に行い、高濃度のｎ型Ｇ
ａＡｓコンタクト層３３Ａを形成する。その後、ＣＶＤ
法によりシリコン窒化膜を被着し８００〜９００℃の熱
処理を施して前記ｎ型ＧａＡｓ能動層３３および高濃度
ｎ型ＧａＡｓコンタクト層３３Ａを活性化する。シリコ
ン窒化膜はその後除去する。
被着し、かつ常法のフォトリソグラフィ技術によりゲー
トのバターニングを行い、ドライエツチングにより不要
なタングステンシリサイド膜を除去し、更にマスクとし
て用いたフォトレジスト膜を除去して同図（ｂ）のゲー
ト電極３４を形成する。この後、フォトリソグラフィ技
術によリオーミックコンタクトのパターニングを行って
前記ｎ型ＧａＡｓ能動層３３の不純物濃度より高い濃度
でシリコンイオン注入を選択的に行い、高濃度のｎ型Ｇ
ａＡｓコンタクト層３３Ａを形成する。その後、ＣＶＤ
法によりシリコン窒化膜を被着し８００〜９００℃の熱
処理を施して前記ｎ型ＧａＡｓ能動層３３および高濃度
ｎ型ＧａＡｓコンタクト層３３Ａを活性化する。シリコ
ン窒化膜はその後除去する。
次に、同図（ｃ）のように、有機金属熱分解法ＣＶＤ
（ＭＯ−ＣＶＤ）法により、基板３１の表面に高抵抗Ｇ
ａＡｓ薄膜３９を厚さ０．２μｍで成長する。このとき
、ゲート電極３４部位には成長されない。
（ＭＯ−ＣＶＤ）法により、基板３１の表面に高抵抗Ｇ
ａＡｓ薄膜３９を厚さ０．２μｍで成長する。このとき
、ゲート電極３４部位には成長されない。
以下、第２図の工程と略同様にして、前記高抵抗ＧａＡ
ｓ薄膜３９をフォトリソグラフィ技術により選択エツチ
ングし、このときのマスクとしてのフォトレジスト膜上
に金属を蒸着した後にリフトオフ技術を用いることによ
り、第３図（ｄ）のように、ソース電極３５とドレイン
電極３６を形成する。しかる上で、同図（ｅ）のように
、全面にシリコン酸化膜３７を成形し、更にこの上に第
２層、第３層等の配線を形成してＧａＡｓＬＳＩを完成
する。
ｓ薄膜３９をフォトリソグラフィ技術により選択エツチ
ングし、このときのマスクとしてのフォトレジスト膜上
に金属を蒸着した後にリフトオフ技術を用いることによ
り、第３図（ｄ）のように、ソース電極３５とドレイン
電極３６を形成する。しかる上で、同図（ｅ）のように
、全面にシリコン酸化膜３７を成形し、更にこの上に第
２層、第３層等の配線を形成してＧａＡｓＬＳＩを完成
する。
ここで、前記シリコン酸化膜はシリコン窒化膜であって
もよい。
もよい。
以上説明したように本発明は、化合物半導体装置におけ
る能動層上に直接形成する絶縁膜を、能動層と同一の化
合物半導体からなる半絶縁性あるいは絶縁性の高抵抗薄
膜で構成しているので、能動層界面を化学的に安定化で
き、表面保護膜界面の準位を直接伝播させることなく優
れた界面特性が得られ、表面空乏層の発生を抑制して寄
生抵抗を低減維持し相互コンダクタンスの向上を図ると
ともに、半導体装置の信頼性を向上することができる効
果がある。
る能動層上に直接形成する絶縁膜を、能動層と同一の化
合物半導体からなる半絶縁性あるいは絶縁性の高抵抗薄
膜で構成しているので、能動層界面を化学的に安定化で
き、表面保護膜界面の準位を直接伝播させることなく優
れた界面特性が得られ、表面空乏層の発生を抑制して寄
生抵抗を低減維持し相互コンダクタンスの向上を図ると
ともに、半導体装置の信頼性を向上することができる効
果がある。
第１図は本発明の基本構造の断面図、第２図゛（ａ）〜
（ｅ）は−の製造工程を示す断面図、第３図（ａ）〜（
６）は他の製造工程を示す断面図、第４図は従来の問題
点を説明するための断面図である。 １１．２１，３１．４１−・・半絶縁性ＧａＡｓ基板、
１２，２２．４２・−ＧａＡｓバッファ層、１３．２３
． ３３．’４３・・・ｎ型ＧａＡｓ能動層、１４．２
４，３４．４４・・・ゲート電極、 １５゜２５．３５
．４５・・・ソース電極、１６，２６゜３６．４６・・
・ドレイン電極、１７．２７，３７゜４７・・・シリコ
ン酸化膜、１９，２９．３９・・・高抵抗ＧａＡｓ薄膜
、４８・・・表面空乏層。 第１図 第４図
（ｅ）は−の製造工程を示す断面図、第３図（ａ）〜（
６）は他の製造工程を示す断面図、第４図は従来の問題
点を説明するための断面図である。 １１．２１，３１．４１−・・半絶縁性ＧａＡｓ基板、
１２，２２．４２・−ＧａＡｓバッファ層、１３．２３
． ３３．’４３・・・ｎ型ＧａＡｓ能動層、１４．２
４，３４．４４・・・ゲート電極、 １５゜２５．３５
．４５・・・ソース電極、１６，２６゜３６．４６・・
・ドレイン電極、１７．２７，３７゜４７・・・シリコ
ン酸化膜、１９，２９．３９・・・高抵抗ＧａＡｓ薄膜
、４８・・・表面空乏層。 第１図 第４図
Claims (1)
- 【特許請求の範囲】 １、化合物半導体の能動層上に電極および表面保護用の
絶縁膜を形成してなる半導体装置において、前記電極以
外の部分の能動層上に直接形成する表面保護用の絶縁膜
を、前記能動層と同一の化合物半導体からなる半絶縁性
あるいは絶縁性の高抵抗薄膜で構成したことを特徴とす
る半導体装置。 ２、ＧａＡｓ能動層上に設けたゲート電極とソース・ド
レイン電極との間にＧａＡｓ半導体からなる高抵抗薄膜
を形成してなる特許請求の範囲第１項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14783685A JPS628575A (ja) | 1985-07-04 | 1985-07-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14783685A JPS628575A (ja) | 1985-07-04 | 1985-07-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628575A true JPS628575A (ja) | 1987-01-16 |
Family
ID=15439346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14783685A Pending JPS628575A (ja) | 1985-07-04 | 1985-07-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628575A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63271974A (ja) * | 1987-04-28 | 1988-11-09 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
| JPH06136938A (ja) * | 1992-10-28 | 1994-05-17 | Nisso Sangyo Kk | 型枠装置 |
| KR100244002B1 (ko) * | 1995-12-28 | 2000-02-01 | 다카노 야스아키 | 화합물 반도체 장치의 제조 방법 |
| JP2009533874A (ja) * | 2006-04-13 | 2009-09-17 | フリースケール セミコンダクター インコーポレイテッド | 二層パッシベーションを有するトランジスタ及び方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58180065A (ja) * | 1982-04-14 | 1983-10-21 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
-
1985
- 1985-07-04 JP JP14783685A patent/JPS628575A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58180065A (ja) * | 1982-04-14 | 1983-10-21 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63271974A (ja) * | 1987-04-28 | 1988-11-09 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
| JPH06136938A (ja) * | 1992-10-28 | 1994-05-17 | Nisso Sangyo Kk | 型枠装置 |
| KR100244002B1 (ko) * | 1995-12-28 | 2000-02-01 | 다카노 야스아키 | 화합물 반도체 장치의 제조 방법 |
| JP2009533874A (ja) * | 2006-04-13 | 2009-09-17 | フリースケール セミコンダクター インコーポレイテッド | 二層パッシベーションを有するトランジスタ及び方法 |
| US9029986B2 (en) | 2006-04-13 | 2015-05-12 | Freescale Semiconductor, Inc. | Transistors with dual layer passivation |
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