JPS5955074A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 必　提明の技術分野 本発明は半導体集積回路装置、−にへテロ瘉合型電界効
果トラシジスタを含む集積回路装置の特性及び信頼性を
向上口かう工程数を削緘讐る製造成法に関する。

（ｂ）技術の背景 情報処理装置等の能力の一層の向上のために、これに使
用さ糺る坪導体装置の高速化、低消費電力化及び高置積
大容量化が強く要求されている。

現在主として用いられているシリコン（Ｓｉ）半導体装
置は、キャリアの移動度などのＳｉの物性によって高速
化が制約されるために、キャリアの移動度がＳｉより遙
に大きいガリラム・砒素（ＧａＡｓ）などあ化合物半導
体を角いそ高速化、低消費電力化を実現する勢力め重ね
られている。

ＧａＡｓ等の化合物半導体を用いたトランジスタとし−
けこれらの化合物半導体における少数ギヤリアの寿命が
知いことなどの理由によって電界効果トランジスタ、特
にショットキバリア形台界効果トランジスタもし＜け接
合ゲート形電界効果トランジスタが主体とされている。

更に化合物半導体のもつ今一つの利点であるヘテロ接合
を形成して、不純物が添加される領域とキャリアが移動
する領域とを空間的に分離し、キャリアの移動度を特に
低温においてＳｉの数１０倍にも増大するヘテロ接合型
電界効果トランジスタが開発されて、これによって集積
回路装置を構成する努力が重ねられている。

（ｃ）従来技術と問題点 電界効果トランジスタ（以下ＦＥＴと略称する）による
相補型回路を形成するためには、同一基板上にエンハン
スメント（Ｅｎｈａｎｃｅｍｅｎｔ）形ＦＥＴとディプ
リーシ、ン（Ｄｅｐｔｅｔｉｏｎ）形ＦＥＴを形成する
ことが必要とされる。既に知られているヘテロ接合型Ｆ
ＥＴによる集積回路装置の第１の例を第１図（＆）に示
す断面図を参照して説明する。図に示ず如く、半絶縁性
ＧａＡｓ基板１上にノンドープＧａＡｓ層２とｎ型アル
ミニウム・ガリウム・砒素（ＡｔＧａＡｓ）層３及びｎ
型ＧａＡｓ／４が順次形成されて、ＡｌＧａＡｓ層３は
ＧａＡｓ層２及び４とへテロ接合を形成している。

図において領域Ｅにエンハンスメント形ＦＥＴ、領域り
にディズリ−ジョン形ＦＥＴが形成されておシ、６及び
６′はグート極、７及び７′はソース電極、８及び８′
はドレイン電極であり、また９は素子分離領域を示す。

このような構造のＦＥＴにおいて、ｎ型ＡｌＧａＡｓ層
３は電子供給湯と呼はれ、この層３からノンドーグＧａ
Ａｓ層２ヘヘテロ接合を介して遷移される電子によって
生成される電子蓄積層（二次元電子ガス）５の電子濃度
を、ゲート電極６もしくは６′に印加される電圧によっ
て制御することによって、ソース電極７もしくは７′と
ドレイン電極８もしくは８′との間のインピーダンスが
制御されてトランジスタが構成される。

このような構造を有するＦＥＴにおいて、エンハンスメ
ントモードを構成するために、ゲート電極６形成後にお
いてソース電極７とドレイン電極８との間のソース−ド
レイン電流Ｉｄｓが零（０）となる様に、ゲート電極６
の形成に先立ってｎ型ＧａＡｓＮ４を制御性良くエツチ
ングすることが必要である。このｎ型ＧａＡｓ層４のエ
ツチングは例えば弗化氷菓（ＨＦ）系エツチング液を用
いるウェットエツチング、或いは二塩化二弗化炭素（Ｃ
Ｃ２ｔＲ）系ナガスを用いるドライエツチングによって
行なわれる。またゲートを極６は例えばチタン（Ｔｉ）
／白金（Ｐｔ）／金（Ａｕ）を被着してリントオフ法に
よってパターニングすることによって形成されるが、こ
のエンハンスメント形ＦＥＴのゲート電極６とディプリ
ーション形ＦＥＴのゲート電極６′とはそれぞれ独立し
た別工程で形成しなければならず、構造が複雑化し、工
程数が増加している。

またヘテロ接合型ＦＥＴにより相袖星回路を構成した集
積回路装置の第２の例の断面図を第１図（ｂ）に示す。

ただし、第１図（ａ）と則−符号によｐ同一対象部分を
示し、１０はディプリーション形ＦＥＴのチャネル領域
を形成するドナー不純物が導入きれたｎ壓領域、１１は
配線である。

本従来例においては、ｎ型ＧａＡｓ層４を選択的に除去
しｎ型ＡｔＧａＡｓ　Ｍ３に接してゲート電極６及び６
′が同一工程で形成されている。しかしながら本従来例
においては、ディプリーシロン形ＦＥＴ素子の動作は、
ゲート電極６′に負電圧を印加してチャネル領域の深さ
を変化させることにょシミ流を変化させるものであって
、絶縁ゲート型ＦＥＴに近い動作であシ、本従来例の如
くインバータの負荷としては許容される場合もあるが、
ヘテロ接合に接して形成される電子蓄積層５の効果が全
く失なわれている。

更に以上説明した第１及び第２の従来例においては、半
導体基体とオーミック接触をなすソース電極７及び７′
、ドレイン電極８及８′よυＧａＡｓ層２の電子蓄積層
５もしくはチャネル領域１０に到る導電路はゲルマニウ
ム（Ｇｅ）等とＧａ、Ａｌとの合金化によって形成され
ているが、ヘゲ０接合型ＦＥＴの高速化、低消費電力化
のためには、オーミック接触抵抗及び導を絡め抵抗率が
より抵滅されることが望ましい。ヘテ四接合型ＦＥＴに
よる高速度、低消費電力の集積囲路ｉ置の実用化のため
には、以上説明した問題点を総合的に解決する製造方法
が必要である。

（ｄ）発明の目的 本発明は、エンハンスメントモード及びディプリーン１
ンモードのへテロ接合型ＦＥＴを含む高速度、低消費電
力の集積回路装置を容易に実現する製造方法を提供する
ことを目的とする◇（ｅ）発明の構成 本発明の前記目的は、半絶縁性半導体基板上に、ｍｌの
半導体層と、該第１の半導体層に接してヘテロ接合を構
成し、かつ線部１の半導体よシミ子親和力が小なるｎ、
Ｗの第２の半導体層と、該第２の半導体層に接して該第
２の半導体よシ大でかつ前記第１の半導体以下の電子親
和力を有するｎ型の第８の半導体層とを成長せしめて、
前記第１の半導体層の前記へテロ接合近傍に電子蓄積層
を有する半導体基板を形成し、次いで前記第３の半導体
層を選択的に被覆する皮膜を形成し、次いて前記単導体
基体の前記皮膜に被租烙れない第１の領域、並びに該半
導体基体の前記Ｂｔ願に被根された第２の領域の一部に
、前記第３の半導体層の宍爾より前記電子＃積ーに到達
するＲざにドナー不純物を導入し、次いで前記Ｈｘの領
域に前記第３の半導体層にオーミック接触する＆を形成
し、次表出面にショットキ接触電極を形成する工程を有
する半導体Ｓ積回路装置の製造方法により速成される。

（ｆ）発明の実施例 以下本発明を実施例により図面を参照して具体的に説明
する。

第２図（ａ）乃至（ｆ）は本発明の実市例の主要工程に
おける断面を示す。

第２図参照 半絶縁性ＧａＡａ基板１１上に、分子線結晶成長法（Ｍ
ｏｔｅｃｕｔａｒＢｅａｍ）Ｅｐｔｔａｘｙ）もしくは
有機金属化学気相成長法（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ
　ＣｈｅｍｉｃａｌＶａｐｏｒ　ＤｅＰｏａｉｔｉａｎ
）等によシ、厚さ約１（μｍ〕程度のノンドープＧａＡ
ｓ層１２、厚さ約４ｏ（ｎｍ）程度、不純物濃度１Ｘ１
０（ｃｍ−３）程度のｎ型ＡｔＧａＡｓ層１３及び厚さ
約３０〔ｈｍ〕程度、不純物濃度１Ｘ１０ｃｍ〔ｃｍ−
２〕程度のｎ型ＧａＡａ層１４を順次エピタキシャル成
長させる。

前記ｎ型ＡｌＧａＡｓ層１３は電子供給層となり、この
層１３からノンドープＧａＡｓ層１２ぺ電子が遷移して
、このＧａＡｓ層１２内の両層間のヘテロ接合近傍に電
子蓄積層１５が形成される。

前記ｎ型ＧａＡｓ層１４を被覆する保護膜１６を、ｎ製
ＧａＡｓ層１４と熱膨張係数がほぼ等しい材料、例えば
窒化アルミニウム（ＡｔＮ）を用いて形成し、ゲート電
極を配設する領域及びその近傍と素子分離を施す領域を
残して選択的に除去する。

第２図（ｂ）参照 半導体基体とオーミック接触をなすソース電極ドレイン
電極を配設する領域及びゲイグリーションモニドのゲニ
ト電極を配設する領域に高濃度のドナー不純物を注入す
る。ただし、オーミック接触電極を配設する領域につい
ては前記保護膜１６が除去されているが、ディプリーシ
ョンモードのゲート電極を配設する領域には前記保護膜
１６が残置されており、ドナー不純物の注入は保護＃１
６を介して行なわれる。

また、各半導体層及びヘテロ接合を完全に保護するため
に、この選択的イオン注入のマスク１７は、本実施例に
おいては厚さ約１〔μｍ〕のフォトレジスト（例えばＡ
Ｚ１３５０Ｊ）、厚さ約２０〔ｎｍ〕のチタン（Ｔｉ）
及び厚さ約０．５（μｍ）の金（Ａｕ）を積層した構造
としている。

禾実施例においては、ドナー不純物としてシリコン（Ｓ
ｉ）を用い例えはエネルギー１５０（ＫｅＶ）程度とし
てドーズ量約６Ｘ１０１８（ｃｍ−２〕程度の注入を集
施している。１８及び１９はＳｉイオンが注入きれた領
域を示す。

第２図（ｅ）参照 前記イオン注入マスク１７をフォトレジストの剥離によ
って除去し、例えば二酸化シリコン（Ｓｉ０２）からな
る厚さ０．３〔μｍ〕程度の第２の保昨膜２０を設けた
後に、例えば温度７００〔℃〕、時間２０分間程度の加
熱処胛を施して前記注入イオンを活幻化する。オーミッ
ク接触電極領域に形成されるｎ型領域２１の不純物濃度
はＧａＡｓ層１２のへテロ接台近傍の位置において３×
１０１８　（ｃｍ−３）程度、ディプリージョンモード
のゲート電極領域に形成されるｎ型チャネル領域２２の
不純物濃度は保護１６の効果によって３×１０１７（ｃ
ｍ−３）となる。

第２図（ｄ）１照 素子分離領域２３を酸素（０２）イオン注入によりて形
成する。このイオン注入のマスク２４も前記不純物イオ
ン注入のマスク１７と同様の積層構成とし、Ｏ＋イオン
注入頂板については第２の保欣膜２０も除去し、例えば
エネルギー１５０（ＫｅＶ）程度、ドーズ景１×１０１
３（ｃｍ−２〕程度にＯ＋イオンを注入することこよっ
てキャリアトラップが形成される。

第２図（ｅ）参照 前記ｎ型領域２１にオーミック接触するソース電極２５
及び２６ドレイン電極２７及び２８を配設する。すなわ
ち前記マスク２４を剥離除去しリングラフィ法を用い、
第２の保護膜２０及び保護膜１６に所要の開口を設けて
、例えば金・ゲルマニウム（ＡｕＧｅ）及び金（Ａｕ）
を被着させた後にリフトオフ法によってバターニングし
、次いで例えば温度４５０〔℃〕、時間３分間程度不活
性ガスＹ囲気中で加熱処理を施すことによって、Ｇｅと
化合物牛導体とを合金化してソース電極２５〃び２６、
ドレイン電極２７及び２８を形成する。

第２図（ｆ）＃照 次いでゲート電極２９及び３０を設ける領域の第２の保
護膜２０、保護膜１６及びｎ型ＧａＡｓ層１４を、リン
グラフィ法を用いて順次エッチング除去する。このエツ
チングは、エンハンスメントモードのゲート電極２９形
成後に、ソース電極２５部のｎ型ＧａＡｓ層１４の厚さ
を減少させるものであり、ソースードレイン電流のモニ
ター値が所定の＋に到達した時に終止させる。従うてこ
のエラチングはｎ型ＱａＡａ層１４内に止まることもあ
如またｎ型ＡｔＧａＡｇ層１３に達することもある。

次いで例えばチタン（Ｔｉ）を厚さ２０（ｎｍ）、白金
（ｐｔ）を厚さ５０（ｎｍ）、金（Ａｕ）を厚さ３００
〔ｎｎ）程度に順次被着してリフトオフ法によってバタ
ーニングすることによって、ゲート電極２９及び３０が
形成される。

以上説明し−製造方法によって、ゲート電極２９＋含む
エンハンスメント形ＦＥＴと、ゲート電極３０及びｎ型
グヤネル領域２２を含むデイグリーシ、ン形ＦＥＴとよ
りなり、各素子間に素子分離領域２３を備えたへデー接
自型ＦＥＴ集積回路装置が形成される。

不発売の製造方法によって形成されるディノリ−シっン
形ＦＥＴはｎ型チャネル領域２２はゲート電極３０の直
下に限定して形成され、ソース電極２６及びドレイン電
極２８とオーミック接触する高濃度のｎ型領域２１とｎ
型チャネル領域２２この間の導電路は徒らに不純物を導
入！ることなく電子蓄積層１５が保存されており、ｎ型
チャネル領域２２の導入による伝播遅延時間の増加は僅
少である。

史にソース電極２５及び２６、ドレイン電極２７及び２
８直下に高濃度のｎ型領域２１が設けられることによっ
て、これらの電極と電子蓄積層１５との間の抵抗値が低
下して低消些電力化が進められている。しかもキヤリア
濃度を異にする２群のｎ型領域２１及び２２がスルーイ
ンブランテーションによって同一工程で形成され、また
ゲート電極についても、エンノンスメント形ＦＥＴのゲ
ート電極２９と同一工程でディブリ−ション形ＦＥＴの
ゲート電極３０が形成されて、製昂工程が合理化されて
いる。

なお、各ゲート電極領域はヘテロ接合型ＦＥＴの特性を
決定する中枢部分であるが、この領域は熱膨張係針がほ
ぼ等−い保詠那１６で被覆するのが望ましく、例えは常
温と７７［Ｋ）との如く差の大きい温度ザイクルが繰り
返される使用粂件−対しても高い信頼性が保持される。

又保護膜１６としては、デバイスの使用肢件が上記以外
では例えば窒化シリコン（Ｓｉ８Ｎ４）、二酸化シリコ
ン（８１０２）、多結晶ＧａＡｓ、多結晶Ｓｉ、Ｓｉ化
合物（シリサイド膜）等を用いてもよい。

（ｇ）発明の効果 以上説明した如く本発明によれに、エンハンスメントモ
ードとディプリーションモードとのへテロ接合型ＦＥＴ
を含む集積回路装置について、従米問題とされている点
を解決し、かつ合理的にこれを製造することが可能であ
って、高速化及び低消費電力化の要求に沿いかつ信頼性
の向上した集積回路装置を実現することができる。

【図面の簡単な説明】

第１図（ａ）及び（ｂ）はへテロ接合型ＦＥＴによる集
積回路装置の従来例を示す断面図、第２図（ａ）乃至（
ｆ）は本発明の実施例を示す断面図である。 図において、１１は半乾膜性ＧａＡａ基板、１２はノン
トーンＧａＡａ層、１３はｎ型ＡｌＧａＡｓ層、１４は
ｎ！ＧａＡｓ層、１５は電子蓄積層、１６は保饅膜、２
１はｎ型領域、２２はｎ型チャネル領域、２３は素子分
離領域、２５及び２６はソース電極、２７及び２８はド
レイン電極、２９及び３０はゲート電極を示す。 代理人　弁理士　松岡宏四郎

Claims (1)

【特許請求の範囲】
1. 牛絶゛縁性半導体基板上に、第１０半導体層と、該第１
   の半導体層に接しそへテロ損金を構成し、かつ該第１の
   半導体よシ電子親和力が小なるｎ型の第２の半導体層と
   、該第２の半導体層に接して該第２の半導体より大でか
   つ前記第１の半導体以下の電子親和力を有するｎ型め第
   ３の半導体層とを成長せしめて、前記第１の半導体層の
   前記ペテロ接合近傍に電子蓄積層を有する牛導体基体を
   形成し、次いで前記第３の半導体層を選択的に被覆する
   皮膜を形成し、次いで前記半導体基体の前記皮膜に被覆
   されない第１の領域、並びに蚊半導体基体の前記皮膜に
   被覆された第２の領域の一部に、前記第３の半導体層め
   表面より前記電子蓄積層に到達する深さにドナー不純物
   を導入し、次いで前記第１の領域に前記第１の半導体層
   にオーミック接触する電極を形成し、次いで前記第２の
   領域において、前記皮膜及び前記第３の半導体層を選択
   的に除去して前記車導体基体の表出面にショットき接触
   電極を形成する工程を有することを特徴とする半導体集
   積回路装置の製造方法。