JP2001210657A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 229910002704 AlGaN Inorganic materials 0.000 claims abstract description 55
- 230000005669 field effect Effects 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 24
- 238000005468 ion implantation Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000000969 carrier Substances 0.000 abstract description 9
- 150000002500 ions Chemical class 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000000370 acceptor Substances 0.000 description 16
- 125000004429 atom Chemical group 0.000 description 13
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 125000005842 heteroatom Chemical group 0.000 description 7
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 238000010030 laminating Methods 0.000 description 2
- 230000004043 responsiveness Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 高温環境での動作特性に優れたＧaＮ系の電
界効果トランジスタ、更にはインバータ回路を実現する
に好適な半導体装置とその製造方法を提供する。 【解決手段】 ＧaＮ層２０上にヘテロ接合させてＡlＮ
またはＡlＧaＮ層３０を形成した後、ゲート電極４０の
形成に先立ってＧaＮ層に形成するチャネル領域に所定
量の不純物原子をイオン注入する。しかる後、イオン注
入したチャネル領域の上部のＡlＮまたはＡlＧaＮ層上
にゲート電極を形成し、更にチャネル領域の両側に位置
付けてソース領域Ｓおよびドレイン領域Ｄをそれぞれ形
成する。特に隣接して設けるＦＥＴの一方のチャネル領
域にだけ、予め高濃度のキャリアをイオン注入すること
で、デプレッション型のＦＥＴとエンハンスメント型の
ＦＥＴとを同時に製作する。
界効果トランジスタ、更にはインバータ回路を実現する
に好適な半導体装置とその製造方法を提供する。 【解決手段】 ＧaＮ層２０上にヘテロ接合させてＡlＮ
またはＡlＧaＮ層３０を形成した後、ゲート電極４０の
形成に先立ってＧaＮ層に形成するチャネル領域に所定
量の不純物原子をイオン注入する。しかる後、イオン注
入したチャネル領域の上部のＡlＮまたはＡlＧaＮ層上
にゲート電極を形成し、更にチャネル領域の両側に位置
付けてソース領域Ｓおよびドレイン領域Ｄをそれぞれ形
成する。特に隣接して設けるＦＥＴの一方のチャネル領
域にだけ、予め高濃度のキャリアをイオン注入すること
で、デプレッション型のＦＥＴとエンハンスメント型の
ＦＥＴとを同時に製作する。
Description
【０００１】
【発明の属する技術分野】本発明は、高温環境での動作
特性に優れたＧaＮ系材料からなる半導体装置、特に論
理回路素子をなす電界効果トランジスタを実現するに好
適な半導体装置およびその製造方法に関する。
特性に優れたＧaＮ系材料からなる半導体装置、特に論
理回路素子をなす電界効果トランジスタを実現するに好
適な半導体装置およびその製造方法に関する。
【０００２】
【関連する背景技術】デジタル回路技術で用いられる基
本論理回路は、一般に入力信号値を反転するインバータ
回路により実現され、このインバータ回路を組み合わせ
ることで種々の論理演算回路が構築される。このような
基本論理回路（インバータ回路）を構成する論理回路素
子は、一般的にはＳiを材料とするバイポーラトランジ
スタや電界効果トランジスタ（ＦＥＴ）からなるが、最
近では高速動作可能なＧaＡsやＩnＰを材料としたもの
も注目されている。
本論理回路は、一般に入力信号値を反転するインバータ
回路により実現され、このインバータ回路を組み合わせ
ることで種々の論理演算回路が構築される。このような
基本論理回路（インバータ回路）を構成する論理回路素
子は、一般的にはＳiを材料とするバイポーラトランジ
スタや電界効果トランジスタ（ＦＥＴ）からなるが、最
近では高速動作可能なＧaＡsやＩnＰを材料としたもの
も注目されている。
【０００３】しかしながらこれらの半導体材料は、その
バンドギャップが１.０〜１.５eＶ程度と小さいため
に、例えば２００℃を越える温度環境においては真性キ
ャリアが増大し、いわゆる熱暴走が生じると言う不具合
がある。これに対してＧaＮを材料とする半導体装置、
例えば電界効果トランジスタ（ＦＥＴ）は、４００℃に
近い高温下でも熱暴走を招来することなく動作すること
が知られている。
バンドギャップが１.０〜１.５eＶ程度と小さいため
に、例えば２００℃を越える温度環境においては真性キ
ャリアが増大し、いわゆる熱暴走が生じると言う不具合
がある。これに対してＧaＮを材料とする半導体装置、
例えば電界効果トランジスタ（ＦＥＴ）は、４００℃に
近い高温下でも熱暴走を招来することなく動作すること
が知られている。
【０００４】この種のＧaＮ系のＦＥＴは、例えばｎ型
またはアンドープのＧaＮの上にＡlＮまたはＡlＧaＮ層
を成長させたヘテロ構造を有し、ＡlＮまたはＡlＧaＮ
によるＭＩＳ構造のゲートを設けた素子構造を備える。
このＧaＮ系のＦＥＴの動作特性については未だに解明
されていない点もあるが、ＡlＮ（またはＡlＧaＮ）と
ＧaＮとの界面にピエゾ分極や自発分極が発生し、高濃
度のキャリアが誘起された界面を利用することで高い駆
動能力を備えるものと考えられている。
またはアンドープのＧaＮの上にＡlＮまたはＡlＧaＮ層
を成長させたヘテロ構造を有し、ＡlＮまたはＡlＧaＮ
によるＭＩＳ構造のゲートを設けた素子構造を備える。
このＧaＮ系のＦＥＴの動作特性については未だに解明
されていない点もあるが、ＡlＮ（またはＡlＧaＮ）と
ＧaＮとの界面にピエゾ分極や自発分極が発生し、高濃
度のキャリアが誘起された界面を利用することで高い駆
動能力を備えるものと考えられている。
【０００５】尚、ＡlＧaＡs／ＧaＡs系のヘテロ接合に
おいては、ＡlＧaＡsに対して高濃度のドーピングを行
っても、その電子濃度（キャリア面密度）は高々１０12
／ｃｍ 2のオーダーである。これに対してＡlＧaＮ／Ｇa
Ｎ系のヘテロ接合では、故意にドーピングを行わなくて
も１０13／ｃｍ2のオーダーの電子濃度が得られる。し
かも短ゲート化した場合にはその移動度の差が殆ど問題
とならないので、専ら、ＡlＧaＮ／ＧaＮ系材料の電子
濃度が大きい分、半導体素子（ＦＥＴ）としての駆動能
力が高いと考えられている。
おいては、ＡlＧaＡsに対して高濃度のドーピングを行
っても、その電子濃度（キャリア面密度）は高々１０12
／ｃｍ 2のオーダーである。これに対してＡlＧaＮ／Ｇa
Ｎ系のヘテロ接合では、故意にドーピングを行わなくて
も１０13／ｃｍ2のオーダーの電子濃度が得られる。し
かも短ゲート化した場合にはその移動度の差が殆ど問題
とならないので、専ら、ＡlＧaＮ／ＧaＮ系材料の電子
濃度が大きい分、半導体素子（ＦＥＴ）としての駆動能
力が高いと考えられている。
【０００６】
【発明が解決しようとする課題】ところでＧaＮ系のＦ
ＥＴを実現する場合、一般にその動作閾値を制御するこ
とが困難であると言う問題がある。例えばＡlＧaＡs／
ＧaＡs系のヘテロ接合を利用したＦＥＴにおいては、Ａ
lＧaＡs層の上部をエッチングする等して、ゲートショ
ットキ接合とヘテロ接合界面との距離を調整し、これに
よって閾値の設定が行われる。しかしながらＡlＧaＮ／
ＧaＮ系のＦＥＴにおいては、ＡlＧaＮ層のエッチング
自体が困難である。仮にプラズマプロセスを利用してＡ
lＧaＮ層をエッチングしても、そのエッチング表面にプ
ラズマダメージが生じ易い。しかもＡlＧaＮ層は、その
格子整合が大きいことから、通常、２０ｎｍ程度以下の
薄い膜として形成されるので、エッチング後の閾値の制
御が困難である。
ＥＴを実現する場合、一般にその動作閾値を制御するこ
とが困難であると言う問題がある。例えばＡlＧaＡs／
ＧaＡs系のヘテロ接合を利用したＦＥＴにおいては、Ａ
lＧaＡs層の上部をエッチングする等して、ゲートショ
ットキ接合とヘテロ接合界面との距離を調整し、これに
よって閾値の設定が行われる。しかしながらＡlＧaＮ／
ＧaＮ系のＦＥＴにおいては、ＡlＧaＮ層のエッチング
自体が困難である。仮にプラズマプロセスを利用してＡ
lＧaＮ層をエッチングしても、そのエッチング表面にプ
ラズマダメージが生じ易い。しかもＡlＧaＮ層は、その
格子整合が大きいことから、通常、２０ｎｍ程度以下の
薄い膜として形成されるので、エッチング後の閾値の制
御が困難である。
【０００７】これに対してＡlＧaＮよりもプラズマエッ
チング性の良好なＧaＮ層をＡlＧaＮ層の上部に形成し
ておき、このＧaＮ層にゲートショットキ電極を形成す
ることも考えられている。しかしＧaＮ／ＡlＧaＮ界面
には、ＡlＧaＮ／ＧaＮ界面とは逆向きの分極が生じる
ので、ゲート電極に印加する電圧によりキャリア濃度を
良好に制御することが困難になると言う不具合がある。
チング性の良好なＧaＮ層をＡlＧaＮ層の上部に形成し
ておき、このＧaＮ層にゲートショットキ電極を形成す
ることも考えられている。しかしＧaＮ／ＡlＧaＮ界面
には、ＡlＧaＮ／ＧaＮ界面とは逆向きの分極が生じる
ので、ゲート電極に印加する電圧によりキャリア濃度を
良好に制御することが困難になると言う不具合がある。
【０００８】本発明はこのような事情を考慮してなされ
たもので、その目的は、高温環境での動作特性に優れた
ＧaＮ系の電界効果トランジスタ（ＦＥＴ）を実現する
に好適で、特にその動作閾値を簡易に、しかも制御性良
く最適設定した、或いは最適設定することのできる素子
構造の半導体装置およびその製造方法を提供することに
ある。
たもので、その目的は、高温環境での動作特性に優れた
ＧaＮ系の電界効果トランジスタ（ＦＥＴ）を実現する
に好適で、特にその動作閾値を簡易に、しかも制御性良
く最適設定した、或いは最適設定することのできる素子
構造の半導体装置およびその製造方法を提供することに
ある。
【０００９】
【課題を解決するための手段】上述した目的を達成する
べく本発明に係る半導体装置は、請求項１に記載するよ
うにＧaＮ層上にヘテロ接合するＡlＮまたはＡlＧaＮ層
を成長させてなり、このＡlＮまたはＡlＧaＮ層を介し
てＭＩＳ構造のゲートを形成してなるものであって、特
にゲートの直下に形成されるチャネル領域を、イオン注
入によりそのキャリア濃度を調整した領域としたことを
特徴としている。
べく本発明に係る半導体装置は、請求項１に記載するよ
うにＧaＮ層上にヘテロ接合するＡlＮまたはＡlＧaＮ層
を成長させてなり、このＡlＮまたはＡlＧaＮ層を介し
てＭＩＳ構造のゲートを形成してなるものであって、特
にゲートの直下に形成されるチャネル領域を、イオン注
入によりそのキャリア濃度を調整した領域としたことを
特徴としている。
【００１０】また或いは本発明に係る半導体装置は、請
求項２に記載するようにＧaＮ層上にヘテロ接合するＡl
ＮまたはＡlＧaＮ層を成長させてなり、このＡlＮまた
はＡlＧaＮ層を介してＭＩＳ構造をなす複数のゲートを
隣接させて形成してなるものであって、互いに隣接する
ゲートの一方の、そのゲート直下に形成されるチャネル
領域を、イオン注入によりキャリア濃度を調整した領域
としたことを特徴としている。
求項２に記載するようにＧaＮ層上にヘテロ接合するＡl
ＮまたはＡlＧaＮ層を成長させてなり、このＡlＮまた
はＡlＧaＮ層を介してＭＩＳ構造をなす複数のゲートを
隣接させて形成してなるものであって、互いに隣接する
ゲートの一方の、そのゲート直下に形成されるチャネル
領域を、イオン注入によりキャリア濃度を調整した領域
としたことを特徴としている。
【００１１】特に好ましくは、請求項３に記載するよう
に前記互いに隣接するゲートは、エンハンスメント動作
する電界効果トランジスタのゲート、およびデプレッシ
ョン動作する電界効果トランジスタのゲートからなり、
エンハンスメント型の電界効果トランジスタとデプレッ
ション型の電界効果トランジスタとを隣接して設けるこ
とを特徴としている。
に前記互いに隣接するゲートは、エンハンスメント動作
する電界効果トランジスタのゲート、およびデプレッシ
ョン動作する電界効果トランジスタのゲートからなり、
エンハンスメント型の電界効果トランジスタとデプレッ
ション型の電界効果トランジスタとを隣接して設けるこ
とを特徴としている。
【００１２】また本発明に係る半導体装置の製造方法
は、請求項４に記載するようにＧaＮ層上にヘテロ接合
させてＡlＮまたはＡlＧaＮ層を形成した後、前記ＧaＮ
層に形成するチャネル領域に所定量の不純物原子をイオ
ン注入してそのキャリア濃度を調整した後、イオン注入
したチャネル領域の上部の前記ＡlＮまたはＡlＧaＮ層
上にゲート電極を形成し、更に前記チャネル領域の両側
にソース領域およびドレイン領域をそれぞれ形成するこ
とを特徴としている。
は、請求項４に記載するようにＧaＮ層上にヘテロ接合
させてＡlＮまたはＡlＧaＮ層を形成した後、前記ＧaＮ
層に形成するチャネル領域に所定量の不純物原子をイオ
ン注入してそのキャリア濃度を調整した後、イオン注入
したチャネル領域の上部の前記ＡlＮまたはＡlＧaＮ層
上にゲート電極を形成し、更に前記チャネル領域の両側
にソース領域およびドレイン領域をそれぞれ形成するこ
とを特徴としている。
【００１３】また或いは本発明に係る半導体装置の製造
方法は、請求項５に記載するようにＧaＮ系材料からな
る基板上にヘテロ接合させてＡlＮまたはＡlＧaＮ層を
形成した後、前記基板に設定する複数のチャネル領域中
の互いに隣接するチャネル領域の一方に所定量の不純物
原子をイオン注入して該チャネル領域のキャリア濃度を
調整した後、前記各チャネル領域の上部の前記ＡlＮま
たはＡlＧaＮ層上にそれぞれゲート電極を形成すると共
に、前記各チャネル領域の両側にソース領域およびドレ
イン領域をそれぞれ形成することを特徴としている。
方法は、請求項５に記載するようにＧaＮ系材料からな
る基板上にヘテロ接合させてＡlＮまたはＡlＧaＮ層を
形成した後、前記基板に設定する複数のチャネル領域中
の互いに隣接するチャネル領域の一方に所定量の不純物
原子をイオン注入して該チャネル領域のキャリア濃度を
調整した後、前記各チャネル領域の上部の前記ＡlＮま
たはＡlＧaＮ層上にそれぞれゲート電極を形成すると共
に、前記各チャネル領域の両側にソース領域およびドレ
イン領域をそれぞれ形成することを特徴としている。
【００１４】即ち、本発明に係る半導体装置の製造方法
は、ＡlＮまたはＡlＧaＮ層上にゲート電極を設けてＭ
ＩＳ構造のゲートを形成するに先立ち、該ゲート直下の
チャネル領域に所定量の不純物原子をイオン注入してそ
のキャリア濃度を調整し、これによって上記ゲートを備
えて構成される電界効果トランジスタ（ＦＥＴ）の閾値
を最適設定することを特徴としている。尚、キャリア濃
度を調整するべくイオン注入する不純物原子の所定量と
は、イオン注入を施さない場合にチャネル領域に誘起さ
れているキャリアをほぼ補償する、つまり電気的に相殺
するに足るイオン化不純物を発生させる不純物原子量で
ある。
は、ＡlＮまたはＡlＧaＮ層上にゲート電極を設けてＭ
ＩＳ構造のゲートを形成するに先立ち、該ゲート直下の
チャネル領域に所定量の不純物原子をイオン注入してそ
のキャリア濃度を調整し、これによって上記ゲートを備
えて構成される電界効果トランジスタ（ＦＥＴ）の閾値
を最適設定することを特徴としている。尚、キャリア濃
度を調整するべくイオン注入する不純物原子の所定量と
は、イオン注入を施さない場合にチャネル領域に誘起さ
れているキャリアをほぼ補償する、つまり電気的に相殺
するに足るイオン化不純物を発生させる不純物原子量で
ある。
【００１５】具体的にはキャリアが電子である場合には
ＭgやＣ等のアクセプタ型の不純物元素を、またキャリ
アが正孔である場合にはＳi等のドナー型不純物元素
を、主としてキャリアが発生している領域、即ち、Ｇa
Ｎ層の上部にピークを有して分布するようにイオン注入
する。この際、イオン注入する不純物原子の面密度につ
いては該不純物原子の活性化率を考慮し、イオン注入前
のキャリア面密度と概略一致するようにする。
ＭgやＣ等のアクセプタ型の不純物元素を、またキャリ
アが正孔である場合にはＳi等のドナー型不純物元素
を、主としてキャリアが発生している領域、即ち、Ｇa
Ｎ層の上部にピークを有して分布するようにイオン注入
する。この際、イオン注入する不純物原子の面密度につ
いては該不純物原子の活性化率を考慮し、イオン注入前
のキャリア面密度と概略一致するようにする。
【００１６】ちなみにソース領域およびドレイン領域の
形成は、前記チャネル領域の両側に位置付けられる領域
に誘起されているキャリアの濃度をより高める不純物原
子を、つまり上記キャリアが電子の場合にはドナー型の
不純物原子を、また上記キャリアが正孔の場合にはアク
セプタ型の不純物原子をイオン注入することによって達
せられる。
形成は、前記チャネル領域の両側に位置付けられる領域
に誘起されているキャリアの濃度をより高める不純物原
子を、つまり上記キャリアが電子の場合にはドナー型の
不純物原子を、また上記キャリアが正孔の場合にはアク
セプタ型の不純物原子をイオン注入することによって達
せられる。
【００１７】但し、不純物原子の活性化率が低い場合、
所望とするイオン化不純物量を発生させるためには極め
て多量の不純物原子を注入しなければならないことがあ
る。するとイオン注入により導入される結晶欠陥の量が
増大し、デバイスの特性が劣化することが懸念される。
そこでこのような不具合を回避するべく、請求項６に記
載するように基板温度を４００℃程度、或いはそれ以上
に加熱した状態で上述したイオン注入を行うようにし、
注入不純物原子の活性化率を上昇させるようにすること
が望ましい。
所望とするイオン化不純物量を発生させるためには極め
て多量の不純物原子を注入しなければならないことがあ
る。するとイオン注入により導入される結晶欠陥の量が
増大し、デバイスの特性が劣化することが懸念される。
そこでこのような不具合を回避するべく、請求項６に記
載するように基板温度を４００℃程度、或いはそれ以上
に加熱した状態で上述したイオン注入を行うようにし、
注入不純物原子の活性化率を上昇させるようにすること
が望ましい。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明に係
る半導体装置およびその製造方法の一実施形態につい
て、エンハンスメント型の電界効果トランジスタ（Ｅ・
ＦＥＴ）とデプレッション型の電界効果トランジスタ
（Ｄ・ＦＥＴ）とを隣接して設けた素子構造を有し、所
謂ＥＤ型インバータ回路を構築した半導体装置を例に説
明する。
る半導体装置およびその製造方法の一実施形態につい
て、エンハンスメント型の電界効果トランジスタ（Ｅ・
ＦＥＴ）とデプレッション型の電界効果トランジスタ
（Ｄ・ＦＥＴ）とを隣接して設けた素子構造を有し、所
謂ＥＤ型インバータ回路を構築した半導体装置を例に説
明する。
【００１９】図１はエンハンスメント型の電界効果トラ
ンジスタ（Ｅ・ＦＥＴ）１をドライバとし、デプレッシ
ョン型の電界効果トランジスタ（Ｄ・ＦＥＴ）２をその
負荷として構成されるインバータ回路の例を示してい
る。このインバータ回路は、ソースを接地したＥ・ＦＥ
Ｔ１のドレインにＤ・ＦＥＴ２のソースを接続し、Ｄ・
ＦＥＴ２のドレインを電源電圧Ｖddに接続すると共に、
該Ｄ・ＦＥＴ２のゲートにそのドレインと同じ電位を与
えるように共通接続することで、Ｄ・ＦＥＴ２をＥ・Ｆ
ＥＴ１の負荷とし、Ｅ・ＦＥＴ１のゲートに加えられる
入力電圧Ｖinの反転出力Ｖoutをそのドレインから得る
ように構成される。
ンジスタ（Ｅ・ＦＥＴ）１をドライバとし、デプレッシ
ョン型の電界効果トランジスタ（Ｄ・ＦＥＴ）２をその
負荷として構成されるインバータ回路の例を示してい
る。このインバータ回路は、ソースを接地したＥ・ＦＥ
Ｔ１のドレインにＤ・ＦＥＴ２のソースを接続し、Ｄ・
ＦＥＴ２のドレインを電源電圧Ｖddに接続すると共に、
該Ｄ・ＦＥＴ２のゲートにそのドレインと同じ電位を与
えるように共通接続することで、Ｄ・ＦＥＴ２をＥ・Ｆ
ＥＴ１の負荷とし、Ｅ・ＦＥＴ１のゲートに加えられる
入力電圧Ｖinの反転出力Ｖoutをそのドレインから得る
ように構成される。
【００２０】ちなみにエンハンスメント動作するＥ・Ｆ
ＥＴ１の閾値は、例えば０.５Ｖに設定され、入力電圧
Ｖinが上記閾値を上回ったときにオン（導通）し、上記
閾値よりも低いときにはオフ（遮断）する。これに対し
てデプレッション動作するＤ・ＦＥＴ２の閾値は、例え
ば−１.０Ｖに設定され、そのソース電位に対してマイ
ナスの電位がゲートに加えられない限りオン（導通）状
態が保たれる。従ってこのようなＥ・ＦＥＴ１とＤ・Ｆ
ＥＴ２とを同一基板上に隣接させて形成してインバータ
回路を実現する場合、特に前述したように高温環境下に
おける動作特性に優れたＧaＮを用いてＦＥＴ１,２を実
現する場合、各ＦＥＴ１,２の閾値を如何にして設定
（調整）するかが大きな課題となる。
ＥＴ１の閾値は、例えば０.５Ｖに設定され、入力電圧
Ｖinが上記閾値を上回ったときにオン（導通）し、上記
閾値よりも低いときにはオフ（遮断）する。これに対し
てデプレッション動作するＤ・ＦＥＴ２の閾値は、例え
ば−１.０Ｖに設定され、そのソース電位に対してマイ
ナスの電位がゲートに加えられない限りオン（導通）状
態が保たれる。従ってこのようなＥ・ＦＥＴ１とＤ・Ｆ
ＥＴ２とを同一基板上に隣接させて形成してインバータ
回路を実現する場合、特に前述したように高温環境下に
おける動作特性に優れたＧaＮを用いてＦＥＴ１,２を実
現する場合、各ＦＥＴ１,２の閾値を如何にして設定
（調整）するかが大きな課題となる。
【００２１】そこで本発明においては次のようにしてＥ
・ＦＥＴ１とＤ・ＦＥＴ２とを製作することで各ＦＥＴ
１,２の閾値をそれぞれ最適化し、動作特性に優れたイ
ンバータ回路を実現するものとなっている。図２は第１
の実施形態に係る半導体装置の製造方法の概略的な手順
を分解して示している。半導体装置の製造に際しては、
先ず、例えばサファイヤ、ＳiＣ、ＳiまたはＧaＮの単
結晶基板（サブストレイト）１０上に、アンドープまた
はアクセプタ（ＭgやＣ等）をドープした半絶縁性また
はｐ型のＧaＮ層１５を形成し、このＧaＮ層１５上にＳ
i等のドナーをドープしたｎ型のＧaＮ層２０を積層して
なり、更にこのＧaＮ層２０上にヘテロ接合させてＡlＧ
aＮ層３０を積層形成したエピタキシャル層を素子形成
材料として準備する。尚、上記ＡlＧaＮ層３０に代えて
ＡlＮ層を形成したものを用いることも可能である。ま
たＡlＧaＮ（ＡlＮ）層３０の膜厚は、１０〜３０ｎｍ
程度に設定される。
・ＦＥＴ１とＤ・ＦＥＴ２とを製作することで各ＦＥＴ
１,２の閾値をそれぞれ最適化し、動作特性に優れたイ
ンバータ回路を実現するものとなっている。図２は第１
の実施形態に係る半導体装置の製造方法の概略的な手順
を分解して示している。半導体装置の製造に際しては、
先ず、例えばサファイヤ、ＳiＣ、ＳiまたはＧaＮの単
結晶基板（サブストレイト）１０上に、アンドープまた
はアクセプタ（ＭgやＣ等）をドープした半絶縁性また
はｐ型のＧaＮ層１５を形成し、このＧaＮ層１５上にＳ
i等のドナーをドープしたｎ型のＧaＮ層２０を積層して
なり、更にこのＧaＮ層２０上にヘテロ接合させてＡlＧ
aＮ層３０を積層形成したエピタキシャル層を素子形成
材料として準備する。尚、上記ＡlＧaＮ層３０に代えて
ＡlＮ層を形成したものを用いることも可能である。ま
たＡlＧaＮ（ＡlＮ）層３０の膜厚は、１０〜３０ｎｍ
程度に設定される。
【００２２】しかしてＦＥＴは、基本的には上記ＡlＧa
Ｎ層３０の上にゲート電極（金属電極）４０を設けるこ
とで、該ＡlＧaＮ層３０を介するＭＩＳ構造のゲートを
形成することにより実現される。即ち、図２(ｂ)に示す
ようにＦＥＴを形成する領域のＡlＧaＮ層３０上に金属
からなるゲート電極４０を形成してＭＩＳ構造のゲート
Ｇを構成し、その後、図２(ｃ)に示すように上記ゲート
Ｇの両側に高濃度のドナーをイオン注入してｎ+型のソ
ース領域Ｓとドレイン領域Ｄとを形成する。次いで図２
(ｄ)に示すようにソース領域Ｓおよびドレイン領域Ｄ上
にソース電極およびドレイン電極をなすオーミック電極
５０を形成することでＦＥＴが製作される。尚、ソース
電極およびドレイン電極をなすオーミック電極５０は、
ソース領域Ｓおよびドレイン領域ＤのＡlＧaＮ層３０
を、アルカリ性のウェットエッチング等を利用してエッ
チング除去した後に形成される。
Ｎ層３０の上にゲート電極（金属電極）４０を設けるこ
とで、該ＡlＧaＮ層３０を介するＭＩＳ構造のゲートを
形成することにより実現される。即ち、図２(ｂ)に示す
ようにＦＥＴを形成する領域のＡlＧaＮ層３０上に金属
からなるゲート電極４０を形成してＭＩＳ構造のゲート
Ｇを構成し、その後、図２(ｃ)に示すように上記ゲート
Ｇの両側に高濃度のドナーをイオン注入してｎ+型のソ
ース領域Ｓとドレイン領域Ｄとを形成する。次いで図２
(ｄ)に示すようにソース領域Ｓおよびドレイン領域Ｄ上
にソース電極およびドレイン電極をなすオーミック電極
５０を形成することでＦＥＴが製作される。尚、ソース
電極およびドレイン電極をなすオーミック電極５０は、
ソース領域Ｓおよびドレイン領域ＤのＡlＧaＮ層３０
を、アルカリ性のウェットエッチング等を利用してエッ
チング除去した後に形成される。
【００２３】ちなみにこのようにして製作されるＦＥＴ
によれば、ゲート電極４０の直下のヘテロ界面には、ゲ
ート電極４０に０Ｖ（接地電位）を加えた場合であって
もキャリア（電子）が蓄積されているので、このＦＥＴ
は常にオン状態をとり、ソース電位に比較してマイナス
となる電位をゲート電極４０に加えたときにだけオフ状
態となる。従ってデプレッション動作するＤ型のＦＥＴ
が実現されることになる。
によれば、ゲート電極４０の直下のヘテロ界面には、ゲ
ート電極４０に０Ｖ（接地電位）を加えた場合であって
もキャリア（電子）が蓄積されているので、このＦＥＴ
は常にオン状態をとり、ソース電位に比較してマイナス
となる電位をゲート電極４０に加えたときにだけオフ状
態となる。従ってデプレッション動作するＤ型のＦＥＴ
が実現されることになる。
【００２４】そこでこの実施形態においてはゲート電極
４０を形成するに先立ち、図２(ａ)に示すようにエンハ
ンスメント動作するＥ・ＦＥＴ１を実現するべく、該Ｅ
・ＦＥＴ１のゲートＧを形成する予定の領域の直下（ゲ
ート直下のチャネル領域Ｃ）にアクセプタをイオン注入
し、チャネル領域のヘテロ界面に誘起されるキャリア
（電子）を打ち消すようにしている。このイオン注入
は、ヘテロ界面に誘起されている電子濃度と同量のアク
セプタを、ＡlＧaＮ層３０に近いＧaＮ層２０の上部に
ピークを持つように行われる。尚、Ｄ・ＦＥＴ２を形成
する予定の領域には、アクセプタのイオン注入を行わな
いことは勿論のことである。
４０を形成するに先立ち、図２(ａ)に示すようにエンハ
ンスメント動作するＥ・ＦＥＴ１を実現するべく、該Ｅ
・ＦＥＴ１のゲートＧを形成する予定の領域の直下（ゲ
ート直下のチャネル領域Ｃ）にアクセプタをイオン注入
し、チャネル領域のヘテロ界面に誘起されるキャリア
（電子）を打ち消すようにしている。このイオン注入
は、ヘテロ界面に誘起されている電子濃度と同量のアク
セプタを、ＡlＧaＮ層３０に近いＧaＮ層２０の上部に
ピークを持つように行われる。尚、Ｄ・ＦＥＴ２を形成
する予定の領域には、アクセプタのイオン注入を行わな
いことは勿論のことである。
【００２５】このようにしてＥ・ＦＥＴ１のゲート直下
に予めアクセプタをイオン注入して当該領域のキャリア
濃度を調整した後、前述した図２(ｂ)〜(ｄ)に示す手順
に従ってＥ・ＦＥＴ１およびＤ・ＦＥＴ２の各ゲート電
極４０を設け、これらのゲート電極４０により形成され
るゲートＧの両側に高濃度のドナーを注入してｎ+型の
ソース領域とＳとドレイン領域Ｄとをそれぞれ形成す
る。そしてソース領域とＳとドレイン領域Ｄ上にオーミ
ック電極５０を形成することで、Ｅ・ＦＥＴ１およびＤ
・ＦＥＴ２がそれぞれ製作される。
に予めアクセプタをイオン注入して当該領域のキャリア
濃度を調整した後、前述した図２(ｂ)〜(ｄ)に示す手順
に従ってＥ・ＦＥＴ１およびＤ・ＦＥＴ２の各ゲート電
極４０を設け、これらのゲート電極４０により形成され
るゲートＧの両側に高濃度のドナーを注入してｎ+型の
ソース領域とＳとドレイン領域Ｄとをそれぞれ形成す
る。そしてソース領域とＳとドレイン領域Ｄ上にオーミ
ック電極５０を形成することで、Ｅ・ＦＥＴ１およびＤ
・ＦＥＴ２がそれぞれ製作される。
【００２６】かくして上述した如くゲート直下のチャネ
ル領域Ｃにアクセプタをイオン注入して製作されるＥ・
ＦＥＴ１によれば、そのヘテロ界面に誘起されていた電
子がイオン化アクセプタにより打ち消されるので、ゲー
ト電極４０に０Ｖ（接地電位）を加えることにより該Ｅ
・ＦＥＴ１はオフ状態となる。そしてソース電位に比較
してプラスとなる電位をゲート電極４０に加えると、こ
れによって電子が誘起されて該Ｅ・ＦＥＴ１がオン状態
となる。従ってエンハンスメント動作するＥ型のＦＥＴ
が実現されることになる。しかも上述した製作手順に従
えば、Ｅ・ＦＥＴ１とＤ・ＦＥＴ２とを隣接させて形成
することが可能となる。
ル領域Ｃにアクセプタをイオン注入して製作されるＥ・
ＦＥＴ１によれば、そのヘテロ界面に誘起されていた電
子がイオン化アクセプタにより打ち消されるので、ゲー
ト電極４０に０Ｖ（接地電位）を加えることにより該Ｅ
・ＦＥＴ１はオフ状態となる。そしてソース電位に比較
してプラスとなる電位をゲート電極４０に加えると、こ
れによって電子が誘起されて該Ｅ・ＦＥＴ１がオン状態
となる。従ってエンハンスメント動作するＥ型のＦＥＴ
が実現されることになる。しかも上述した製作手順に従
えば、Ｅ・ＦＥＴ１とＤ・ＦＥＴ２とを隣接させて形成
することが可能となる。
【００２７】尚、上記Ｅ・ＦＥＴ１とＤ・ＦＥＴ２とを
電気的に接続して図１に示す如きインバータ回路を実現
する場合には、図２(ｄ)に示すようにＥ・ＦＥＴ１のド
レイン領域ＤとＤ・ＦＥＴ２のソース領域Ｓとを共通に
形成し、更にこれらの領域の上に形成されるオーミック
電極５０をＤ・ＦＥＴ２のゲート電極４０に電気的に配
線接続するようにすれば良い。
電気的に接続して図１に示す如きインバータ回路を実現
する場合には、図２(ｄ)に示すようにＥ・ＦＥＴ１のド
レイン領域ＤとＤ・ＦＥＴ２のソース領域Ｓとを共通に
形成し、更にこれらの領域の上に形成されるオーミック
電極５０をＤ・ＦＥＴ２のゲート電極４０に電気的に配
線接続するようにすれば良い。
【００２８】また実際には図２(ｄ)に示すように、Ｇa
Ｎ層２０にサブストレイト電極６０を設け、Ｅ・ＦＥＴ
１およびＤ・ＦＥＴ２に対して共通にサブストレイト電
位Ｖsubを加えるように構成される。更にインバータ回
路としての適切な動作特性を確保する上で、Ｅ・ＦＥＴ
１およびＤ・ＦＥＴ２のゲート長やイオン注入濃度等を
適切に設定（設計）する必要があることは言うまでもな
い。
Ｎ層２０にサブストレイト電極６０を設け、Ｅ・ＦＥＴ
１およびＤ・ＦＥＴ２に対して共通にサブストレイト電
位Ｖsubを加えるように構成される。更にインバータ回
路としての適切な動作特性を確保する上で、Ｅ・ＦＥＴ
１およびＤ・ＦＥＴ２のゲート長やイオン注入濃度等を
適切に設定（設計）する必要があることは言うまでもな
い。
【００２９】ところで上述した第１の実施形態は、ｎ型
のＧaＮ層２０をベースとしてＥ・ＦＥＴ１およびＤ・
ＦＥＴ２を形成したが、ｐ型のＧaＮ層をベースとして
Ｅ・ＦＥＴ１およびＤ・ＦＥＴ２を形成するようにして
も良い。図３はこのｐ型のＧaＮ層２１をベースとして
製作される第２の実施形態を示している。この場合に
は、サファイア、ＳiＣ、ＳiまたはＧaＮの単結晶基板
（サブストレイト）１０上に、アンドープまたはドナー
（Ｓi等）をドープした半絶縁性またはｎ型のＧaＮ層１
６を形成し、このＧaＮ層１６上にＭgやＣをドープした
ｐ型のＧaＮ層２１を積層してなり、更にこのＧaＮ層２
１上にヘテロ接合させてＡlＧaＮ層３０を積層形成した
エピタキシャル層を素子形成材料として準備する。そし
て基本的には先の第１の実施形態と同様にして図３(ｂ)
に示すようにゲート電極４０を形成してＭＩＳ構造のゲ
ートＧを形成し、次いで図３(ｃ)に示すようにイオン注
入によりソース領域Ｓとドレイン領域Ｄを形成し、その
上で図３(ｄ)に示すようにソース領域Ｓおよびドレイン
領域Ｄ上にオーミック電極５０を形成することでＦＥＴ
が製作される。
のＧaＮ層２０をベースとしてＥ・ＦＥＴ１およびＤ・
ＦＥＴ２を形成したが、ｐ型のＧaＮ層をベースとして
Ｅ・ＦＥＴ１およびＤ・ＦＥＴ２を形成するようにして
も良い。図３はこのｐ型のＧaＮ層２１をベースとして
製作される第２の実施形態を示している。この場合に
は、サファイア、ＳiＣ、ＳiまたはＧaＮの単結晶基板
（サブストレイト）１０上に、アンドープまたはドナー
（Ｓi等）をドープした半絶縁性またはｎ型のＧaＮ層１
６を形成し、このＧaＮ層１６上にＭgやＣをドープした
ｐ型のＧaＮ層２１を積層してなり、更にこのＧaＮ層２
１上にヘテロ接合させてＡlＧaＮ層３０を積層形成した
エピタキシャル層を素子形成材料として準備する。そし
て基本的には先の第１の実施形態と同様にして図３(ｂ)
に示すようにゲート電極４０を形成してＭＩＳ構造のゲ
ートＧを形成し、次いで図３(ｃ)に示すようにイオン注
入によりソース領域Ｓとドレイン領域Ｄを形成し、その
上で図３(ｄ)に示すようにソース領域Ｓおよびドレイン
領域Ｄ上にオーミック電極５０を形成することでＦＥＴ
が製作される。
【００３０】但し、この場合には、予めＧaＮ層２１に
導入されているイオン化アクセプタにより電子が打ち消
されるので、ゲート電極４０に電圧を加えない状態にお
いてはゲート直下のヘテロ界面には電子が誘起されるこ
とはない。そしてゲート電極４０にプラスの電圧を印加
すると、これによってイオン化アクセプタにより打ち消
されていた電子が誘起されてＦＥＴがオン動作すること
になる。即ち、エンハンスメント型のＦＥＴが構成され
ることになる。
導入されているイオン化アクセプタにより電子が打ち消
されるので、ゲート電極４０に電圧を加えない状態にお
いてはゲート直下のヘテロ界面には電子が誘起されるこ
とはない。そしてゲート電極４０にプラスの電圧を印加
すると、これによってイオン化アクセプタにより打ち消
されていた電子が誘起されてＦＥＴがオン動作すること
になる。即ち、エンハンスメント型のＦＥＴが構成され
ることになる。
【００３１】そこでこの第２の実施形態においては、ゲ
ート電極４０を形成するに先立ち、図３(ａ)に示すよう
にデプレッション動作するＤ・ＦＥＴ２を実現するべ
く、該Ｄ・ＦＥＴ２のゲートＧを形成する予定の領域の
直下（ゲート直下のチャネル領域Ｃ）にドナーをイオン
注入し、チャネル領域のヘテロ界面に存在するイオン化
アクセプタを打ち消すようにしている。このイオン注入
は、イオン化アクセプタの濃度と同量のドナーを、Ａl
ＧaＮ層３０に近いＧaＮ層２０の上部にピークを持つよ
うに行われる。そしてゲートＧに電圧を加えない状態
で、そのヘテロ界面に最初から電子が誘起されているよ
うに設定される。尚、Ｅ・ＦＥＴ１を形成する予定の領
域には、上述したドナーのイオン注入を行わないことは
勿論のことである。
ート電極４０を形成するに先立ち、図３(ａ)に示すよう
にデプレッション動作するＤ・ＦＥＴ２を実現するべ
く、該Ｄ・ＦＥＴ２のゲートＧを形成する予定の領域の
直下（ゲート直下のチャネル領域Ｃ）にドナーをイオン
注入し、チャネル領域のヘテロ界面に存在するイオン化
アクセプタを打ち消すようにしている。このイオン注入
は、イオン化アクセプタの濃度と同量のドナーを、Ａl
ＧaＮ層３０に近いＧaＮ層２０の上部にピークを持つよ
うに行われる。そしてゲートＧに電圧を加えない状態
で、そのヘテロ界面に最初から電子が誘起されているよ
うに設定される。尚、Ｅ・ＦＥＴ１を形成する予定の領
域には、上述したドナーのイオン注入を行わないことは
勿論のことである。
【００３２】このようにしてＤ・ＦＥＴ２のゲートＧを
形成する予定の領域の直下に予めドナーをイオン注入
し、当該領域におけるイオン化アクセプタを打ち消して
電子が誘起されるように設定することで、当該領域に形
成されるＦＥＴをデプレッション型のものに変更するこ
とが可能となり、先の実施形態と同様にＥ・ＦＥＴ１と
Ｄ・ＦＥＴ２とを隣接して形成することができる等の効
果が奏せられる。
形成する予定の領域の直下に予めドナーをイオン注入
し、当該領域におけるイオン化アクセプタを打ち消して
電子が誘起されるように設定することで、当該領域に形
成されるＦＥＴをデプレッション型のものに変更するこ
とが可能となり、先の実施形態と同様にＥ・ＦＥＴ１と
Ｄ・ＦＥＴ２とを隣接して形成することができる等の効
果が奏せられる。
【００３３】また上述した第１および第２の実施形態に
示したイオン注入は、その注入元素の打ち込み深さや注
入量を制御性良く、しかも高精度に制御することができ
るので、イオン注入の制御によりＦＥＴとしての動作閾
値を精度良くコントロールすることができる。従ってエ
ッチングによりゲートＧの厚みを変えてその閾値を調整
することに比較して、格段に高い精度で、しかも広範囲
に亘ってその閾値を調整することができる。
示したイオン注入は、その注入元素の打ち込み深さや注
入量を制御性良く、しかも高精度に制御することができ
るので、イオン注入の制御によりＦＥＴとしての動作閾
値を精度良くコントロールすることができる。従ってエ
ッチングによりゲートＧの厚みを変えてその閾値を調整
することに比較して、格段に高い精度で、しかも広範囲
に亘ってその閾値を調整することができる。
【００３４】また上述したイオン注入を行うに際して、
例えばその基板温度を４００℃程度、或いはそれ以上に
加熱して行えば、イオン注入の活性効率が著しく上昇す
る。但し、このイオン注入はＦＥＴのチャネル領域に対
して行われるため、チャネル領域における注入損傷やイ
オン化不純物量の増加が避けられない。これ故、チャネ
ル長等の構造的（幾何的）条件を同じくして製作された
ＡlＧaＡs／ＧaＡs系や、Ｓi-ＭＯＳ系のＦＥＴに比較
して、その動作応答性（動作速度）が劣ることが否めな
い。
例えばその基板温度を４００℃程度、或いはそれ以上に
加熱して行えば、イオン注入の活性効率が著しく上昇す
る。但し、このイオン注入はＦＥＴのチャネル領域に対
して行われるため、チャネル領域における注入損傷やイ
オン化不純物量の増加が避けられない。これ故、チャネ
ル長等の構造的（幾何的）条件を同じくして製作された
ＡlＧaＡs／ＧaＡs系や、Ｓi-ＭＯＳ系のＦＥＴに比較
して、その動作応答性（動作速度）が劣ることが否めな
い。
【００３５】しかしながらこれらのＦＥＴに比較してＧ
aＮ系のＦＥＴによれば、その動作可能温度が圧倒的に
高く、例えば４００℃の動作環境においてもインバータ
動作が可能なので、動作応答性（動作速度）が劣ること
を踏まえても、高温環境下での使用が可能である等の絶
大なる効果が発揮される。特にＥ・ＦＥＴ１とＤ・ＦＥ
Ｔ２とを隣接して形成して、デジタル処理における基本
論理回路であるインバータ回路を容易に構成することが
できるので、その用途は極めて広い。
aＮ系のＦＥＴによれば、その動作可能温度が圧倒的に
高く、例えば４００℃の動作環境においてもインバータ
動作が可能なので、動作応答性（動作速度）が劣ること
を踏まえても、高温環境下での使用が可能である等の絶
大なる効果が発揮される。特にＥ・ＦＥＴ１とＤ・ＦＥ
Ｔ２とを隣接して形成して、デジタル処理における基本
論理回路であるインバータ回路を容易に構成することが
できるので、その用途は極めて広い。
【００３６】尚、本発明は上述した実施形態に限定され
るものではない。例えばソース領域Ｓおよびドレイン領
域Ｄを形成する上での高濃度不純物のドーピングは、必
要に応じて行うようにすれば良い。またドナーをドーピ
ングすることでチャネル電子密度を高めたり、逆にアク
セプタをドーピングすることでチャネル電子密度を低下
させるようにしても良い。またこれらのドナーまたはア
クセプタのドーピングを、前述したチャネル領域Ｃへの
イオン注入によるドーピング量とバランスさせること
で、その動作特性（インバータ特性）の最適化を図るよ
うにすることも可能である。
るものではない。例えばソース領域Ｓおよびドレイン領
域Ｄを形成する上での高濃度不純物のドーピングは、必
要に応じて行うようにすれば良い。またドナーをドーピ
ングすることでチャネル電子密度を高めたり、逆にアク
セプタをドーピングすることでチャネル電子密度を低下
させるようにしても良い。またこれらのドナーまたはア
クセプタのドーピングを、前述したチャネル領域Ｃへの
イオン注入によるドーピング量とバランスさせること
で、その動作特性（インバータ特性）の最適化を図るよ
うにすることも可能である。
【００３７】またここではｎチャネル型のＦＥＴを例に
説明したが、ｐチャネル型のＦＥＴを製作する場合に
も、同様な技術思想を適用することができる。更にはＤ
Ｅ型のインバータ回路のみならず、ＥＥ型のインバータ
回路を構成する場合でも、チャネル領域にイオン注入す
るドナー／アクセプタの調整により、その動作閾値を最
適化するようにすれば良い。その他、本発明はその要旨
を逸脱しない範囲で種々変形して実施することができ
る。
説明したが、ｐチャネル型のＦＥＴを製作する場合に
も、同様な技術思想を適用することができる。更にはＤ
Ｅ型のインバータ回路のみならず、ＥＥ型のインバータ
回路を構成する場合でも、チャネル領域にイオン注入す
るドナー／アクセプタの調整により、その動作閾値を最
適化するようにすれば良い。その他、本発明はその要旨
を逸脱しない範囲で種々変形して実施することができ
る。
【００３８】
【発明の効果】以上説明したように本発明によれば、Ｇ
aＮ層上にヘテロ接合したＡlＮまたはＡlＧaＮ層を介し
てＭＩＳ構造のゲートを形成して電界効果トランジスタ
を製作するに際し、ゲート電極の形成に先立ってゲート
の直下のチャネル領域にイオン注入してそのキャリア濃
度を調整するので、その閾値を容易に、しかも精度良く
調整することができる。この結果、デプレッション動作
する電界効果トランジスタまたはエンハンスメント動作
する電界効果トランジスタを選択的に、しかも容易に製
作することができる。更には高温環境下でデプレッショ
ン動作する電界効果トランジスタとエンハンスメント動
作する電界効果トランジスタとを隣接させて製作するこ
とが可能となる等の実用上多大なる効果が奏せられる。
aＮ層上にヘテロ接合したＡlＮまたはＡlＧaＮ層を介し
てＭＩＳ構造のゲートを形成して電界効果トランジスタ
を製作するに際し、ゲート電極の形成に先立ってゲート
の直下のチャネル領域にイオン注入してそのキャリア濃
度を調整するので、その閾値を容易に、しかも精度良く
調整することができる。この結果、デプレッション動作
する電界効果トランジスタまたはエンハンスメント動作
する電界効果トランジスタを選択的に、しかも容易に製
作することができる。更には高温環境下でデプレッショ
ン動作する電界効果トランジスタとエンハンスメント動
作する電界効果トランジスタとを隣接させて製作するこ
とが可能となる等の実用上多大なる効果が奏せられる。
【図１】デジタル処理における基本論理回路として用い
られるインバータ回路の構成例を示す図。
られるインバータ回路の構成例を示す図。
【図２】本発明の第１の実施形態に係る半導体装置（電
界効果トランジスタ）と、その製造手順を示す図。
界効果トランジスタ）と、その製造手順を示す図。
【図３】本発明の第２の実施形態に係る半導体装置（電
界効果トランジスタ）と、その製造手順を示す図。
界効果トランジスタ）と、その製造手順を示す図。
１ エンハンスメント型の電界効果トランジスタ（Ｅ・
ＦＥＴ） ２ デプレッション型の電界効果トランジスタ（Ｄ・Ｆ
ＥＴ） １０ 単結晶基板（サブストレイト） １５ 半絶縁性またはｎ型のＧaＮ層 １６ 半絶縁性またはｐ型のＧaＮ層 ２０ ｎ型のＧaＮ層 ２１ ｐ型のＧaＮ層 ３０ ＡlＧaＮ層（ＡlＮ層） ４０ ゲート電極（金属電極） ５０ オーミック電極 ６０ サブストレイト電極 Ｇ ゲート Ｓ ソース領域 Ｄ ドレイン領域 Ｃ チャネル領域
ＦＥＴ） ２ デプレッション型の電界効果トランジスタ（Ｄ・Ｆ
ＥＴ） １０ 単結晶基板（サブストレイト） １５ 半絶縁性またはｎ型のＧaＮ層 １６ 半絶縁性またはｐ型のＧaＮ層 ２０ ｎ型のＧaＮ層 ２１ ｐ型のＧaＮ層 ３０ ＡlＧaＮ層（ＡlＮ層） ４０ ゲート電極（金属電極） ５０ オーミック電極 ６０ サブストレイト電極 Ｇ ゲート Ｓ ソース領域 Ｄ ドレイン領域 Ｃ チャネル領域
Claims (6)
- 【請求項１】 ＧaＮ層上にヘテロ接合したＡlＮまたは
ＡlＧaＮ層を介してＭＩＳ構造のゲートを形成してなる
半導体装置であって、 前記ゲートの直下のチャネル領域は、イオン注入により
キャリア濃度が調整された領域からなることを特徴とす
る半導体装置。 - 【請求項２】 ＧaＮ層上にヘテロ接合したＡlＮまたは
ＡlＧaＮ層を介してＭＩＳ構造をなす複数のゲートを隣
接させて形成してなる半導体装置であって、 互いに隣接するゲートの一方は、そのゲート直下のチャ
ネル領域がイオン注入によりキャリア濃度が調整された
領域からなることを特徴とする半導体装置。 - 【請求項３】 前記互いに隣接するゲートは、エンハン
スメント動作する電界効果トランジスタのゲート、およ
びデプレッション動作する電界効果トランジスタのゲー
トからなる請求項２に記載の半導体装置。 - 【請求項４】 ＧaＮ層上にヘテロ接合させてＡlＮまた
はＡlＧaＮ層を形成した後、前記ＧaＮ層に形成するチ
ャネル領域に所定量の不純物原子をイオン注入し、しか
る後、イオン注入したチャネル領域の上部の前記ＡlＮ
またはＡlＧaＮ層上にゲート電極を形成し、更に前記チ
ャネル領域の両側に位置付けて前記ＡlＮまたはＡlＧa
Ｎ層にソース領域およびドレイン領域をそれぞれ形成し
てなることを特徴とする半導体装置の製造方法。 - 【請求項５】 ＧaＮ層上にヘテロ接合させてＡlＮまた
はＡlＧaＮ層を形成した後、前記ＧaＮ層に形成する複
数のチャネル領域中の互いに隣接するチャネル領域の一
方に所定量の不純物原子をイオン注入し、しかる後、前
記各チャネル領域の上部の前記ＡlＮまたはＡlＧaＮ層
上にそれぞれゲート電極を形成すると共に、前記各チャ
ネル領域の両側に位置付けて前記ＡlＮまたはＡlＧaＮ
層にソース領域およびドレイン領域をそれぞれ形成して
なることを特徴とする半導体装置の製造方法。 - 【請求項６】 前記チャネル領域への所定量の不純物原
子のイオン注入は、前記ＧaＮ層を形成した基板の温度
を４００℃程度、またはそれ以上に加熱して行われるこ
とを特徴とする請求項４または５に記載の半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000015878A JP4850993B2 (ja) | 2000-01-25 | 2000-01-25 | 半導体装置およびその製造方法 |
| US09/770,526 US20010015437A1 (en) | 2000-01-25 | 2001-01-25 | GaN field-effect transistor, inverter device, and production processes therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000015878A JP4850993B2 (ja) | 2000-01-25 | 2000-01-25 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001210657A true JP2001210657A (ja) | 2001-08-03 |
| JP4850993B2 JP4850993B2 (ja) | 2012-01-11 |
Family
ID=18543106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000015878A Expired - Lifetime JP4850993B2 (ja) | 2000-01-25 | 2000-01-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4850993B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002189B2 (en) * | 2003-01-15 | 2006-02-21 | Fujitsu Limited | Compound semiconductor device |
| JP2006303475A (ja) * | 2005-03-23 | 2006-11-02 | Nichia Chem Ind Ltd | 電界効果トランジスタ |
| JP2007294528A (ja) * | 2006-04-21 | 2007-11-08 | Toshiba Corp | 窒化物半導体素子 |
| JP2008244506A (ja) * | 2002-04-30 | 2008-10-09 | Furukawa Electric Co Ltd:The | ＧａＮ系半導体装置及びＩＩＩ−Ｖ族窒化物半導体装置 |
| JP2009059816A (ja) * | 2007-08-30 | 2009-03-19 | Furukawa Electric Co Ltd:The | Ｅｄ型インバータ回路および集積回路素子 |
| JP2009071270A (ja) * | 2007-08-23 | 2009-04-02 | Ngk Insulators Ltd | Ｍｉｓゲート構造型のｈｅｍｔ素子およびｍｉｓゲート構造型のｈｅｍｔ素子の作製方法 |
| JP2009530862A (ja) * | 2006-03-20 | 2009-08-27 | インターナショナル レクティファイアー コーポレイション | 併合ゲートカスコードトランジスタ |
| JP2011514689A (ja) * | 2008-03-19 | 2011-05-06 | クリー インコーポレイテッド | 窒化物および炭化シリコンをベースとする集積デバイス、および窒化物をベースとする集積デバイスを製造する方法 |
| JP2011216889A (ja) * | 2010-03-31 | 2011-10-27 | Triquint Semiconductor Inc | 凹部バリア層を備えた高電子移動度トランジスタ |
| JP2012212934A (ja) * | 2004-12-01 | 2012-11-01 | Ss Sc Ip Llc | ワイドバンドギャップ半導体における常時オフ集積ｊｆｅｔ電源スイッチおよび作成方法 |
| US8502235B2 (en) | 2003-03-03 | 2013-08-06 | Cree, Inc. | Integrated nitride and silicon carbide-based devices |
| US9153683B2 (en) | 2012-10-05 | 2015-10-06 | Renesas Electronics Corporation | Semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8803246B2 (en) * | 2012-07-16 | 2014-08-12 | Transphorm Inc. | Semiconductor electronic components with integrated current limiters |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955074A (ja) * | 1982-09-24 | 1984-03-29 | Fujitsu Ltd | 半導体集積回路装置の製造方法 |
| JPS5954271A (ja) * | 1982-09-21 | 1984-03-29 | Agency Of Ind Science & Technol | 半導体集積回路装置 |
| JPH03106037A (ja) * | 1989-09-20 | 1991-05-02 | Sanyo Electric Co Ltd | ヘテロ接合デバイス作製方法 |
| JPH03125437A (ja) * | 1989-10-09 | 1991-05-28 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPH08321516A (ja) * | 1995-05-26 | 1996-12-03 | Japan Radio Co Ltd | 半導体装置の製造方法 |
| JPH10223901A (ja) * | 1996-12-04 | 1998-08-21 | Sony Corp | 電界効果型トランジスタおよびその製造方法 |
| JPH11162864A (ja) * | 1997-11-28 | 1999-06-18 | Furukawa Electric Co Ltd:The | ｐ型ＧａＮ系化合物半導体の製造方法 |
-
2000
- 2000-01-25 JP JP2000015878A patent/JP4850993B2/ja not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5954271A (ja) * | 1982-09-21 | 1984-03-29 | Agency Of Ind Science & Technol | 半導体集積回路装置 |
| JPS5955074A (ja) * | 1982-09-24 | 1984-03-29 | Fujitsu Ltd | 半導体集積回路装置の製造方法 |
| JPH03106037A (ja) * | 1989-09-20 | 1991-05-02 | Sanyo Electric Co Ltd | ヘテロ接合デバイス作製方法 |
| JPH03125437A (ja) * | 1989-10-09 | 1991-05-28 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPH08321516A (ja) * | 1995-05-26 | 1996-12-03 | Japan Radio Co Ltd | 半導体装置の製造方法 |
| JPH10223901A (ja) * | 1996-12-04 | 1998-08-21 | Sony Corp | 電界効果型トランジスタおよびその製造方法 |
| JPH11162864A (ja) * | 1997-11-28 | 1999-06-18 | Furukawa Electric Co Ltd:The | ｐ型ＧａＮ系化合物半導体の製造方法 |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244506A (ja) * | 2002-04-30 | 2008-10-09 | Furukawa Electric Co Ltd:The | ＧａＮ系半導体装置及びＩＩＩ−Ｖ族窒化物半導体装置 |
| US8614461B2 (en) | 2003-01-15 | 2013-12-24 | Fujitsu Limited | Compound semiconductor device |
| US7989278B2 (en) | 2003-01-15 | 2011-08-02 | Fujitsu Limited | Compound semiconductor device and method for fabricating the same |
| US7494855B2 (en) | 2003-01-15 | 2009-02-24 | Fujitsu Limited | Compound semiconductor device and method for fabricating the same |
| US9147761B2 (en) | 2003-01-15 | 2015-09-29 | Fujitsu Limited | Compound semiconductor device |
| US8901610B2 (en) | 2003-01-15 | 2014-12-02 | Fujitsu Limited | Compound semiconductor device |
| US8658482B2 (en) | 2003-01-15 | 2014-02-25 | Fujitsu Limited | Compound semiconductor device and method for fabricating the same |
| US7002189B2 (en) * | 2003-01-15 | 2006-02-21 | Fujitsu Limited | Compound semiconductor device |
| US8502235B2 (en) | 2003-03-03 | 2013-08-06 | Cree, Inc. | Integrated nitride and silicon carbide-based devices |
| JP2012212934A (ja) * | 2004-12-01 | 2012-11-01 | Ss Sc Ip Llc | ワイドバンドギャップ半導体における常時オフ集積ｊｆｅｔ電源スイッチおよび作成方法 |
| JP2006303475A (ja) * | 2005-03-23 | 2006-11-02 | Nichia Chem Ind Ltd | 電界効果トランジスタ |
| JP2009530862A (ja) * | 2006-03-20 | 2009-08-27 | インターナショナル レクティファイアー コーポレイション | 併合ゲートカスコードトランジスタ |
| US8264003B2 (en) | 2006-03-20 | 2012-09-11 | International Rectifier Corporation | Merged cascode transistor |
| JP2007294528A (ja) * | 2006-04-21 | 2007-11-08 | Toshiba Corp | 窒化物半導体素子 |
| JP2009071270A (ja) * | 2007-08-23 | 2009-04-02 | Ngk Insulators Ltd | Ｍｉｓゲート構造型のｈｅｍｔ素子およびｍｉｓゲート構造型のｈｅｍｔ素子の作製方法 |
| JP4514063B2 (ja) * | 2007-08-30 | 2010-07-28 | 古河電気工業株式会社 | Ｅｄ型インバータ回路および集積回路素子 |
| JP2009059816A (ja) * | 2007-08-30 | 2009-03-19 | Furukawa Electric Co Ltd:The | Ｅｄ型インバータ回路および集積回路素子 |
| JP2011514689A (ja) * | 2008-03-19 | 2011-05-06 | クリー インコーポレイテッド | 窒化物および炭化シリコンをベースとする集積デバイス、および窒化物をベースとする集積デバイスを製造する方法 |
| JP2011216889A (ja) * | 2010-03-31 | 2011-10-27 | Triquint Semiconductor Inc | 凹部バリア層を備えた高電子移動度トランジスタ |
| US9153683B2 (en) | 2012-10-05 | 2015-10-06 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4850993B2 (ja) | 2012-01-11 |
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| JPH0992817A (ja) | 化合物半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20050909 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060901 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100215 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100414 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110527 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110822 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110829 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111020 |
|
| R151 | Written notification of patent or utility model registration |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term |