JP2009059816A - Ｅｄ型インバータ回路および集積回路素子 - Google Patents

Ｅｄ型インバータ回路および集積回路素子 Download PDF

Info

Publication number
JP2009059816A
JP2009059816A JP2007224605A JP2007224605A JP2009059816A JP 2009059816 A JP2009059816 A JP 2009059816A JP 2007224605 A JP2007224605 A JP 2007224605A JP 2007224605 A JP2007224605 A JP 2007224605A JP 2009059816 A JP2009059816 A JP 2009059816A
Authority
JP
Japan
Prior art keywords
semiconductor layer
inverter circuit
layer
semiconductor
type inverter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007224605A
Other languages
English (en)
Other versions
JP4514063B2 (ja
Inventor
Takehiko Nomura
剛彦 野村
Hiroshi Kanbayashi
宏 神林
Yuuki Niiyama
勇樹 新山
Kiyoteru Yoshida
清輝 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Furukawa Electric Co Ltd
Original Assignee
Furukawa Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Furukawa Electric Co Ltd filed Critical Furukawa Electric Co Ltd
Priority to JP2007224605A priority Critical patent/JP4514063B2/ja
Priority to CN2008102149532A priority patent/CN101378062B/zh
Priority to US12/325,784 priority patent/US7821035B2/en
Publication of JP2009059816A publication Critical patent/JP2009059816A/ja
Application granted granted Critical
Publication of JP4514063B2 publication Critical patent/JP4514063B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】特性の制御性および高温下での信頼性が高いＥＤ型インバータ回路および集積回路素子を提供すること。
【解決手段】基板上に形成された窒化物系化合物半導体からなる第１半導体層と、第１半導体層上に形成されるとともに、所定の位置に開口部を有し、第１半導体層よりもバンドギャップが大きい窒化物系化合物半導体からなる第２半導体層と、第２半導体層の開口部内に露出した第１半導体層の表面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された第１ゲート電極と、第２半導体層上の第１ゲート電極を挟む位置に形成され、第２半導体層とオーミック接触する第１ソース電極および第１ドレイン電極と、第２半導体層上に形成され、第２半導体層とショットキー接触する第２ゲート電極と、第２半導体層上の第２ゲート電極を挟む位置に形成され、第２半導体層とオーミック接触する第２ソース電極および第２ドレイン電極と、を備える。
【選択図】 図１

Description

本発明は、窒化物系化合物半導体トランジスタからなるＥＤ型インバータ回路および集積回路素子に関するものである。
ＩＩＩ−Ｖ族窒化物系化合物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ構造を有する電界効果トランジスタ（ＦＥＴ）は、ピエゾ効果によって、界面に２次元電子ガスが発生する。この２次元電子ガスは、高い電子移動度とキャリア密度を有しており、多くの注目を集めている。また、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。したがって、これらの窒化物系化合物半導体を用いて形成したインバータ回路などの集積回路は、いままで使用できなかったような高温環境下でのアプリケーションが期待される。
ここで、窒化物系半導体トランジスタにおいては、イオン注入によってｐ型半導体を形成することが困難であるため、ＣＭＯＳを形成することが困難である。したがって、インバータ回路の基本ユニットとしてはエンハンスメント／ディプレッション（ＥＤ型）インバータ回路を用いる必要がある。たとえば、非特許文献１、２には、ＡｌＧａＮ／ＧａＮのヘテロ構造を用いたエンハンスメント型の高電子移動度トランジスタ（ＨＥＭＴ）と、ディプレッション型のＨＥＭＴとを用いたＥＤ型インバータ回路が開示されている。なお、ＨＥＭＴは基本的にはディプレッション型である。そこで、非特許文献１においては、ゲート電極の直下のＡｌＧａＮ層をリセスエッチングすることによってエンハンスメント型のＨＥＭＴを実現している。また、非特許文献２においては、ゲート直下のＡｌＧａＮ層にｎ型ドーパントであるフッ素をドープすることによってエンハンスメント型のＨＥＭＴを実現している。
Wataru Saito, et al., "Recessed-Gate Structure Approach Toward Normally Off High-Voltage AlGaN/GaN HEMT for Power Electronics Application", IEEE Transaction on Electron Devices. vol. 53, No. 2 2006 pp. 356-362. Yong Cai et al., "Monolithically Integrated Enhancement/Depletion-Mode AlGaN/GaN HEMT Inverters and Ring Oscillators Using CF4 Plasma Treatment", IEEE Transaction on Electron Devices. vol. 53, No. 9 2006 pp. 2223-2230.
しかしながら、非特許文献１のＨＥＭＴの場合、ＡｌＧａＮ層をリセスエッチングすることによってＡｌＧａＮ層の厚さが薄くなるので、２次元電子ガスの特性が低下するという問題がある。また、このＨＥＭＴの閾値電圧はリセスエッチングのエッチング深さに依存して変化するが、ＡｌＧａＮ層は結晶が硬質でありかつその厚さが薄いので、エッチング深さの制御が困難であるため、所望の閾値電圧を実現するのが困難であるという問題がある。また、非特許文献２のＨＥＭＴの場合、比較的低温のプラズマ処理によってフッ素をドープするため、特に高温下での使用に際しては、フッ素の拡散等のおそれがあり、ＨＥＭＴの信頼性に問題がある。
本発明は、上記に鑑みてなされたものであって、特性の制御性および高温下での信頼性が高いＥＤ型インバータ回路および集積回路素子を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明に係るＥＤ型インバータ回路は、基板上に形成された窒化物系化合物半導体からなる第１半導体層と、前記第１半導体層上に形成されるとともに、所定の位置に開口部を有し、前記第１半導体層よりもバンドギャップが大きい窒化物系化合物半導体からなる第２半導体層と、前記第２半導体層の開口部内に露出した第１半導体層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１ゲート電極と、前記第２半導体層上の前記第１ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第１ソース電極および第１ドレイン電極と、前記第２半導体層上に形成され、前記第２半導体層とショットキー接触する第２ゲート電極と、前記第２半導体層上の前記第２ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第２ソース電極および第２ドレイン電極と、を備えることを特徴とする。
また、本発明に係るＥＤ型インバータ回路は、基板上に形成された窒化物系化合物半導体からなる第１半導体層と、前記第１半導体層上に形成されるとともに、所定の位置に開口部を有し、前記第１半導体層よりもバンドギャップが大きい窒化物系化合物半導体からなる第２半導体層と、前記第２半導体層の開口部内に露出した第１半導体層の表面にエピタキシャル成長により形成された窒化物系化合物半導体からなる第３半導体層と、前記第３半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１ゲート電極と、前記第２半導体層上の前記第１ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第１ソース電極および第１ドレイン電極と、前記第２半導体層上に形成され、前記第２半導体層とショットキー接触する第２ゲート電極と、前記第２半導体層上の前記第２ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第２ソース電極および第２ドレイン電極と、を備えることを特徴とする。
また、本発明に係るＥＤ型インバータ回路は、上記の発明において、前記第１半導体層と前記第２半導体層との間に形成され、前記第２半導体層の開口部と連接する第１連接開口部を有し、前記第１半導体層よりもキャリア濃度が低い窒化物系化合物半導体からなる第４半導体層を備えることを特徴とする。
また、本発明に係るＥＤ型インバータ回路は、上記の発明において、前記第１半導体層または前記第４半導体層と前記第２半導体層との間に形成され、前記第２半導体層の開口部と連接する第２連接開口部を有し、ＡｌＮからなるスペーサ層を備えることを特徴とする。
また、本発明に係るＥＤ型インバータ回路は、上記の発明において、前記第２半導体層と、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、および前記第２ドレイン電極の少なくとも１つとの間に形成された、前記第２半導体層よりもキャリア濃度が高いキャップ層を備えることを特徴とする。
また、本発明に係る集積回路素子は、上記の発明のいずれかに係るＥＤ型インバータ回路を備えることを特徴とする。
本発明によれば、特性の制御性および高温下での信頼性が高いＥＤ型インバータ回路および集積回路素子を実現できるという効果を奏する。
以下に、図面を参照して本発明に係るＥＤ型インバータ回路および集積回路素子の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
（実施の形態１）
図１は本発明の実施の形態１に係るＥＤ型インバータ回路の模式的な断面図である。図１に示すように、このＥＤ型インバータ回路１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層とＧａＮ層を交互に積層して形成したバッファ層１０２と、ｐ−ＧａＮ層１０３が形成されている。さらに、ｐ−ＧａＮ層１０３上には、ＡｌＧａＮ層１０４が形成されている。このＡｌＧａＮ層１０４は、所定の位置に開口部１０４ａを有している。
ここで、ＡｌＧａＮは、ｐ−ＧａＮよりもバンドギャップが大きい。その結果、ｐ−ＧａＮ層１０３には、ＡｌＧａＮ層１０４との界面近傍に２次元電子ガス層が発生する。
さらに、この開口部１０４ａ内に露出したｐ−ＧａＮ層１０３の表面には、ＳｉＯ２からなるゲート絶縁膜１０５が形成されている。このゲート絶縁膜１０５上には、ゲート電極１０６が形成されている。さらに、ＡｌＧａＮ層１０４上のゲート電極１０６を挟む位置には、ソース電極１０７とドレイン電極１０８とが形成されている。ソース電極１０７とドレイン電極１０８とは、それぞれＡｌＧａＮ層１０４にオーミック接触している。その結果、基板１０１上にバッファ層１０２を介して形成されたｐ−ＧａＮ層１０３、ＡｌＧａＮ層１０４、ゲート絶縁膜１０５、ゲート電極１０６、ソース電極１０７、およびドレイン電極１０８が、エンハンスメント型のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）であるトランジスタＴ１１を構成する。
一方、基板１０１上のトランジスタＴ１１と隣接する領域において、ＡｌＧａＮ層１０４上には、ＡｌＧａＮ層１０４とショットキー接触するゲート電極１０９が形成されている。さらに、ＡｌＧａＮ層１０４上のゲート電極１０９を挟む位置には、ソース電極１１０とドレイン電極１１１とが形成されている。ソース電極１１０とドレイン電極１１１とは、それぞれＡｌＧａＮ層１０４にオーミック接触している。その結果、基板１０１上にバッファ層１０２を介して形成されているｐ−ＧａＮ層１０３、ＡｌＧａＮ層１０４、ゲート電極１０９、ソース電極１１０、およびドレイン電極１１１が、ディプレッション型のＨＥＭＴであるトランジスタＴ１２を構成する。
これらのエンハンスメント型のトランジスタＴ１１とディプレッション型のトランジスタＴ１２とは、同一基板１０１上に集積されており、ＥＤ型インバータ回路を構成するように適当に配線されている。
ここで、このＥＤ型インバータ回路１００においては、エンハンスメント型のトランジスタＴ１１の閾値電圧特性は、ゲート絶縁膜１０５の厚さおよびｐ−ＧａＮ層１０４のキャリア濃度の制御によって、所望の値になるように高精度に制御できる。また、ゲート絶縁膜１０５の厚さおよびｐ−ＧａＮ層１０４のキャリア濃度は、たとえば２００℃程度の高温下であってもほとんど変動しない。したがって、このＥＤ型インバータ回路１００は、特性の制御性が高く、さらに高温下での信頼性も高いものとなる。
また、このＥＤ型インバータ回路１００においては、エンハンスメント型のトランジスタＴ１１としてＭＯＳＦＥＴを用いているので、順方向に高いゲート電圧をかけても順方向電流が流れないので、それだけ閾値電圧を高くすることができる。
このＥＤ型インバータ回路１００は、以下のような方法で製造できる。まず、基板１０１上に、バッファ層１０２、ｐ−ＧａＮ層１０３、ＡｌＧａＮ層１０４を、たとえばＭＯＣＶＤ法によって順次エピタキシャル成長する。なお、ｐ−ＧａＮ層１０３に添加するドーパントはたとえばＭｇである。Ｍｇの添加濃度はトランジスタＴ１１の設計閾値電圧を実現するのに適した濃度、たとえば５×１０１５〜１×１０１７ｃｍ−３程度とするが、この添加濃度は、Ｍｇを含む原料ガス、たとえば、Ｃｐ２Ｍｇ（ビスシクロペンタディエニルマグネシウム）の流量を調整することによって容易に制御できる。
つぎに、ＡｌＧａＮ層１０４上にフォトリソグラフィによりパターニングを行う。そして、このパターンをマスクとして、ＡｌＧａＮ層１０４の一部をエッチング除去し、開口部１０４ａを形成する。なお、エッチングにはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合プラズマ）等のドライエッチング法を用いるのが好適である。
つぎに、ゲート絶縁膜１０５を形成するために、全面にＳｉＯ２膜を堆積する。ＳｉＯ２膜の厚さは、トランジスタＴ１１の設計閾値電圧を実現するのに適した厚さ、たとえば５０μｍ程度とするが、この厚さは、たとえば堆積時間の調整によって容易に制御できる。つぎに、ｐ−ＧａＮ層１０３とＳｉＯ２膜の界面準位を低減するために、温度９００℃、Ｎ２雰囲気中で３０分アニールを行う。つぎに、フォトリソグラフィによるパターニングおよびエッチングを行なって、ゲート電極１０９を形成する部分以外のＳｉＯ２膜を除去する。つぎに、全面にゲート電極となるポリＳｉを堆積する。その後、炉内温度を９００℃とした炉において、ＰＯＣｌ３雰囲気中で基板を２０分間アニールすることによって、ポリＳｉにＰをドーピングし、ポリＳｉをｎ＋型とする。さらに、ゲート領域を規定するためのフォトリソグラフィを行い、ＲＩＥによって不要なポリＳｉをエッチング除去し、ゲート電極１０６、１０９を形成する。
さらに、ソース電極１０７、１１０、ドレイン電極１０８、１１１を形成して、トランジスタＴ１１、Ｔ１２を形成する。なお、ソース電極１０７、１１０、ドレイン電極１０８、１１１としては、オーミック接触を実現できるＴｉ／ＡｌやＴｉ／ＡｌＳｉ／Ｍｏなどの金属が用いられる。その後、トランジスタＴ１１、Ｔ１２に適当な配線を行なうことによって、ＥＤ型インバータ回路１００が完成する。
以上説明したように、本実施の形態１に係るＥＤ型インバータ回路１００は、特性の制御性および高温下での信頼性が高いものとなる。
（実施の形態２）
つぎに、本発明の実施の形態２について説明する。本実施の形態２に係るＥＤ型インバータ回路は、図１に示すＥＤ型インバータ回路１００とほぼ同様の構造を有するが、ＡｌＧａＮ層と各ソース電極およびドレイン電極との間にキャリア濃度が高いキャップ層が形成されている点が異なる。
図２は本実施の形態２に係るＥＤ型インバータ回路の模式的な断面図である。図２に示すように、このＥＤ型インバータ回路２００は、ＥＤ型インバータ回路１００と同様に、基板２０１上に、バッファ層２０２を介してエンハンスメント型のＭＯＳＦＥＴであるトランジスタＴ２１が構成されている。このトランジスタＴ２１は、ｐ−ＧａＮ層２０３、開口部２０４ａを有するＡｌＧａＮ層２０４、ゲート絶縁膜２０５、ゲート電極２０６、ソース電極２０７、およびドレイン電極２０８と、さらに、ＡｌＧａＮ層２０４とソース電極２０７との間に形成されたｎ＋−ＧａＮ層２１２と、ＡｌＧａＮ層２０４とドレイン電極２０８との間に形成されたｎ＋−ＧａＮ層２１３とで構成されている。
一方、同一の基板２０１上に、バッファ層２０２を介してディプレッション型のＨＥＭＴであるトランジスタＴ２２が構成されている。このトランジスタＴ２２は、ｐ−ＧａＮ層２０３、ＡｌＧａＮ層２０４、ゲート電極２０９、ソース電極２１０、およびドレイン電極２１１と、さらに、ＡｌＧａＮ層２０４とソース電極２１０との間に形成されたｎ＋−ＧａＮ層２１４と、ＡｌＧａＮ層２０４とドレイン電極２１１との間に形成されたｎ＋−ＧａＮ層２１５とで構成されている。
このＥＤ型インバータ回路２００は、ＡｌＧａＮ層２０４と、各ソース電極２０７、２１０、各ドレイン電極２０８、２１１との間にキャリア濃度が高いｎ＋−ＧａＮ層２１２〜２１５が形成されているので、ＡｌＧａＮ層２０４と各電極２０７、２０８、２１０、２１１との間の接触抵抗が低減され、その結果、オン抵抗が小さくなる。
なお、ＥＤ型インバータ回路２００は、上述したＥＤ型インバータ回路１００の製造方法と同様の方法で製造できる。なお、ｎ＋−ＧａＮ層２１２〜２１５を形成する方法は、以下のとおりである。すなわち、ＡｌＧａＮ層２０４をエピタキシャル成長した後、ｎ＋−ＧａＮ層をエピタキシャル成長し、その後このｎ＋−ＧａＮ層上にフォトリソグラフィによりパターニングを行い、ｎ＋−ＧａＮ層の一部をエッチング除去し、ｎ＋−ＧａＮ層２１２〜２１５を形成する。なお、ｎ＋−ＧａＮ層に添加するドーパントはたとえばＳｉであり、添加濃度は１×１０１９ｃｍ−３程度である。
（実施の形態３）
つぎに、本発明の実施の形態３について説明する。本実施の形態３に係るＥＤ型インバータ回路は、図１に示すＥＤ型インバータ回路１００とほぼ同様の構造を有するが、バッファ層上にｕｎｄｏｐｅ−ＧａＮ層が形成される点と、ＡｌＧａＮ層の開口部内に露出したｕｎｄｏｐｅ−ＧａＮ層上にｐ−ＧａＮ層が形成され、このｐ−ＧａＮ層上にゲート絶縁膜が形成される点とが異なる。
図３は本実施の形態３に係るＥＤ型インバータ回路の模式的な断面図である。図３に示すように、このＥＤ型インバータ回路３００は、ＥＤ型インバータ回路１００と同様に、基板３０１上に、バッファ層３０２を介してエンハンスメント型のＭＯＳＦＥＴであるトランジスタＴ３１が構成されている。このトランジスタＴ３１は、ｕｎｄｏｐｅ−ＧａＮ層３０３、開口部３０４ａを有するＡｌＧａＮ層３０４、ゲート絶縁膜３０５、ゲート電極３０６、ソース電極３０７、およびドレイン電極３０８と、さらに、ｐ−ＧａＮ層３１６とから構成される。このｐ−ＧａＮ層３１６は、ＡｌＧａＮ層３０４の開口部３０４ａ内に露出したｕｎｄｏｐｅ−ＧａＮ層３０３の表面３０３ａ上に、エピタキシャル成長によって形成されており、ゲート絶縁膜３０５は、ｐ−ＧａＮ層３１６上に形成されている。
一方、同一の基板３０１上には、バッファ層３０２を介してディプレッション型のＨＥＭＴであるトランジスタＴ３２が構成されている。このトランジスタＴ３２は、ｕｎｄｏｐｅ−ＧａＮ層３０３、ＡｌＧａＮ層３０４、ゲート電極３０９、ソース電極３１０、およびドレイン電極３１１から構成される。
ここで、トランジスタＴ３１におけるｐ−ＧａＮ層３１６は、エピタキシャル成長によって形成されたものなので、表面の結晶性がきわめて良好である。従って、たとえばＡｌＧａＮ層３０４の開口部３０４ａを形成する工程において、露出したｕｎｄｏｐｅ−ＧａＮ層３０３の表面３０３ａがエッチングによって粗れて、その結晶性が低下した場合であっても、ゲート絶縁膜３０５は、結晶性の良いｐ−ＧａＮ層３１６のエピタキシャル成長表面上に形成されることになるので、ＧａＮ／酸化膜の界面の質はきわめて高いものとなる。その結果、このＥＤインバータ回路３００は、トランジスタＴ３１のチャネル移動度の低下を防止することができる。
さらに、ＡｌＧａＮ層３０４によって２次元電子ガス層が発生するｕｎｄｏｐｅ−ＧａＮ層３０３は不純物が少ないｕｎｄｏｐｅ型半導体なので、ＨＥＭＴであるトランジスタＴ３２は、２次元電子ガスの移動度がきわめて高いものとなっている。その結果、このＥＤインバータ回路３００は、きわめて高速で動作するものとなっている。
ＥＤ型インバータ回路３００は、上述したＥＤ型インバータ回路１００の製造方法と同様の方法で製造できる。なお、ｐ−ＧａＮ層３１６を形成する方法は、以下のとおりである。すなわち、ＡｌＧａＮ層３０４の開口部３０４ａを形成した後、全面にｐ−ＧａＮ層をエピタキシャル成長し、その後このｐ−ＧａＮ層上にフォトリソグラフィによりパターニングを行い、ｐ−ＧａＮ層の一部をエッチング除去し、ｐ−ＧａＮ層３１６を形成する。
（実施の形態４）
つぎに、本発明の実施の形態４について説明する。本実施の形態４に係るＥＤ型インバータ回路は、図１に示すＥＤ型インバータ回路１００とほぼ同様の構造を有するが、ｐ−ＧａＮ層とＡｌＧａＮ層との間にｕｎｄｏｐｅ−ＧａＮ層を備える点が異なる。
図４は本実施の形態４に係るＥＤ型インバータ回路の模式的な断面図である。図４に示すように、このＥＤ型インバータ回路４００は、ＥＤ型インバータ回路１００と同様に、基板４０１上に、バッファ層４０２を介してエンハンスメント型のＭＯＳＦＥＴであるトランジスタＴ４１が構成されている。このトランジスタＴ４１は、ｐ−ＧａＮ層４０３、開口部４０４ａを有するＡｌＧａＮ層４０４、ゲート絶縁膜４０５、ゲート電極４０６、ソース電極４０７、およびドレイン電極４０８と、さらに、ｐ−ＧａＮ層４０３とＡｌＧａＮ層４０４との間に形成されたｕｎｄｏｐｅ−ＧａＮ層４１７とから構成される。また、ｕｎｄｏｐｅ−ＧａＮ層４１７は、ＡｌＧａＮ層４０４の開口部４０４ａと連接する開口部４１７ａを有している。ゲート絶縁膜４０５は、開口部４０４ａ、４１７ａ内に露出するｐ−ＧａＮ層４０３上に形成されている。
一方、同一の基板４０１上には、バッファ層４０２を介してディプレッション型のＨＥＭＴであるトランジスタＴ４２が構成されている。このトランジスタＴ４２は、ｐ−ＧａＮ層４０３、ｕｎｄｏｐｅ−ＧａＮ層４１７、ＡｌＧａＮ層４０４、ゲート電極４０９、ソース電極４１０、およびドレイン電極４１１から構成される。
このＥＤ型インバータ回路４００においては、ＥＤ型インバータ回路３００と同様に、ＡｌＧａＮ層４０４によって２次元電子ガス層が発生する層は、不純物がきわめて少ないｕｎｄｏｐｅ−ＧａＮ層４１７なので、ＨＥＭＴであるトランジスタＴ４２は、２次元電子ガスの移動度がきわめて高いものとなっている。その結果、このＥＤインバータ回路４００は、きわめて高速で動作するものとなっている。
（実施の形態５）
つぎに、本発明の実施の形態５について説明する。本実施の形態５に係るＥＤ型インバータ回路は、図１に示すＥＤ型インバータ回路１００とほぼ同様の構造を有するが、ｐ−ＧａＮ層とＡｌＧａＮ層との間にＡｌＮからなるスペーサ層を備える点が異なる。
図５は本実施の形態５に係るＥＤ型インバータ回路の模式的な断面図である。図５に示すように、このＥＤ型インバータ回路５００は、ＥＤ型インバータ回路１００と同様に、基板５０１上に、バッファ層５０２を介してエンハンスメント型のＭＯＳＦＥＴであるトランジスタＴ５１が構成されている。このトランジスタＴ５１は、ｐ−ＧａＮ層５０３、開口部５０４ａを有するＡｌＧａＮ層５０４、ゲート絶縁膜５０５、ゲート電極５０６、ソース電極５０７、およびドレイン電極５０８と、さらに、ｐ−ＧａＮ層５０３とＡｌＧａＮ層５０４との間に形成されたＡｌＮからなるスペーサ層５１８とから構成される。また、スペーサ層５１８は、ＡｌＧａＮ層５０４の開口部５０４ａと連接する開口部５１８ａを有している。ゲート絶縁膜５０５は、開口部５０４ａ、５１８ａ内に露出するｐ−ＧａＮ層５０３上に形成されている。
一方、同一の基板５０１上には、バッファ層５０２を介してディプレッション型のＨＥＭＴであるトランジスタＴ５２が構成されている。このトランジスタＴ５２は、ｐ−ＧａＮ層５０３、スペーサ層５１８、ＡｌＧａＮ層５０４、ゲート電極５０９、ソース電極５１０、およびドレイン電極５１１から構成される。
このＥＤ型インバータ回路５００においては、ＡｌＮからなるスペーサ層５１８によって、ｐ−ＧａＮ層５０３とＡｌＧａＮ層５０４との間における伝導帯バンドオフセットが大きくなるとともにピエゾ効果が大きくなるので、ｐ−ＧａＮ層５０３に発生する２次元電子ガスの移動度が向上する。その結果、このＥＤインバータ回路５００は、きわめて高速で動作するものとなっている。
（実施の形態６）
図６は、本実施の形態６に係る集積回路素子を示す回路図である。図６に示すように、この集積回路素子１０００は、エンハンスメント型のＭＯＳＦＥＴであるトランジスタＴ１１とディプレッション型のＨＥＭＴであるトランジスタＴ１２とが集積された実施の形態１に係るＥＤ型インバータ回路１００を奇数個備え、これらのＥＤ型インバータ回路１００をリング状に接続して形成したＤＦＣＬ（Ｄｉｒｅｃｔ−ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）リングオシレータである。なお、ＶＤＤは電源電圧、Ｖｏｕｔは出力電圧である。この集積回路素子１０００は、実施の形態１に係るＥＤ型インバータ回路１００から構成されており、遅延時間等の特性の制御性および高温下での信頼性が高いリングオシレータとなる。
なお、上記実施の形態２に係るＥＤインバータ回路が備えるキャップ層、および実施の形態５に係るＥＤインバータ回路が備えるスペーサ層は、それぞれ他の実施の形態に係るＥＤインバータ回路に適用してもよい。また、集積回路素子は、本発明に係るＥＤ型インバータ回路を備えているものであれば、特に限定はされない。
本発明の実施の形態１に係るＥＤ型インバータ回路の模式的な断面図である。 本発明の実施の形態２に係るＥＤ型インバータ回路の模式的な断面図である。 本発明の実施の形態３に係るＥＤ型インバータ回路の模式的な断面図である。 本発明の実施の形態４に係るＥＤ型インバータ回路の模式的な断面図である。 本発明の実施の形態５に係るＥＤ型インバータ回路の模式的な断面図である。 本発明の実施の形態６に係る集積回路素子を示す回路図である。
符号の説明
１００〜５００ ＥＤ型インバータ回路
１０１〜５０１ 基板
１０２〜５０２ バッファ層
１０３、２０３、３１６、４０３、５０３ ｐ−ＧａＮ層
１０４〜５０４ ＡｌＧａＮ層
１０４ａ〜５０４ａ、４１７ａ、５１８ａ 開口部
１０５〜５０５ ゲート絶縁膜
１０６〜５０６、１０９〜５０９ ゲート電極
１０７〜５０７、１１０〜５１０ ソース電極
１０８〜５０８、１１１〜５１１ ドレイン電極
２１２〜２１５ ｎ＋−ＧａＮ層
３０３、４１７ ｕｎｄｏｐｅ−ＧａＮ層
３０３ａ 表面
５１８ スペーサ層
１０００ 集積回路素子
Ｔ１１〜Ｔ５１、Ｔ１２〜Ｔ５２ トランジスタ

Claims (6)

  1. 基板上に形成された窒化物系化合物半導体からなる第１半導体層と、
    前記第１半導体層上に形成されるとともに、所定の位置に開口部を有し、前記第１半導体層よりもバンドギャップが大きい窒化物系化合物半導体からなる第２半導体層と、
    前記第２半導体層の開口部内に露出した第１半導体層の表面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された第１ゲート電極と、
    前記第２半導体層上の前記第１ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第１ソース電極および第１ドレイン電極と、
    前記第２半導体層上に形成され、前記第２半導体層とショットキー接触する第２ゲート電極と、
    前記第２半導体層上の前記第２ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第２ソース電極および第２ドレイン電極と、
    を備えることを特徴とするＥＤ型インバータ回路。
  2. 基板上に形成された窒化物系化合物半導体からなる第１半導体層と、
    前記第１半導体層上に形成されるとともに、所定の位置に開口部を有し、前記第１半導体層よりもバンドギャップが大きい窒化物系化合物半導体からなる第２半導体層と、
    前記第２半導体層の開口部内に露出した第１半導体層の表面にエピタキシャル成長により形成された窒化物系化合物半導体からなる第３半導体層と、
    前記第３半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された第１ゲート電極と、
    前記第２半導体層上の前記第１ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第１ソース電極および第１ドレイン電極と、
    前記第２半導体層上に形成され、前記第２半導体層とショットキー接触する第２ゲート電極と、
    前記第２半導体層上の前記第２ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第２ソース電極および第２ドレイン電極と、
    を備えることを特徴とするＥＤ型インバータ回路。
  3. 前記第１半導体層と前記第２半導体層との間に形成され、前記第２半導体層の開口部と連接する第１連接開口部を有し、前記第１半導体層よりもキャリア濃度が低い窒化物系化合物半導体からなる第４半導体層を備えることを特徴とする請求項１または２に記載のＥＤ型インバータ回路。
  4. 前記第１半導体層または前記第４半導体層と前記第２半導体層との間に形成され、前記第２半導体層の開口部と連接する第２連接開口部を有し、ＡｌＮからなるスペーサ層を備えることを特徴とする請求項１〜３のいずれか１つに記載のＥＤ型インバータ回路。
  5. 前記第２半導体層と、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、および前記第２ドレイン電極の少なくとも１つとの間に形成された、前記第２半導体層よりもキャリア濃度が高いキャップ層を備えることを特徴とする請求項１〜４のいずれか１つに記載のＥＤ型インバータ回路。
  6. 請求項１〜５のいずれか１つに記載のＥＤ型インバータ回路を備えることを特徴とする集積回路素子。
JP2007224605A 2007-08-30 2007-08-30 Ｅｄ型インバータ回路および集積回路素子 Active JP4514063B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007224605A JP4514063B2 (ja) 2007-08-30 2007-08-30 Ｅｄ型インバータ回路および集積回路素子
CN2008102149532A CN101378062B (zh) 2007-08-30 2008-08-29 Ed反相电路及包含ed反相电路的集成电路元件
US12/325,784 US7821035B2 (en) 2007-08-30 2008-12-01 ED inverter circuit and integrate circuit element including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007224605A JP4514063B2 (ja) 2007-08-30 2007-08-30 Ｅｄ型インバータ回路および集積回路素子

Publications (2)

Publication Number Publication Date
JP2009059816A true JP2009059816A (ja) 2009-03-19
JP4514063B2 JP4514063B2 (ja) 2010-07-28

Family

ID=40421508

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007224605A Active JP4514063B2 (ja) 2007-08-30 2007-08-30 Ｅｄ型インバータ回路および集積回路素子

Country Status (3)

Country Link
US (1) US7821035B2 (ja)
JP (1) JP4514063B2 (ja)
CN (1) CN101378062B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110254055A1 (en) * 2010-03-29 2011-10-20 Furukawa Electric Co., Ltd. Field effect transistor and manufacturing method thereof
JP2012523701A (ja) * 2009-04-08 2012-10-04 エフィシエント パワー コンヴァーション コーポレーション 補償型ゲートｍｉｓｆｅｔ及びその製造方法
JP2012195506A (ja) * 2011-03-17 2012-10-11 Toshiba Corp 窒化物半導体装置
JP2013211839A (ja) * 2012-02-29 2013-10-10 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013251892A (ja) * 2012-05-02 2013-12-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2016028445A (ja) * 2015-10-16 2016-02-25 ローム株式会社 窒化物半導体装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5707767B2 (ja) * 2010-07-29 2015-04-30 住友電気工業株式会社 半導体装置
KR102065115B1 (ko) * 2010-11-05 2020-01-13 삼성전자주식회사 Ｅ-모드를 갖는 고 전자 이동도 트랜지스터 및 그 제조방법
JP6130995B2 (ja) * 2012-02-20 2017-05-17 サンケン電気株式会社 エピタキシャル基板及び半導体装置
JP6200227B2 (ja) * 2013-02-25 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置
US8946779B2 (en) * 2013-02-26 2015-02-03 Freescale Semiconductor, Inc. MISHFET and Schottky device integration
US8912573B2 (en) * 2013-02-26 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device containing HEMT and MISFET and method of forming the same
CN103400854B (zh) * 2013-07-24 2016-02-03 中国电子科技集团公司第十三研究所 一种具有新型栅结构的栅控半导体器件
CN103904112B (zh) * 2014-01-20 2017-01-04 西安电子科技大学 耗尽型绝缘栅AlGaN/GaN器件结构及其制作方法
CN103996707B (zh) * 2014-01-20 2016-06-29 西安电子科技大学 加栅场板增强型AlGaN/GaN HEMT器件结构及其制作方法
JP2015177069A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
CN105428242A (zh) * 2015-12-30 2016-03-23 电子科技大学 一种调制ⅲ族氮化物半导体增强型器件阈值电压的方法
CN106910770B (zh) * 2017-03-03 2020-05-15 上海新傲科技股份有限公司 氮化镓基反相器芯片及其形成方法
CN109037153A (zh) * 2018-06-29 2018-12-18 江苏能华微电子科技发展有限公司 一种氮化镓基hemt器件的制备方法及氮化镓基hemt器件

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547800A (ja) * 1991-08-13 1993-02-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2001160656A (ja) * 1999-12-01 2001-06-12 Sharp Corp 窒化物系化合物半導体装置
JP2001210657A (ja) * 2000-01-25 2001-08-03 Furukawa Electric Co Ltd:The 半導体装置およびその製造方法
WO2003071607A1 (fr) * 2002-02-21 2003-08-28 The Furukawa Electric Co., Ltd. Transistor a effet de champ gan
JP2004235473A (ja) * 2003-01-30 2004-08-19 Shin Etsu Handotai Co Ltd 化合物半導体素子及びその製造方法
WO2005070009A2 (en) * 2004-01-23 2005-08-04 International Rectifier Corporation Enhancement mode iii-nitride fet
JP2006253559A (ja) * 2005-03-14 2006-09-21 Nichia Chem Ind Ltd 電界効果トランジスタ及びその製造方法
JP2007035905A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 窒化物半導体素子
JP2007066963A (ja) * 2005-08-29 2007-03-15 New Japan Radio Co Ltd 窒化物半導体装置
JP2007150282A (ja) * 2005-11-02 2007-06-14 Sharp Corp 電界効果トランジスタ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100379619B1 (ko) * 2000-10-13 2003-04-10 광주과학기술원 단일집적 ｅ／ｄ 모드 ｈｅｍｔ 및 그 제조방법
CN100533774C (zh) * 2004-02-12 2009-08-26 国际整流器公司 Ⅲ-氮化物双向开关
TW200627627A (en) * 2004-09-24 2006-08-01 Koninkl Philips Electronics Nv Enhancement-depletion field effect transistor structure and method of manufacture
US7217960B2 (en) * 2005-01-14 2007-05-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device
CN1877855A (zh) * 2005-06-09 2006-12-13 中国科学院微电子研究所 砷化镓基增强/耗尽型膺配高电子迁移率晶体管材料
CN100483738C (zh) * 2006-12-07 2009-04-29 西安电子科技大学 基于自支撑SiC的GaN器件及制作方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547800A (ja) * 1991-08-13 1993-02-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2001160656A (ja) * 1999-12-01 2001-06-12 Sharp Corp 窒化物系化合物半導体装置
JP2001210657A (ja) * 2000-01-25 2001-08-03 Furukawa Electric Co Ltd:The 半導体装置およびその製造方法
WO2003071607A1 (fr) * 2002-02-21 2003-08-28 The Furukawa Electric Co., Ltd. Transistor a effet de champ gan
JP2004235473A (ja) * 2003-01-30 2004-08-19 Shin Etsu Handotai Co Ltd 化合物半導体素子及びその製造方法
WO2005070009A2 (en) * 2004-01-23 2005-08-04 International Rectifier Corporation Enhancement mode iii-nitride fet
JP2006253559A (ja) * 2005-03-14 2006-09-21 Nichia Chem Ind Ltd 電界効果トランジスタ及びその製造方法
JP2007035905A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 窒化物半導体素子
JP2007066963A (ja) * 2005-08-29 2007-03-15 New Japan Radio Co Ltd 窒化物半導体装置
JP2007150282A (ja) * 2005-11-02 2007-06-14 Sharp Corp 電界効果トランジスタ

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012523701A (ja) * 2009-04-08 2012-10-04 エフィシエント パワー コンヴァーション コーポレーション 補償型ゲートｍｉｓｆｅｔ及びその製造方法
US20110254055A1 (en) * 2010-03-29 2011-10-20 Furukawa Electric Co., Ltd. Field effect transistor and manufacturing method thereof
US8283700B2 (en) * 2010-03-29 2012-10-09 Furukawa Electric Co., Ltd. Field effect transistor and manufacturing method thereof
JP2012195506A (ja) * 2011-03-17 2012-10-11 Toshiba Corp 窒化物半導体装置
US8729558B2 (en) 2011-03-17 2014-05-20 Kabushiki Kaisha Toshiba Nitride semiconductor device
JP2013211839A (ja) * 2012-02-29 2013-10-10 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013251892A (ja) * 2012-05-02 2013-12-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2016028445A (ja) * 2015-10-16 2016-02-25 ローム株式会社 窒化物半導体装置

Also Published As

Publication number Publication date
CN101378062B (zh) 2012-12-19
US20090250767A1 (en) 2009-10-08
JP4514063B2 (ja) 2010-07-28
CN101378062A (zh) 2009-03-04
US7821035B2 (en) 2010-10-26

Similar Documents

Publication Publication Date Title
JP4514063B2 (ja) Ｅｄ型インバータ回路および集積回路素子
CN108735810B (zh) 半导体器件和半导体器件的制造方法
JP5487615B2 (ja) 電界効果半導体装置及びその製造方法
US8963209B2 (en) Enhancement-mode HFET circuit arrangement having high power and a high threshold voltage
JP5696083B2 (ja) 窒化物半導体素子及びその製造方法
JP5487550B2 (ja) 電界効果半導体装置及びその製造方法
KR101248202B1 (ko) 향상 모드 고 전자이동도 트랜지스터 및 그 제조방법
KR101092467B1 (ko) 인헨스먼트 노말리 오프 질화물 반도체 소자 및 그 제조방법
JP2007035905A (ja) 窒化物半導体素子
JP2013004967A (ja) エンハンスメント型ｉｉｉ−ｖ族高電子移動度トランジスタ（ｈｅｍｔ）および製造方法
JP2008010803A (ja) 窒化物半導体電界効果トランジスタ
JP2007329205A (ja) トランジスタ
US9076850B2 (en) High electron mobility transistor
US9437724B2 (en) Semiconductor device and method of manufacturing the semiconductor device
US20160276473A1 (en) Access Conductivity Enhanced High Electron Mobility Transistor
JP5390983B2 (ja) 電界効果トランジスタおよび電界効果トランジスタの製造方法
JP5640325B2 (ja) 化合物半導体装置
JP5549081B2 (ja) 半導体装置及びその製造方法
JP2011210785A (ja) 電界効果トランジスタ、およびその製造方法
JP4850423B2 (ja) 窒化物半導体装置
JP2010153748A (ja) 電界効果半導体装置の製造方法
KR20190112523A (ko) 이종접합 전계효과 트랜지스터 및 그 제조 방법
JP2015056413A (ja) 窒化物半導体装置
JP2008227432A (ja) 窒化物化合物半導体素子およびその製造方法
JP2018117023A (ja) 半導体素子及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090825

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091026

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100406

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100506

R151 Written notification of patent or utility model registration

Ref document number: 4514063

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130521

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140521

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350