JP5390983B2 - 電界効果トランジスタおよび電界効果トランジスタの製造方法 - Google Patents

Description

本発明は、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられる窒化化合物からなる電界効果トランジスタおよびその製造方法に関するものである。

ＩＩＩ−Ｖ族窒化化合物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ構造を有する電界効果トランジスタ（ＦＥＴ）は、ピエゾ効果によって、界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有しており、多くの注目を集めている。また、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。

通常のＡｌＧａＮ／ＧａＮ ＨＦＥＴは、ゲートにバイアスが印加されていないときに電流が流れ、ゲートに負電位を印加することによって電流が遮断されるノーマリーオン型デバイスである。一方、パワースイッチング応用においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアスが印加されていないときには電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。

ノーマリオフ型デバイスを実現するためには、ＭＯＳＦＥＴ構造を採用する必要がある。図１４は、従来のＭＯＳＦＥＴの断面概略図である（非特許文献１参照）。このＭＯＳＦＥＴ８００においては、基板８０１上にバッファ層８０２を介してｐ−ＧａＮ層８０３が形成されている。また、ソース・ドレイン領域のオーミック接触を取るためのコンタクト層として、ｐ−ＧａＮ層８０３の一部に、イオン注入法によってｎ^＋−ＧａＮ領域８０５ａ、８０５ｂが形成されている。さらに、ゲート・ドレイン間には、ゲート・ドレイン間の局所的な電界集中を緩和してデバイスの耐圧を向上させるために、電界緩和層あるいはＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）層と呼ばれるｎ⁻−ＧａＮ領域８０４が、イオン注入法によって形成されている。また、ゲート絶縁膜としてＳｉＯ_２などからなる酸化膜８０７が形成され、酸化膜８０７上に、ポリＳｉまたはＮｉ／ＡｕやＷＳｉ等の金属からなるゲート電極８０８が形成されている。また、ｎ^＋−ＧａＮ領域８０５ａ、８０５ｂ上には、それぞれソース電極８０９、ドレイン電極８１０が形成されている。ソース電極８０９、ドレイン電極８１０としては、Ｔｉ／ＡｌやＴｉ／ＡｌＳｉ／Ｍｏなどの、ｎ^＋−ＧａＮに対してオーミック接触を形成する金属が用いられる。

ところで、ＭＯＳＦＥＴにおいては、チャネルの移動度を良好にするためには、酸化膜と半導体との界面の界面準位を低く抑えることが重要である。通常のＳｉ系ＭＯＳＦＥＴにおいては、酸化膜としてＳｉを熱酸化して形成したＳｉＯ_２熱酸化膜が用いられ、界面準位が低い非常に良好な界面が実現されている。一方、窒化化合物系ＭＯＳＦＥＴの場合は、良好な熱酸化膜が得られないので、ｐ−ＣＶＤ法によってＳｉＯ_２などからなる酸化膜を形成することが一般的である。

ここで、上述したように、従来、ｎ^＋−ＧａＮ領域、ｎ⁻−ＧａＮ領域の形成には、イオン注入法が用いられる。イオン注入法においては、所定の不純物イオンの注入後に、結晶欠陥を回復させ、注入した不純物を活性化するためのアニールが行われる。半導体材料がたとえばＧａＮの場合は、結晶の結合が強固なため、１０００℃程度の高温でアニールを行う必要がある。

Matocha. K, Chow. T.P, Gutmann. R.J., "High-voltage normally off GaN MOSFETs on sapphire substrates", IEEE Transaction on Electron Devices. vol. 52, No. 1 2005 pp. 6-10

ところが、アニールによる不純物の活性化が不十分であると、不活性不純物が原因となってリーク電流が増大したり、ＲＥＳＵＲＦ層の電子移動度が劣化してオン抵抗が増大したり、耐圧性が低下するという問題がある。

一方、不純物を十分に活性化するための高温、長時間のアニールを行うと、酸化膜を形成すべきＧａＮ層の表面にピットが発生し、ＧａＮ／酸化膜の界面の質が不十分なものとなり、チャネルの移動度が劣化してしまうという問題点がある。さらに、ＧａＮ層上に酸化膜を形成する前に、このＧａＮ層の表面をたとえばプラズマドライエッチングなどを用いてエッチングする工程が含まれていると、エッチングによってＧａＮ層の表面が劣化するおそれがあり、上記と同様に、ＧａＮ／酸化膜の界面の質が劣化し、チャネルの移動度が劣化してしまうという問題がある。

本発明は、上記に鑑みてなされたものであって、オン抵抗が低く、耐圧性およびチャネル移動度が高い電界効果トランジスタおよび電界効果トランジスタの製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、基板上に形成されたｉ型または所定の導電型を有する半導体層と、エピタキシャル成長によって前記半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、前記所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によって前記ドレイン電極側のコンタクト層と前記半導体層との間にゲート電極と重畳するように形成された、前記所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、エピタキシャル成長によって前記半導体層上の前記電界緩和層に隣接する領域に形成された、ｉ型または前記所定の導電型を有する媒介層と、前記媒介層上に形成したゲート絶縁膜と、を備えたことを特徴とする。

また、本発明に係る電界効果トランジスタは、上記発明において、前記電界緩和層は、ドレイン電極側からゲート電極側にむかって段階的または連続的に抵抗が高くなるように形成されていることを特徴とする。

また、本発明に係る電界効果トランジスタは、上記発明において、前記電界緩和層は、ドレイン電極側からゲート電極側にむかって段階的または連続的に層厚が薄くなるように形成されていることを特徴とする。

また、本発明に係る電界効果トランジスタは、ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、基板上に形成されたｉ型または所定の導電型を有する半導体層と、エピタキシャル成長によって前記半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、前記所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によって前記ドレイン電極側のコンタクト層と前記半導体層との間にゲート電極と重畳するように形成された、該半導体層とはバンドギャップエネルギーが異なる電界緩和領域形成層と、エピタキシャル成長によって前記半導体層上の前記電界緩和領域形成層に隣接する領域に形成された、ｉ型または前記所定の導電型を有する媒介層と、前記媒介層上に形成したゲート絶縁膜と、を備え、前記半導体層の前記電界緩和領域形成層との界面近傍に２次元電子ガスによって形成される電界緩和領域を有することを特徴とする。

また、本発明に係る電界効果トランジスタは、上記発明において、前記電界緩和領域形成層は、ドレイン電極側からゲート電極側にむかって段階的または連続的に層厚が薄くなるように形成されていることを特徴とする。

また、本発明に係る電界効果トランジスタは、上記発明において、前記基板は、導電型がｎ^＋型であるとともに、裏面に裏面電極が形成されており、前記ソース電極は、前記基板と前記コンタクト層とを電気的に接続するように形成されていることを特徴とする。

また、本発明に係る電界効果トランジスタは、上記発明において、前記所定の導電型がｐ型であることを特徴とする。

また、本発明に係る電界効果トランジスタの製造方法は、ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタの製造方法であって、基板上にｉ型または所定の導電型を有する半導体層を形成する半導体層形成工程と、前記半導体層上の一部に、エピタキシャル成長によって前記所定の導電型とは反対の導電型を有する電界緩和層を形成する電界緩和層形成工程と、前記半導体層または前記電界緩和層のソース電極およびドレイン電極を形成する領域上に、エピタキシャル成長によって前記所定の導電型とは反対の導電型を有するとともに前記電界緩和層よりもキャリア濃度が高いコンタクト層を形成するコンタクト層形成工程と、前記半導体層上の前記電界緩和層に隣接する領域に、エピタキシャル成長によってｉ型または前記所定の導電型を有する媒介層を形成する媒介層形成工程と、前記媒介層上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、を含むことを特徴とする。

また、本発明に係る電界効果トランジスタの製造方法は、ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタの製造方法であって、基板上にｉ型または所定の導電型を有する半導体層を形成する半導体層形成工程と、前記半導体層上の一部に、エピタキシャル成長によって該半導体層とはバンドギャップエネルギーが異なる電界緩和領域形成層を形成する電界緩和領域形成層形成工程と、前記半導体層または前記電界緩和領域形成層のソース電極およびドレイン電極を形成する領域上に、エピタキシャル成長によって前記所定の導電型とは反対の導電型を有するコンタクト層を形成するコンタクト層形成工程と、前記半導体層上の前記電界緩和領域形成層に隣接する領域に、エピタキシャル成長によってｉ型または前記所定の導電型を有する媒介層を形成する媒介層形成工程と、前記媒介層上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、を含むことを特徴とする。

また、本発明に係る電界効果トランジスタの製造方法は、上記発明において、前記媒介層を形成すべき領域をエッチングするエッチング工程をさらに含み、前記媒介層形成工程において、前記エッチング工程においてエッチングマスクとして使用したマスクを成長マスクとして前記媒介層を形成することを特徴とする。

また、本発明に係る電界効果トランジスタの製造方法は、上記発明において、前記所定の導電型がｐ型であることを特徴とする。

本発明によれば、オン抵抗が低く、耐圧性およびチャネル移動度が高い電界効果トランジスタを実現できるという効果を奏する。

図１は、本発明の実施の形態１に係るＭＯＳＦＥＴの断面概略図である。 図２は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。 図３は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。 図４は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。 図５は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。 図６は、本発明の実施の形態２に係るＭＯＳＦＥＴの断面概略図である。 図７は、本発明の実施の形態３に係るＭＯＳＦＥＴの断面概略図である。 図８は、本発明の実施の形態４に係るＭＯＳＦＥＴの断面概略図である。 図９は、本発明の実施の形態５に係るＭＯＳＦＥＴの断面概略図である。 図１０は、本発明の実施の形態６に係る半導体集積回路の断面概略図である。 図１１は、実施の形態３の変形例に係るＭＯＳＦＥＴの断面概略図である。 図１２は、図１１に示すＭＯＳＦＥＴの製造方法について説明する図である。 図１３は、図１１に示すＭＯＳＦＥＴの製造方法について説明する図である。 図１４は、従来のＭＯＳＦＥＴの断面概略図である。

以下に、図面を参照して本発明に係る電界効果トランジスタおよび電界効果トランジスタの製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

（実施の形態１）
図１は本発明の実施の形態１に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、（１１１）面を有するＳｉなどからなる基板１０１上に、ＡｌＮ層とＧａＮ層を交互に積層して形成したバッファ層１０２と、ｉ−ＧａＮ層１０３が形成されている。さらに、ｉ−ＧａＮ層１０３上の一部にｎ⁻−ＧａＮ層１０４ａ、１０４ｂが形成されている。さらに、ｎ⁻−ＧａＮ層１０４ａ、１０４ｂ上には、それぞれコンタクト層であるｎ^＋−ＧａＮ層１０５ａ、１０５ｂが形成され、ｎ^＋−ＧａＮ層１０５ａ、１０５ｂ上には、それぞれソース電極１０９、ドレイン電極１１０が形成されている。また、ｎ⁻−ＧａＮ層１０４ａに隣接する領域には、ｉ−ＧａＮ層１０３の表面１０３ａ上に媒介層であるｐ−ＧａＮ層１０６が形成されている。また、ソース電極１０９とドレイン電極１１０との間には、ｎ^＋−ＧａＮ層１０５ｂ、ｐ−ＧａＮ層１０６、およびｎ⁻−ＧａＮ層１０４ａ上にわたってゲート絶縁膜であるＳｉＯ_２膜１０７が形成されている。また、ＳｉＯ_２膜１０７上には、ゲート電極１０８が形成されている。また、ｎ⁻−ＧａＮ層１０４ａは、ｎ^＋−ＧａＮ層１０５ａとｉ−ＧａＮ層１０３との間に、ゲート電極１０８と積層方向において一部が重畳するように形成され、耐圧性を高めるＲＥＳＵＲＦ層として機能する。

このＭＯＳＦＥＴ１００は、ＲＥＳＵＲＦ層であるｎ⁻−ＧａＮ層１０４ａ、およびｎ⁻−ＧａＮ層１０４ｂ、ｎ^＋−ＧａＮ層１０５ａ、１０５ｂがエピタキシャル成長により形成されており、各層には不活性不純物がきわめて少ない。その結果、電子移動度が高く、リーク電流が小さく、オン抵抗が低いものとなっている。さらに、ＳｉＯ_２膜１０７はｐ−ＧａＮ層１０６のエピタキシャル成長表面に形成されているので、ＧａＮ／酸化膜の界面の質が高く、チャネル移動度が高いものとなっている。

つぎに、図２〜図５を用いて、ＭＯＳＦＥＴ１００の製造方法について説明する。はじめに、図２に示すように、基板１０１上に、バッファ層１０２、ｉ−ＧａＮ層１０３、ｎ⁻−ＧａＮ層１０４、ｎ^＋−ＧａＮ層１０５をたとえばＭＯＣＶＤ法によって順次エピタキシャル成長する。なお、各層の原料としては、ＴＭＧａ、ＴＭＡｌ、ＮＨ_３を適宜組み合わせて用いる。また、ｎ⁻−ＧａＮ層１０４、ｎ^＋−ＧａＮ層１０５に添加するドーパントはたとえばＳｉであり、添加濃度はそれぞれ１×１０^１７ｃｍ^−３、１×１０^１９ｃｍ^−３程度である。

つぎに、ｎ^＋−ＧａＮ層１０５上の一部にフォトリソグラフィと緩衝フッ酸等を用いたエッチングとによりパターニングを行う。なお、パターニングは、ｎ^＋−ＧａＮ層１０５上に形成した、たとえばＳｉＯ_２からなる誘電体膜に行なう。ＳｉＯ_２膜は、たとえばＳｉＨ_４とＮ_２Ｏを用いて、ｐ−ＣＶＤ法により５００ｎｍの厚さで形成する。そして、このパターニングをマスクとして、ｎ^＋−ＧａＮ層１０５の一部をエッチング除去し、ｎ^＋−ＧａＮ層１０５ａ、１０５ｂを形成する。さらに、ｎ^＋−ＧａＮ層１０５ａ、１０５ｂと露出したｎ⁻−ＧａＮ層１０４の一部にパターニングを形成し、このパターニングをマスクとして、ｎ⁻−ＧａＮ層１０４の一部をエッチング除去し、ｎ⁻−ＧａＮ層１０４ａ、１０４ｂを形成するとともに、ｉ−ＧａＮ層１０３の一部の表面１０３ａを露出させる（図３参照）。なお、本実施の形態１では、表面１０３ａは、ｉ−ＧａＮ層１０３の他の表面よりも深くエッチングして形成されているが、他の表面と同一面上なるように形成してもよい。また、エッチングには塩素系ガスを用いたＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合プラズマ）等のドライエッチング法を用いるのが好適である。その後、基板をＲＣＡ洗浄する。

つぎに、ＴＭＧａ、ＮＨ_３を原料として、ＭＯＣＶＤ法により、全面にｐ−ＧａＮ層をたとえば１５ｎｍの厚さでエピタキシャル成長し、このｐ−ＧａＮ層にフォトリソグラフィによるパターニングを行い、このパターニングをマスクとして、ｉ−ＧａＮ層１０３の表面１０３ａ以外の部分のｐ−ＧａＮ層をエッチング除去し、図４に示すようにｐ−ＧａＮ層１０６を形成する。なお、ｐ−ＧａＮ層１０６に添加するドーパントはたとえばＭｇであり、添加濃度は５×１０^１５〜１×１０^１７ｃｍ^−３程度である。

ここで、ｉ−ＧａＮ層１０３の表面１０３ａは、表面１０３ａを露出させるためのエッチングによって表面の質が劣化しているおそれがあるが、この表面１０３ａ上に形成されたｐ−ＧａＮ層１０６のエピタキシャル成長表面はきわめて高品質である。

つぎに、図５に示すように、全面にＭＯＳ構造を形成するためのＳｉＯ_２膜１０７をたとえば６０ｎｍ、または１００ｎｍ堆積する。ここで、ＳｉＯ_２膜１０７は表面の質が高いｐ−ＧａＮ層１０６のエピタキシャル成長表面に形成されるので、界面準位は低く抑えられている。つぎに、さらに界面準位を低減するために、温度９００℃、Ｎ_２雰囲気中で３０分アニールを行う。次いでゲート電極となるポリＳｉを６５０ｎｍ堆積する。その後、炉内温度を９００℃とした炉において、ＰＯＣｌ_３雰囲気中で基板を２０分間アニールすることによって、ポリＳｉにＰをドーピングし、ポリＳｉをｎ^＋型とする。さらに、ゲート領域を規定するためのフォトリソグラフィを行い、ＲＩＥによって不要なポリＳｉをエッチング除去し、ゲート電極１０８を形成する。なお、ゲート電極１０８は、その一部がｎ⁻−ＧａＮ層１０４ａに重畳するように形成する。また、ゲート電極１０８は、ポリＳｉからなるものに限られず、たとえば、スパッタ法とリフトオフ法とを用いて形成した、Ｎｉ／Ａｕ＝５０ｎｍ／１００ｎｍの構造を有するショットキー電極でもよい。

さらに、フォトリソグラフィと緩衝フッ酸とを用いてＳｉＯ_２膜１０７のｎ^＋−ＧａＮ層１０５ａ、１０５ｂ上の一部をエッチング除去する。そして、除去した部分にスパッタ法とリフトオフ法とを用いてソース電極１０９、ドレイン電極１１０を形成し、ＭＯＳＦＥＴ１００が完成する。なお、ソース電極１０９、ドレイン電極１１０は、たとえばＴｉ／Ａｌ＝２５ｎｍ／２００ｎｍの構造を有するオーミック電極であり、形成後にたとえば６００℃、１０分の熱処理を行い焼成する。

なお、ＭＯＳＦＥＴ１００において、ｎ⁻−ＧａＮ層１０４ｂを形成せず、ｉ−ＧａＮ層１０３上に直接ｎ^＋−ＧａＮ層１０５ｂを形成してもよい。この場合、たとえば、ｎ⁻−ＧａＮ層１０４をエピタキシャル成長した後、その一部をエッチング除去してｎ⁻−ＧａＮ層１０４ａを形成し、その後ｎ^＋−ＧａＮ層１０５ａ、１０５ｂを選択成長させればよい。

以上説明したように、本実施の形態１に係るＭＯＳＦＥＴ１００は、オン抵抗が低く、耐圧性およびチャネル移動度が高いＦＥＴとなる。また、このＭＯＳＥＴ１００は、ＭＯＳ構造を有しているので、ノーマリオフ型デバイスとして機能する。なお、以下に説明する各実施の形態またはその変形例に係るＭＯＳＦＥＴも、ノーマリオフ型デバイスとして機能するものである。

（実施の形態２）
つぎに、本発明の実施の形態２に係るＭＯＳＦＥＴについて説明する。本実施の形態２に係るＭＯＳＦＥＴ２００は、ＭＯＳＦＥＴ１００と同様の構成を有するが、電界緩和層の層厚が、ドレイン電極側からゲート電極側にむかって段階的に薄くなるように形成されている。

図６は本発明の実施の形態２に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ２００は、ＭＯＳＦＥＴ１００と同様に、基板２０１、バッファ層２０２、ｉ−ＧａＮ層２０３、ｎ⁻−ＧａＮ層２０４ａ、２０４ｂ、ｎ^＋−ＧａＮ層２０５ａ、２０５ｂ、ソース電極２０９、ドレイン電極２１０が形成されている。また、ｉ−ＧａＮ層２０３の表面２０３ａ上にｐ−ＧａＮ層２０６が形成されている。また、ソース電極２０９とドレイン電極２１０との間には、ＳｉＯ_２膜２０７、ゲート電極２０８が順次形成されている。また、ｎ⁻−ＧａＮ層２０４ａは、ｎ^＋−ＧａＮ層２０５ａとｉ−ＧａＮ層２０３との間に、ゲート電極２０８と積層方向において重畳するように形成され、ＲＥＳＵＲＦ層として機能する。

このＭＯＳＦＥＴ２００は、ＲＥＳＵＲＦ層であるｎ⁻−ＧａＮ層２０４ａ、およびｎ⁻−ＧａＮ層２０４ｂ、ｎ^＋−ＧａＮ層２０５ａ、２０５ｂがエピタキシャル成長により形成されているので、ＭＯＳＦＥＴ１００と同様に、電子移動度が高く、リーク電流が小さく、オン抵抗が低いものとなっている。さらに、ＳｉＯ_２膜２０７はｐ−ＧａＮ層２０６のエピタキシャル成長表面に形成されているので、ＧａＮ／酸化膜の界面の質が高く、チャネル移動度が高いものとなっている。

さらに、ｎ⁻−ＧａＮ層２０４ａは、ｎ^＋−ＧａＮ層２０５ａの直下に位置するｎ⁻−ＧａＮ層２０４ａａと、ｐ−ＧａＮ層２０６に隣接するｎ⁻−ＧａＮ層２０４ａｂとの２層から構成されている。ここで、ｎ⁻−ＧａＮ層２０４ａａとｎ⁻−ＧａＮ層２０４ａｂのキャリア密度は同一であるが、層厚についてはｎ⁻−ＧａＮ層２０４ａｂの方がｎ⁻−ＧａＮ層２０４ａａよりも薄く形成されている。したがって、ｎ⁻−ＧａＮ層２０４ａｂのシート抵抗は、ｎ⁻−ＧａＮ層２０４ａａのシート抵抗よりも高い。その結果、ＲＥＳＵＲＦ層であるｎ⁻−ＧａＮ層２０４ａは、ドレイン側からゲート側に向かって抵抗が高くなっており、電界の局所的集中がさらに緩和される。したがって、ＭＯＳＦＥＴ２００は、より耐圧性が高いものとなる。

なお、このＭＯＳＦＥＴ２００は、上述したＭＯＳＦＥＴ１００と同様の方法で製造できる。ｎ⁻−ＧａＮ層２０４ａについては、はじめに均一な層厚のｎ⁻−ＧａＮ層を形成し、その後形成したｎ⁻−ＧａＮ層のゲート側を部分的にエッチングして層厚を薄くし、ｎ⁻−ＧａＮ層２０４ａｂを形成することで実現できる。

また、ＭＯＳＦＥＴ２００の備えるｎ⁻−ＧａＮ層２０４ａは、互いに層厚の異なる２つの層から構成されることによって、ドレイン電極側からゲート電極側にむかって抵抗が高くなっている。しかし、ＲＥＳＵＲＦ層となるｎ⁻−ＧａＮ層を同一の厚さでキャリア濃度が異なる２層から構成して、ドレイン側からゲート側に向かって抵抗を高くしてもよい。また、ＲＥＳＵＲＦ層となるｎ⁻−ＧａＮ層は、２層に限らず、３層以上から構成してもよい。

（実施の形態３）
つぎに、本発明の実施の形態３に係るＭＯＳＦＥＴについて説明する。本実施の形態３に係るＭＯＳＦＥＴ３００は、互いにバンドギャップエネルギーの異なるＡｌＧａＮとＧａＮとのヘテロ構造を有するものである。

図７は本発明の実施の形態３に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ３００は、ＭＯＳＦＥＴ１００と同様に、基板３０１上にバッファ層３０２と、ｉ−ＧａＮ層３０３が形成されている。しかしながら、ＭＯＳＦＥＴ１００とは異なり、ｉ−ＧａＮ層３０３上の一部に、ＡｌＧａＮ層３１１ａ、３１１ｂが形成されている。さらに、ＡｌＧａＮ層３１１ａ、３１１ｂ上には、それぞれｎ^＋−ＧａＮ層３０５ａ、３０５ｂが形成され、ｎ^＋−ＧａＮ層３０５ａ、３０５ｂ上には、それぞれソース電極３０９、ドレイン電極３１０が形成されている。また、ＡｌＧａＮ層３１１ａに隣接する領域には、ｐ−ＧａＮ層３０６が、ｉ−ＧａＮ層３０３に埋設されるようにして表面３０３ａ上に形成されている。また、ソース電極３０９とドレイン電極３１０との間には、ｎ^＋−ＧａＮ層３０５ｂ、ｐ−ＧａＮ層３０６、およびＡｌＧａＮ層３１１ａ上にわたってＳｉＯ_２膜３０７が形成され、ＳｉＯ_２膜３０７上にはゲート電極３０８が形成されている。

このＭＯＳＦＥＴ３００においては、それぞれエピタキシャル成長により形成したＡｌＧａＮ層３１１ａ、３１１ｂとｉ−ＧａＮ層３０３との界面にＡｌＧａＮ／ＧａＮのヘテロ構造が形成されている。その結果、ｉ−ＧａＮ層３０３のＡｌＧａＮ層３１１ａ、３１１ｂのそれぞれとの界面近傍に自発分極とピエゾ分極によって２次元電子ガスが発生する領域３０３ｂ、３０３ｃが形成される。このＭＯＳＦＥＴ３００においては、この領域３０３ｂがＲＥＳＵＲＦ領域として機能し、ゲート・ドレイン間の電界の局所的集中が緩和される。すなわち、ＡｌＧａＮ層３１１ａは、電界緩和領域を形成するための層として機能する。その結果、このＭＯＳＦＥＴ３００は、耐圧性が高く、電子移動度がきわめて高いとともに、リーク電流が小さく、オン抵抗が低いＭＯＳＦＥＴとなる。さらに、ＳｉＯ_２膜３０７はｐ−ＧａＮ層３０６のエピタキシャル成長表面に形成されているので、ＧａＮ／酸化膜の界面の質が高く、チャネル移動度が高いものとなっている。

なお、ＭＯＳＦＥＴ３００は、上述したＭＯＳＦＥＴ１００と同様の方法で製造できる。ＡｌＧａＮ層３１１ａ、３１１ｂについては、ｎ⁻−ＧａＮ層１０４に換えてＡｌＧａＮ層をエピタキシャル成長し、その一部をエッチング除去して形成することができる。

（実施の形態４）
つぎに、本発明の実施の形態４に係るＭＯＳＦＥＴについて説明する。本実施の形態４に係るＭＯＳＦＥＴ４００は、ＭＯＳＦＥＴ３００と同様の構成を有するが、ＭＯＳＦＥＴ２００と同様に、ＡｌＧａＮ層の層厚が、ドレイン電極側からゲート電極側にむかって段階的に薄くなるように形成されている。

図８は本発明の実施の形態４に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ４００は、ＭＯＳＦＥＴ３００と同様に、基板４０１上にバッファ層４０２と、ｉ−ＧａＮ層４０３、ＡｌＧａＮ層４１１ａ、４１１ｂ、ｎ^＋−ＧａＮ層４０５ａ、４０５ｂ、ソース電極４０９、ドレイン電極４１０、ｐ−ＧａＮ層４０６、ＳｉＯ_２膜４０７、ゲート電極４０８が形成されている。なお、ｐ−ＧａＮ層４０６はｉ−ＧａＮ層４０３に埋設されるようにして表面４０３ａ上に形成されている。また、ｉ−ＧａＮ層４０３のＡｌＧａＮ層４１１ａ、４１１ｂのそれぞれとの界面近傍には２次元電子ガスが発生する領域４０３ｂ、４０３ｃが形成される。

さらに、ＡｌＧａＮ層４１１ａは、ＭＯＳＦＥＴ２００と同様に、ｎ^＋−ＧａＮ層４０５ａの直下に位置するＡｌＧａＮ層４１１ａａと、ｐ−ＧａＮ層４０６に隣接するＡｌＧａＮ層４１１ａｂとの２層から構成されている。そして、ＡｌＧａＮ層４１１ａｂの方がＡｌＧａＮ層４１１ａａよりも層厚が薄く形成されている。その結果、領域４０３ｂも、ＡｌＧａＮ層４１１ａａの直下に位置する領域４０３ｂａとＡｌＧａＮ層４１１ａｂの直下に位置する領域４０３ｂｂとから構成されることとなる。２次元電子ガスの密度については領域４０３ｂａの方が領域４０３ｂｂよりも高くなるので、ＲＥＳＵＲＦ領域である領域４０３ｂは、ドレイン側からゲート側に向かって抵抗が高くなっている。その結果、ＭＯＳＦＥＴ４００は、電界の局所的集中がさらに緩和され、より耐圧性が高いものとなる。

（実施の形態５）
つぎに、本発明の実施の形態５に係るＭＯＳＦＥＴについて説明する。本実施の形態５に係るＭＯＳＦＥＴ５００は、ＭＯＳＦＥＴ１００と同様の構成を有するが、基板の導電型がｎ^＋型であるとともに、基板の裏面に裏面電極が形成されており、ソース電極が、基板とｎ型のコンタクト層とを電気的に接続するように形成されている点が異なる。

図９は本発明の実施の形態５に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ５００は、導電型がｎ^＋型のＳｉ半導体からなる基板５０１と、基板５０１の裏面の全面に形成され基板５０１とオーミック接触する金属からなる裏面電極５１２とを備える。さらに、ＭＯＳＦＥＴ１００と同様に、基板５０１上に、バッファ層５０２、ｉ−ＧａＮ層５０３、ｎ⁻−ＧａＮ層５０４ａ、５０４ｂ、ｎ^＋−ＧａＮ層５０５ａ、５０５ｂ、ドレイン電極５１０、ｐ−ＧａＮ層５０６、ＳｉＯ_２膜５０７、ゲート電極５０８が形成されている。さらに、ｎ^＋−ＧａＮ層５０５ｂと基板５０１とを電気的に接続するようにソース電極５０９が形成されている。その結果、裏面電極５１２とソース電極５０９も電気的に接続している。

このＭＯＳＦＥＴ５００は、ＭＯＳＦＥＴ１００と同様に電子移動度が高く、リーク電流が小さく、オン抵抗が低く、チャネル移動度が高いものとなっている。さらに、このＭＯＳＦＥＴ５００は、裏面電極５１２をソース電極として用いることができるため、ソース電極５０９を結線するためのボンディングパットを形成しなくてもよいので、チップ面積を削減できる。さらに、このＭＯＳＦＥＴ５００においては、裏面電極５１２がソース電極５０９と同電位となるので、裏面電極５１２によってゲート・ドレイン間における電界の局所的集中が緩和され、耐圧性がさらに向上する。

なお、このＭＯＳＦＥＴ５００は、上述したＭＯＳＦＥＴ１００の製造方法と同様に製造できるが、ソース電極５０９、裏面電極５１２については、以下のように形成する。すなわち、ＳｉＯ_２膜５０７のｎ^＋−ＧａＮ層５０５ｂ上の一部をエッチング除去した後、さらにｎ^＋−ＧａＮ層５０５ｂ、ｎ⁻−ＧａＮ層５０４ｂ、ｉ−ＧａＮ層５０３、およびバッファ層５０２のそれぞれの一部をエッチング除去して基板５０１の表面に到る開口孔を形成し、その後ソース電極５０９を形成する。また、ドレイン電極５１０を形成した後、基板５０１の裏面を研磨し、研磨した裏面に金属膜を蒸着して裏面電極５１２を形成する。

（実施の形態６）
つぎに、本発明の実施の形態６について説明する。本実施の形態６は、実施の形態２に係るＭＯＳＦＥＴと同様の構成のＭＯＳＦＥＴを備えた半導体集積回路である。

図１０は本発明の実施の形態６に係る半導体集積回路の断面概略図である。この半導体集積回路６００は、ＭＯＳＦＥＴであるトランジスタＴと、ダイオードＤとが、同一の基板６０１上に集積されたものである。そして、トランジスタＴの部分は、基板６０１上にバッファ層６０２と、ｐ−ＧａＮ層６０３が形成されている。さらに、ｐ−ＧａＮ層６０３の一部に、ＡｌＧａＮ層６１１ａ、６１１ｂが形成されている。また、ＡｌＧａＮ層６１１ａ、６１１ｂ間のｐ−ＧａＮ層６０３の表面６０３ａ上からＡｌＧａＮ層６１１ａ、６１１ｂ上の一部にかけて、ｐ−ＧａＮ層６０６が形成されている。また、ｐ−ＧａＮ層６０６上には、ＳｉＯ_２膜６０７が形成され、ＳｉＯ_２膜６０７上にゲート電極６０８が形成されている。またＡｌＧａＮ層６１１ａ、６１１ｂ上にはそれぞれドレイン電極６１０、ソース電極６０９が形成されている。

一方、ダイオードＤの部分は、基板６０１、バッファ層６０２、ｐ−ＧａＮ層６０３、ＡｌＧａＮ層６１１ａをトランジスタＴと共有している。そして、ＡｌＧａＮ層６１１ａ上に、Ｎｉ／Ａｕ等の金属からなり、ＡｌＧａＮ層６１１ａにショットキー接合するカソード電極６１３と、Ｔｉ／Ａｌ等の金属からなり、ＡｌＧａＮ層６１１ａを通して２次元電子ガス層にオーミック接触するアノード電極６１４が形成されている。

この半導体集積回路６００において、ＡｌＧａＮ層６１１ａ、６１１ｂ、ｐ−ＧａＮ層６０６はエピタキシャル成長により形成されており、ＳｉＯ_２膜６０７は、ｐ−ＧａＮ層６０６のエピタキシャル成長面に形成されている。その結果、トランジスタＴは、電子移動度が高く、リーク電流が小さく、オン抵抗が低く、チャネル移動度が高いものとなっている。

さらに、この半導体集積回路６００においては、トランジスタＴのしきい値を、ＡｌＧａＮ層６１１ａの層厚、ＳｉＯ_２膜６０７の膜厚、およびｐ−ＧａＮ層６０３のキャリア濃度によって制御できる。したがって、この半導体集積回路６００は、しきい値の制御性が高いトランジスタＴを備えた半導体集積回路となる。

なお、この半導体集積回路６００を製造する際には、たとえばＭＯＳＦＥＴ３００と同様の製造方法において、適当なマスクパターンを用いることによって、トランジスタＴとダイオードＤを一度のプロセスで製造できる。

また、この半導体集積回路６００において、ダイオードＤに換えてディプレッション型のＨＥＭＴを形成すれば、Ｅ／Ｄ型インバータ集積回路を実現することができる。

ところで、従来、ｉ−ＧａＮ層上にＡｌＧａＮ層を形成し、このＡｌＧａＮ層の一部をリセスエッチングし、形成されたリセス構造部上にゲート電極を形成したノーマリオフ型のＨＥＭＴが知られている。このようなＨＥＭＴでは、リセス構造部のＡｌＧａＮ層の厚さによってしきい値が変化するが、ＡｌＧａＮ層はもともとの層厚が１μｍ程度と薄いため、これをリセスエッチングする際のエッチング深さの制御が困難であり、その結果ＨＥＭＴのしきい値の制御性が低かった。

しかしながら、この半導体集積回路６００の備えるトランジスタＴは、上述のようにしきい値の制御性が高いものとなる。

（変形例）
つぎに、本発明の実施の形態３の変形例に係るＭＯＳＦＥＴについて説明する。図１１は、実施の形態３の変形例に係るＭＯＳＦＥＴの断面概略図である。本変形例に係るＭＯＳＦＥＴ３００ａは、図７に示した実施の形態３に係るＭＯＳＦＥＴ３００において、媒介層であるｐ−ＧａＮ層３０６を、ｉ−ＧａＮ層３１５に置き換えたものであり、他の部分はＭＯＳＦＥＴ３００と同様の構造を有するものである。

このＭＯＳＦＥＴ３００ａのように、媒介層をｉ−ＧａＮ層３１５に置き換えても、ＭＯＳＦＥＴ３００と同様の効果を奏するものとなる。

このＭＯＳＦＥＴ３００ａは、上述したＭＯＳＦＥＴ３００と同様の方法で製造できるが、以下に説明する方法によっても製造することができる。

はじめに、基板３０１上に、バッファ層３０２、ｉ−ＧａＮ層３０３、ＡｌＧａＮ層３１１ａ、３１１ｂを形成するためのＡｌＧａＮ層、ｎ^＋−ＧａＮ層３０５ａ、３０５ｂを形成するためのｎ^＋−ＧａＮ層を順次エピタキシャル成長する。つぎに、ｎ^＋−ＧａＮ層上の一部にフォトリソグラフィによりパターニングを行い、これをマスクとしてｎ^＋−ＧａＮ層の一部をエッチング除去し、ｎ^＋−ＧａＮ層３０５ａ、３０５ｂを形成する。さらに、ｎ^＋−ＧａＮ層３０５ａ、３０５ｂと露出したＡｌＧａＮ層の一部にパターニングを形成する。そして、このパターニングをマスクとして、ＡｌＧａＮ層の一部をエッチング除去し、ｉ−ＧａＮ層３０３の内部に到る深さまでエッチングを行なって、ＡｌＧａＮ層３１１ａ、３１１ｂを形成するとともに、ｉ−ＧａＮ層３０３の一部の表面３０３ａを露出させる（図１２参照）。なお、図１２において、符号ＭはＳｉＯ_２等の誘電体からなるマスクを示し、符号ＯはマスクＭに形成された開口を示している。この開口Ｏ内においてＡｌＧａＮ層とｉ−ＧａＮ層３０３とがエッチングされる。

つぎに、図１３に示すように、エッチングに用いたマスクＭを成長マスクとして、開口Ｏ内のｉ−ＧａＮ層３０３の表面３０３ａ上にｉ−ＧａＮ層３１５をたとえば１５ｎｍの厚さでエピタキシャル成長する。その後は、フッ酸等によりマスクＭを除去し、ＳｉＯ_２膜３０７、ゲート電極３０８、ソース電極３０９、ドレイン電極３１０を形成し、ＭＯＳＦＥＴ３００ａが完成する。

なお、本変形例に係るＭＯＳＦＥＴ３００ａに限らず、他の各実施の形態に係るＭＯＳＦＥＴにおいても、媒介層としてのｐ−ＧａＮ層をｉ−ＧａＮ層に置き換えてもよい。また、媒介層がｐ−ＧａＮ層およびｉ−ＧａＮ層のいずれかであっても、これを形成する場合に、本変形例と同様にエッチングに使用したマスクを成長マスクとしてエピタキシャル成長してもよい。

また、上記各実施の形態およびその変形例では、ＭＯＳＦＥＴはｎ型であるが、本発明はこれに限らず、ｐ型のＭＯＳＦＥＴに対しても適用できる。

また、上記各実施の形態およびその変形例では、窒化化合物半導体としてＧａＮ、ＡｌＧａＮ、ＡｌＮ等を用いているが、本発明はこれに限らず、化学式Ａｌ_xＩｎ_yＧａ_1-x-yＡｓ_uＰ_vＮ_1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表される窒化物系化合物半導体を適宜使用することができる。

１００〜５００、３００ａ ＭＯＳＦＥＴ
１０１〜６０１ 基板
１０２〜６０２ バッファ層
１０３〜５０３、３１５ ｉ−ＧａＮ層
１０３ａ〜６０３ａ 表面
１０４、１０４ａ、２０４ａ、５０４ａ、１０４ｂ、２０４ｂ、５０４ｂ、２０４ａａ、２０４ａｂ ｎ⁻−ＧａＮ層
１０５、１０５ａ〜５０５ａ、１０５ｂ〜５０５ｂ ｎ^＋−ＧａＮ層
１０６〜６０６、６０３ ｐ−ＧａＮ層
１０７〜６０７ ＳｉＯ_２膜
１０８〜６０８ ゲート電極
１０９〜６０９ ソース電極
１１０〜６１０ ドレイン電極
３１１ａ、３１１ｂ、４１１ａ、４１１ｂ、６１１ａ、６１１ｂ ＡｌＧａＮ層
３０３ｂ、３０３ｃ、４０３ｂ、４０３ｃ、４０３ｂａ、４０３ｂｂ ２次元電子ガスが発生する領域
５１２ 裏面電極
６００ 半導体集積回路
６１３ カソード電極
６１４ アノード電極
Ｄ ダイオード
Ｍ マスク
Ｏ 開口
Ｔ トランジスタ

Claims (8)

1. ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、
   基板上に形成されたｉ型または所定の導電型を有する半導体層と、
   エピタキシャル成長によって前記半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、前記所定の導電型とは反対の導電型を有するコンタクト層と、
   エピタキシャル成長によって前記ドレイン電極側のコンタクト層と前記半導体層との間にゲート電極と重畳するように形成された、前記所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、
   エピタキシャル成長によって前記半導体層上の前記電界緩和層に隣接する領域に形成された、ｉ型または前記所定の導電型を有する媒介層と、
   前記媒介層上に形成したゲート絶縁膜と、
   を備えたことを特徴とする電界効果トランジスタ。
2. 前記電界緩和層は、ドレイン電極側からゲート電極側にむかって段階的または連続的に抵抗が高くなるように形成されていることを特徴とする請求項１に記載の電界効果トランジスタ。
3. 前記電界緩和層は、ドレイン電極側からゲート電極側にむかって段階的または連続的に層厚が薄くなるように形成されていることを特徴とする請求項２に記載の電界効果トランジスタ。
4. 前記基板は、導電型がｎ^＋型であるとともに、裏面に裏面電極が形成されており、
   前記ソース電極は、前記基板と前記コンタクト層とを電気的に接続するように形成されていることを特徴とする請求項１〜３のいずれか１つに記載の電界効果トランジスタ。
5. 前記所定の導電型がｐ型であることを特徴とする請求項１〜４のいずれか１つに記載の電界効果トランジスタ。
6. ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタの製造方法であって、
   基板上にｉ型または所定の導電型を有する半導体層を形成する半導体層形成工程と、
   前記半導体層上の一部に、エピタキシャル成長によって前記所定の導電型とは反対の導電型を有する電界緩和層を形成する電界緩和層形成工程と、
   前記半導体層または前記電界緩和層のソース電極およびドレイン電極を形成する領域上に、エピタキシャル成長によって前記所定の導電型とは反対の導電型を有するとともに前記電界緩和層よりもキャリア濃度が高いコンタクト層を形成するコンタクト層形成工程と、
   前記半導体層上の前記電界緩和層に隣接する領域に、エピタキシャル成長によってｉ型または前記所定の導電型を有する媒介層を形成する媒介層形成工程と、
   前記媒介層上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
   を含むことを特徴とする電界効果トランジスタの製造方法。
7. 前記媒介層を形成すべき領域をエッチングするエッチング工程をさらに含み、
   前記媒介層形成工程において、前記エッチング工程においてエッチングマスクとして使用したマスクを成長マスクとして前記媒介層を形成することを特徴とする請求項６に記載の電界効果トランジスタの製造方法。
8. 前記所定の導電型がｐ型であることを特徴とする請求項６または７に記載の電界効果トランジスタの製造方法。

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