KR101946454B1 - 고 전자 이동도 트랜지스터 및 그 제조 방법 - Google Patents

고 전자 이동도 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

고 전자 이동도 트랜지스터가 개시된다. 개시된 고 전자 이동도 트랜지스터는 제 1반도체층 및 제 2반도체층의 리세스 영역에 형성된 반도체 도핑층을 포함하며, 상기 반도체 도핑층의 도핑 농도를 조절하여 고 전자 이동도 트랜지스터의 문턱전압을 조절할 수 있다.

Description

고 전자 이동도 트랜지스터 및 그 제조 방법{High electron mobility transistor and manufacturing method of the same}
본 발명의 실시예는 반도체 소자에 관한 것으로, 보다 자세하게는 제 1반도체층 및 제 2반도체층의 리세스 영역에 형성된 반도체 도핑층을 포함하는 고 전자 이동도 트랜지스터(High Electron Mobility Transistor)(HEMT)에 관한 것이다.
통신 기술이 발달함에 따라 고주파 영역에서 사용되는 전자소자에 대한 연구가 진행되고 있다. 특히 고주파 영역에 사용되는 전력전자소자로 고전자 이동도 트랜지스터(High Electron Mobility Transistor : HEMT)와 같은 전계 효과형 반도체 소자가 주목 받고 있다.
고전자 이동도 트랜지스터는 밴드갭(band gap)이 서로 다른 반도체 물질층들이 인접하여 형성된 이종 접합구조를 포함하며, 밴드갭이 큰 반도체 물질층은 도너 역할을 한다. 서로 다른 밴드갭을 지닌 물질이 이종접합 구조로 형성됨에 따라, 밴드갭이 작은 반도체 물질층에 2차원 전자 가스층(2-Dimensional Electron Gas: 2DEG)이 유도되어 전자의 이동 속도 등이 향상될 수 있다.
고 전자 이동도 트랜지스터는 전자 캐리어의 이동도를 높이는데 사용될 수 있을 뿐만 아니라 전력전자소자의 하나로서 고내압 트랜지스터로도 사용될 수도 있다. 고전자 이동도 트랜지스터는 넓은 밴드 갭(wide band gap)을 갖는 반도체, 예컨대 화합물 반도체를 포함하며, 비교적 큰 절연파괴 전압(high breakdown voltage)을 가질 수 있어 높은 전압이 인가되는 분야에 사용될 수 있다.
일반적으로 반도체 소자에 많이 사용되는 재료인 실리콘의 경우 전자 이동도가 낮기 때문에 높은 소스 저항이 발생할 수 있어 현재 Ⅲ-Ⅴ족 반도체 화합물을 고전자 이동도 트랜지스터에 적용하기 위한 연구가 진행되고 있다. 특히 질화 갈륨계 화합물의 경우, 비교적 넓은 밴드갭(band gap)을 지니며, 전자포화속도(electron saturation velocity)가 높고 화학적으로 안정하기 때문에 고전자 이동도 트랜지스터의 재료로 각광을 받고 있다. 따라서, 질화 갈륨계 화합물을 이용한 고전자 이동도 트랜지스터는 고온, 고출력 그리고 고주파수 전자소자로 연구가 활발하게 진행되고 있다.
본 발명의 일측면에서는 제 1반도체층 및 제 2반도체층의 리세스 영역에 형성된 실리콘 도핑 영역을 포함하는 고 전자 이동도 트랜지스터를 제공하고자 한다.
본 발명의 다른 측면에서는 제 1반도체층 및 제 2반도체층의 리세스 영역에 형성된 실리콘 도핑 영역을 포함하는 고 전자 이동도 트랜지스터 제조 방법을 제공하고자 한다.
개시된 실시예에서는,
기판 상에 형성된 제 1반도체층;
상기 제 1반도체층 상에 형성된 제 2반도체층;
상기 제 1반도체층 및 제 2반도체층의 리세스 영역에 형성된 것으로 p형 도핑영역을 포함하는 반도체 도핑층; 및
상기 반도체 도핑층의 양측부의 제 1반도체층에 각각 형성된 2DEG영역을 포함하는 고 전자 이동도 트랜지스터를 제공할 수 있다.
상기 제 2반도체층의 양측 상에 형성된 소스 및 드레인;
상기 소스 및 드레인이 형성된 영역을 제외한 제 2반도체층 및 반도체 도핑층 상에 형성된 게이트 절연층; 및
상기 게이트 절연층 상에 형성된 게이트;를 포함할 수 있다.
상기 기판 및 상기 제 1반도체층 사이에 형성된 버퍼층을 더 포함할 수 있다.
상기 반도체 도핑층은 n형 도핑층을 더 포함하여 형성된 것일 수 있다.
상기 반도체 도핑층은 상기 2DEG영역과 인접한 영역에 각각 형성된 n형 도핑 영역들과 상기 n형 도핑 영역들 사이에 p형 도핑 영역을 포함할 수 있다.
상기 게이트, 게이트 절연층 및 p형 도핑 영역은 MIS(metal-insulator-semiconductor)구조로 형성된 것일 수 있다.
상기 제 1반도체층 및 상기 반도체 도핑층 사이에 형성된 절연층;을 포함할 수 있다.
상기 게이트 절연층은 상기 제 2반도체층 및 상기 반도체 도핑층 사이에 연장되어 형성된 것일 수 있다.
상기 게이트 절연층은 상기 반도체 도핑층 양측부에 연장되어 형성된 것일 수 있다.
상기 제 1반도체층은 GaN, GaAs, InN, InGaN 또는 AlGaN을 포함하여 형성된 것일 수 있다.
상기 제 2반도체층은 AlN, AlGaN, AlInN, AlGaInN 또는 AlGaAs를 포함하여 형성된 것일 수 있다.
또한, 본 발명의 실시예에서는,
기판 상에 제 1반도체층 및 제 2반도체층을 형성하는 단계;
상기 제 2반도체층 및 제 1반도체층에 대해 식각 공정에 의하여 리세스 영역을 형성한 단계; 및
상기 리세스 영역에 p형 도핑 영역을 포함하는 반도체 도핑층을 형성하는 단계;를 포함하는 고 전자 이동도 트랜지스터의 제조 방법을 제공할 수 있다.
상기 제 2반도체층 및 반도체 도핑층 상에 게이트 절연층을 형성하는 단계; 및 상기 제 2반도체층 양측 상의 게이트 절연층을 일부 제거한 뒤, 소스 및 드레인을 형성하고, 상기 반도체 도핑층에 대응되는 상기 게이트 절연층 상에 게이트를 형성하는 단계;를 포함할 수 있다.
상기 반도체 도핑층은 n형 도핑층을 더 포함하여 형성될 수 있다.
개시된 실시예에 따르면, 고 전자 이동도 트랜지스터의 제 1반도체층 및 제 2반도체층의 리세스 영역에 반도체 도핑 영역을 포함하며, 도핑 농도를 조절함으로써 문턱전압(threshold voltage: Vth)를 용이하게 조절할 수 있으며, on 저항을 감소시킬 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 고 전자 이동도 트랜지스터를 나타낸 도면이다.
도 2 내지 도 4는 본 발명의 실시예에 따른 고 전자 이동도 트랜지스터의 변형예를 나타낸 도면이다.
도 5a 내지 도 5e는 본 발명의 실시예에 의한 고 전자 이동도 트랜지스터의 제조 방법은 나타낸 도면이다.
이하, 본 발명의 실시예에 의한 고 전자 이동도 트랜지스터 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다.
도 1a 및 도 1b는 본 발명의 실시예에 의한 고 전자 이동도 트랜지스터를 나타낸 도면이다. 여기서 도 1a는 반도체 도핑층이 다른 타입의 도핑 영역, 즉 p형 도핑 영역 및 n형 도핑 영역을 포함한 구조를 나타낸 것이며, 도 1b는 반도체 도핑층이 동일한 도핑 타입, 즉 p형 도핑 영역으로 형성된 반도체 도핑층을 포함하는 구조를 나타낸 것이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시예에 의한 고 전자 이동도 트랜지스터는 기판(11), 기판(11) 상에 순차적으로 형성된 버퍼층(12), 제 1반도체층(13) 및 제 2반도체층(14)을 포함할 수 있다. 제 1반도체층(13) 및 제 2반도체층(14)의 리세스 영역이 형성되어 있으며, 리세스 영역에는 반도체 도핑층(15)이 형성될 수 있다. 제 2반도체층(14)의 양측상에는 소스(17a) 및 드레인(17b)이 형성될 수 있다. 소스(17a) 및 드레인(17b)이 형성되지 않은 제 2반도체층(14) 및 반도체 도핑층(15) 상에는 게이트 절연층(16)이 형성될 수 있으며, 게이트 절연층(16) 상에는 게이트(18)가 형성될 수 있다. 제 1반도체층(13) 및 제 2반도체층(14)의 계면과 가까운 영역의 제 1반도체층(13)에는 채널 영역인 2차원 전자 가스층(2-Dimensional Electron Gas : 2DEG)영역(100)이 형성될 수 있다.
본 발명의 실시예에 있어서, 반도체 도핑층(15)은 반도체 물질에 불순물이 도핑된 것으로, p형 불순물이 도핑된 영역을 포함할 수 있으며, 선택적으로 n형 도핑층을 더 포함할 수 있다. 반도체 도핑층(15) 내의 p형 도핑 영역 및 n형 도핑 영역의 형성 위치는 선택적으로 정해질 수 있다. 도 1a에서는 서로 다른 도핑 타입인 p형 도핑 영역(15b) 및 n형 도핑 영역(15a, 15b)을 모두 포함하는 구성을 나타내고 있으며, 반도체 도핑층(15)은 2DEG영역(100)과 인접한 영역에 n형 도핑 영역(15a, 15c)이 형성되며 n형 도핑 영역(15a, 15b)들 사이에 p형 도핑 영역(15b)이 형성된 구조일 수 있다. 그리고, 도 1b에 나타낸 바와 같이, 반도체 도핑층(15)은 p형 도핑 영역으로 이루어진 구조로 형성된 것일 수 있다. 참고로, 도 2 내지 도 4에서는 반도체 도핑층(25, 35, 45)이 p형 도핑 영역 및 n형 도핑 영역을 모두 포함하는 형태로 도시되었으나, 이는 선택적인 것으로 반도체 도핑층(25, 35, 45)은 도 1b의 구조와 같이, p형 도핑 영역으로 형성된 것일 수 있다.
고 전자 이동도 트랜지스터의 구동을 위해 게이트(18)를 통하여 전원을 인가하는 경우, 2DEG영역(100)과 연결된 반도체 도핑층(15)을 통하여 전류(C1)가 흐를 수 있다. 본 발명의 실시예에 의한 고 전자 이동도 트랜지스터의 문턱 전압(Vth)은 게이트 절연층(16)의 두께, 리세스 영역의 깊이, 반도체 도핑층(15)의 도핑 농도에 의해 영향을 받을 수 있으며, 특히 반도체 도핑층(15)의 p형 도핑 영역(15b)의 불순물 도핑 농도를 조절하에 용이하게 제어할 수 있다.
이하, 본 발명의 실시예에 의한 고 전자 이동도 트랜지스터의 각 층을 형성할 수 있는 물질들에 대해 설명하고자 한다. 참고로, 후술할 각 층의 물질들은 도 1 뿐만 아니라, 도 2 내지 도 4의 동일 명칭의 부재에도 사용될 수 있다.
기판(11)은 반도체 소자의 기판으로 사용될 수 있는 물질이면 제한없이 사용할 수 있다. 예를 들어, Si, SiC 또는 사파이어(saphire) 기판 등을 사용할 수 있다. 기판(11)은 소정의 불순물 도펀트로 도핑된 것일 수 있다.
버퍼층(12)은 선택적으로 형성시킬 수 있는 것으로, 그 상부에 형성되는 제 1반도체층(13)의 성장을 위한 것이다. 버퍼층(12)은 그 상부에 성장시키고자 하는 제 1반도체층(13)의 물질에 따라 선택될 수 있으며, 예를 들어, AlN 또는 AlGaN으로 형성된 것일 수 있다.
제 1반도체층(13) 및 제 2반도체층(14)은 반도체 물질로 형성된 것일 수 있으며, 서로 밴드갭 에너지(bandgap energy)가 서로 다른 물질로 형성된 것일 수 있다. 제 2반도체층(14)은 제 1반도체층(11)보다 분극율(polarizability)이 큰 물질로 형성될 수 있으며, 또한 밴드갭 에너지가 큰 물질로 형성될 수 있다. 제 1반도체층(11)은 채널(channel) 영역일 수 있으며, 제 2반도체층(12)은 채널 공급층(channel supply layer)일 수 있다.
제 1반도체층(13)은 Ⅲ-Ⅴ족 반도체 화합물로 형성될 수 있으며, 예를 들어 GaN, GaAs, InN, InGaN 또는 AlGaN 중 어느 하나를 포함하여 형성된 것일 수 있다. 그리고 제 2반도체층(14)은 AlN, AlGaN, AlInN, AlGaInN 또는 AlGaAs 중 어느 하나를 포함하여 형성된 것일 수 있다. 제 2반도체층(14)은 상기 물질들에서 Al 또는 In의 함량이 서로 다른 복수의 층들로 형성된 다층 구조로 형성된 것일 수 있다.
제 1반도체층(13) 및 제 2반도체층(14)은 격자 상수가 서로 다른 화합물 반도체로 각각 형성될 수 있다. 제 1반도체층(13) 및 제 2반도체층(14) 사이 계면과 가까운 영역의 제 1반도체층(13)에는 제 1반도체층(13) 및 제 2반도체층(14)의 이종 접합 구조(heterojunction structure)에 의한 2차원 전자 가스층(2-Dimensional Electron Gas : 2DEG) 영역이 생성될 수 있다.
반도체 도핑층(15)은 실리콘과 같은 반도체 물질로 형성될 수 있으며, 도핑하는 물질물의 종류를 선택하여 p형 도핑 영역과 n형 도핑 영역을 형성할 수 있다. 반도체 도핑층(15)의 두께는 10nm 내지 200nm의 범위로 형성된 것일 수 있으며, 다만 이에 제한되는 것은 아니다.
본 발명의 실시예에 의한 고 전자 이동도 트랜지스터는 제 1반도체층(13) 및 제 2반도체층(14)의 리세스 영역에 반도체 도핑층(15)이 형성됨으로써 2DEG영역(100)이 일부 끊어진 구조로 형성된다. 소자 구동을 위하여 게이트(18)를 통하여 전원을 인가하는 경우, 반도체 도핑(15)층을 통하여 전류(C11, C12)가 흐를 수 있다. 문턱 전압(Vth)은 p형 도핑 영역(15b)의 도핑 농도를 조절하여 제어할 수 있다. 예를 들어 p형 도핑 영역(15b)의 도핑 농도는 1016~1018/cm3의 범위로 형성할 수 있으며, 이에 제한되는 것은 아니다.
반도체 도핑층(15)의 p형 도핑 영역(15b) 상에 게이트 절연층(16) 및 게이트(18)를 형성함으로써 MIS(metal-insulator-semiconductor)구조가 형성될 수 있으며, 트랜지스터의 on 저항이 증가하는 현상을 방지할 수 있다.
게이트 절연층(16)은 유전물질과 같은 절연물질로 형성할 수 있으며, 예를 들어 Si산화물, Si질화물, Al산화물 또는 Hf산화물 등으로 형성할 수 있다.
소스(17a), 드레인(17b) 및 게이트(18)는 금속, 금속 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등의 전도성 물질로 형성된 것일 수 있다. 예를 들어, Au, Ag, Hf, W, Al, ITO(indium-tin-oxide), TiN, TaN 또는 WN 등으로 형성된 것일 수 있다. 소스(17a), 드레인(17b) 및 게이트(18)는 동일한 전도성 물질로 형성된 것일 수 있다.
도 2는 본 발명의 실시예에 따른 고 전자 이동도 트랜지스터의 변형예를 나타낸 도면이다.
도 2를 참조하면, 고 전자 이동도 트랜지스터는 기판(21), 기판(21) 상에 순차적으로 형성된 버퍼층(22), 제 1반도체층(23) 및 제 2반도체층(24)을 포함할 수 있다. 제 1반도체층(23) 및 제 2반도체층(24)은 리세스 영역을 포함할 수 있으며, 리세스 영역에는 절연층(26b) 및 반도체 도핑층(25)이 형성될 수 있다. 반도체 도핑층(25)은 p형 도핑 영역을 포함하여 형성된 것으로 선택적으로 n형 도핑 영역을 더 포함할 수 있다. 예를 들어 반도체 도핑층(25)은 p형 도핑영역(25b) 또는 n형 도핑 영역(25a)과 p형 도핑 영역(25b) 및 n형 도핑 영역(25c)를 포함할 수 있다. 제 2반도체층(24)의 양측상에는 소스(27a) 및 드레인(27b)이 형성될 수 있다. 소스(27a) 및 드레인(27b)이 형성되지 않은 제 2반도체층(24) 및 반도체 도핑층(25) 상에는 게이트 절연층(26)이 형성될 수 있으며, 게이트 절연층(26a) 상에는 게이트(28)가 형성될 수 있다. 절연층(26b)은 게이트 절연층(26a)과 동일한 물질로 형성될 수 있다.
게이트(28)를 통하여 문턱전압(Vth) 이상의 전원을 인가하는 경우, 반도체 도핑층(25)을 통하여 2DEG영역(200)으로 전류(C2)가 흐를 수 있다. 문턱전압(Vth)은 반도체 도핑층(25)의 p형 도핑 영역(25b)의 도핑 농도를 조절함으로써 제어할 수 있다.
도 3은 본 발명의 실시예에 따른 고 전자 이동도 트랜지스터의 변형예를 나타낸 도면이다.
도 3을 참조하면, 고 전자 이동도 트랜지스터는 기판(31), 기판(31) 상에 순차적으로 형성된 버퍼층(32), 제 1반도체층(33) 및 제 2반도체층(34)을 포함할 수 있다. 제 1반도체층(23) 및 제 2반도체층(24)은 리세스 영역을 포함할 수 있으며, 리세스 영역에는 절연층(36b) 및 반도체 도핑층(35)이 형성될 수 있다. 반도체 도핑층(35)은 p형 도핑 영역을 포함하여 형성된 것으로, 선택적으로 n형 도핑 영역을 더 포함할 수 있다. 예를 들어, 반도체 도핑층(35)은 n형 도핑 영역(35a), p형 도핑 영역(35b) 및 n형 도핑 영역(35c)을 포함할 수 있다. 제 2반도체층(34)의 양측 상에는 소스(37a) 및 드레인(37b)이 형성될 수 있다. 소스(37a) 및 드레인(37b)이 형성되지 않은 제 2반도체층(34) 및 반도체 도핑층(35) 상에는 게이트 절연층(36a)이 형성될 수 있으며, 게이트 절연층(36a) 상에는 게이트(38)가 형성될 수 있다. 게이트 절연층(36a)은 제 2반도체층(34) 및 반도체 도핑층(35) 사이 영역(R1)에 연장되도록 형성될 수 있다. 그리고, 절연층(36b)는 제 1반도체층(33) 및 반도체 도핑층(35b) 사이 영역(R2)에 연장되도록 형성될 수 있다. 절연층(36b)은 게이트 절연층(36a)과 동일한 물질로 형성될 수 있다.
도 3에 나타낸 고 전자 이동도 트랜지스터는 게이트(38)를 통하여 문턱전압(Vth) 이상의 전원을 인가하는 경우, 반도체 도핑층(35)을 통하여 2DEG영역(300)으로 전류(C3)가 흐를 수 있다. 문턱전압(Vth)은 반도체 도핑층(35)의 p형 도핑 영역(35b)의 도핑 농도를 조절함으로써 제어할 수 있다.
도 4는 본 발명의 실시예에 따른 고 전자 이동도 트랜지스터의 변형예를 나타낸 도면이다.
도 4를 참조하면, 고 전자 이동도 트랜지스터는 기판(41), 기판(41) 상에 순차적으로 형성된 버퍼층(42), 제 1반도체층(43) 및 제 2반도체층(44)을 포함할 수 있다. 제 1반도체층(43) 및 제 2반도체층(44)은 리세스 영역을 포함할 수 있으며, 리세스 영역에는 반도체 도핑층(45)이 형성될 수 있다. 반도체 도핑층(45)은 p형 도핑 영역을 포함하여 형성된 것으로 선택적으로 n형 도핑 영역을 더 포함할 수 있다. 예를 들어 반도체 도핑층(45)은 n형 도핑 영역(45a), p형 도핑 영역(45b) 및 n형 도핑 영역(45c)을 포함할 수 있다. 제 2반도체층(44)의 양측상에는 소스(47a) 및 드레인(47b)이 형성될 수 있다. 소스(47a) 및 드레인(47b)이 형성되지 않은 제 2반도체층(44) 및 반도체 도핑층(45) 상에는 게이트 절연층(46)이 형성될 수 있으며, 게이트 절연층(46) 상에는 게이트(48)가 형성될 수 있다. 게이트 절연층(46)은 리세스 영역의 양측면 영역(R3)에도 연장되어 형성될 수 있다.
게이트(48)를 통하여 문턱전압(Vth) 이상의 전원을 인가하는 경우, 반도체 도핑층(45)을 통하여 전류(C4)가 흐를 수 있는데, 반도체 도핑층(45)과 2DEG영역(400) 사이에는 게이트 절연층(46)이 연장되어 형성되어 있으므로, 전류(C4)의 경로는 리세스 영역의 측면 영역(R3) 아래의 제 1반도체층(43)을 통하여 반도체 도핑층(45)을 통과하게 된다. 도 4에 나타낸 고 전자 이동도 트랜지스터의 경우, 문턱전압(Vth)은 반도체 도핑층(45)의 p형 도핑 영역(45b)의 도핑 농도를 조절함으로써 제어할 수 있다.
본 발명의 실시예에 따른 고 전자 이동도 트랜지스터는 제 1반도체층 및 제 2반도체층의 리세스 영역에 반도체 도핑 영역을 형성하고, 반도체 도핑층의 p형 도핑 영역의 불순물의 도핑 농도를 조절함으로써 소자의 문턱 전압을 제어할 수 있으며, on 저항을 감소시킬 수 있다.
도 5a 내지 도 5e는 본 발명의 실시예에 의한 고 전자 이동도 트랜지스터의 제조 방법은 나타낸 도면이다. 여기서는 도 1a에 나타낸 고 전자 이동도 트랜지스터의 제조 방법을 나타낸 것이다.
도 5a를 참조하면, 기판(11) 상에 버퍼층(12), 제 1반도체층(13) 및 제 2반도체층(15)을 순차적으로 형성시킨다. 기판(11)은 Si, SiC 또는 사파이어로 형성된 기판을 사용할 수 있으며, 버퍼층(12)은 그 상부의 제 1반도체층(13)을 성장시키기 위하여 선택적으로 형성하는 것으로, AlN 또는 AlGaN으로 형성시킬 수 있다. 제 1반도체층(13)은 GaN으로 형성시킬 수 있으며, 제 2반도체층(15)은 AlGaN으로 형성시킬 수 있다.
도 5b를 참조하면, 식각 공정에 의하여 제 2반도체층(14) 및 제 1반도체층(13)에 리세스 영역(h)을 형성한다. 리세스 영역(h)은 형성하고자 하는 반도체 도핑층(15)의 두께를 감안하여 형성할 수 있다.
도 5c 및 도 5d를 참조하면, 리세스 영역(h)에 반도체 물질을 도포하여 반도체 도핑층(15)을 형성한다. 반도체 도핑층(15)은 예를 들어 폴리 실리콘으로 형성할 수 있으며, 반도체 도핑층(15) 형성 방법으로는 화학 기상증착(CVD) 또는 물리 기상증착(PVD) 등 제한없이 사용할 수 있다. 그리고, 반도체 도핑층(15)에 대해 n형 또는 p형 도핑 공정을 실시한다. 반도체 도핑층(15)은 n형 도핑 영역(15a), p형 도핑 영역(15b) 및 n형 도핑 영역(15c)을 포함하도록 영역에 따른 도핑 물질을 조절하여 도핑 공정을 실시할 수 있다. 특히 p형 도핑 영역(15b)의 도핑 농도를 조절함으로써 고 전자 이동도 트랜지스터의 문턱 전압을 제어할 수 있다. 그리고, 제 2반도체층(14) 및 반도체 도핑층(15) 상에 실리콘 산화물, 실리콘 질화물, 기타 절연 물질로 게이트 절연층(16)을 형성한다.
도 5e를 참조하면, 게이트 절연층(16) 양측부를 일부 제거하여 제 2반도체층(14)을 노출시킨 뒤, 소스(17a) 및 드레인(17b)을 형성한다. 그리고, 반도체 도핑층(15)에 대응되는 게이트 절연층(16) 상에 게이트(18)를 형성한다. 소스(17a), 드레인(17b) 및 게이트(18)는 전도성 물질로 형성할 수 있으며, 선택적으로 동일한 물질로 형성할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
11, 21, 31, 41... 기판 12, 22, 32, 42... 버퍼층
13, 23, 33, 43... 제 1반도체층 14, 24, 34, 44... 제 2반도체층
15, 25, 35, 45... 반도체 도핑층 16, 26, 36, 46... 게이트 절연층
17a, 27a, 37a, 47a... 소스 17b, 27b, 37b, 47b... 드레인
18, 28, 38, 48... 게이트 100, 200, 300, 400... 2DEG영역

Claims (15)

  1. 기판 상에 형성된 제 1반도체층;
    상기 제 1반도체층 상에 형성된 제 2반도체층;
    상기 제 1반도체층 및 제 2반도체층의 리세스 영역에 형성된 것으로 p형 도핑영역을 포함하는 반도체 도핑층; 및
    상기 반도체 도핑층의 양측부의 제 1반도체층에 각각 형성된 2DEG영역을 포함하며,
    상기 반도체 도핑층은 n형 도핑층을 더 포함하는 고 전자 이동도 트랜지스터.
  2. 제 1항에 있어서,
    상기 제 2반도체층의 양측 상에 형성된 소스 및 드레인;
    상기 소스 및 드레인이 형성된 영역을 제외한 제 2반도체층 및 반도체 도핑층 상에 형성된 게이트 절연층; 및
    상기 게이트 절연층 상에 형성된 게이트;를 포함하는 고 전자 이동도 트랜지스터.
  3. 제 1항에 있어서,
    상기 기판 및 상기 제 1반도체층 사이에 형성된 버퍼층을 더 포함하는 고 전자 이동도 트랜지스터.
  4. 삭제
  5. 제 1항에 있어서,
    상기 반도체 도핑층은 상기 2DEG영역과 인접한 영역에 각각 형성된 n형 도핑 영역들과 상기 n형 도핑 영역들 사이에 p형 도핑 영역을 포함하는 고 전자 이동도 트랜지스터.
  6. 제 2항에 있어서,
    상기 게이트, 게이트 절연층 및 p형 도핑 영역은 MIS(metal-insulator-semiconductor)구조로 형성된 고 전자 이동도 트랜지스터.
  7. 제 2항에 있어서,
    상기 제 1반도체층 및 상기 반도체 도핑층 사이에 형성된 절연층;을 포함하는 고 전자 이동도 트랜지스터.
  8. 기판 상에 형성된 제 1반도체층;
    상기 제 1반도체층 상에 형성된 제 2반도체층;
    상기 제 1반도체층 및 제 2반도체층의 리세스 영역에 형성된 것으로 p형 도핑영역을 포함하는 반도체 도핑층;
    상기 제 2반도체층의 양측 상에 형성된 소스 및 드레인;
    상기 소스 및 드레인이 형성된 영역을 제외한 제 2반도체층 및 반도체 도핑층 상에 형성된 게이트 절연층;
    상기 게이트 절연층 상에 형성된 게이트; 및
    상기 반도체 도핑층의 양측부의 제 1반도체층에 각각 형성된 2DEG영역;을 포함하며,
    상기 게이트 절연층은 상기 제 2반도체층 및 상기 반도체 도핑층 사이에 연장되어 형성된 고 전자 이동도 트랜지스터.
  9. 제 8항에 있어서,
    상기 게이트 절연층은 상기 반도체 도핑층 양측부에 연장되어 형성된 고 전자 이동도 트랜지스터.
  10. 기판 상에 제 1반도체층 및 제 2반도체층을 형성하는 단계;
    상기 제 2반도체층 및 제 1반도체층에 대해 식각 공정에 의하여 리세스 영역을 형성한 단계; 및
    상기 리세스 영역에 p형 도핑 영역을 포함하는 반도체 도핑층을 형성하는 단계;를 포함하며,
    상기 반도체 도핑층은 n형 도핑층을 더 포함하여 형성되는 고 전자 이동도 트랜지스터의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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