KR102021887B1 - 반도체 소자 - Google Patents

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Abstract

본 발명의 일 실시예는, 제1 밴드갭을 갖는 제1 반도체층과, 상기 제1 반도체층 상면에 서로 분리되어 배치된 제1 영역과 제2 영역을 포함하며 상기 제1 밴드갭보다 큰 제2 밴드갭을 갖는 제2 반도체층 및 상기 제2 반도체층의 상기 제1 영역과 상기 제2 영역 사이에 배치되며 상기 제1 반도체층의 적어도 일부까지 연장되고 상기 제1 및 제2 반도체층의 물질과 다른 반도체 물질로 이루어진 제3 반도체층을 포함하고, 상기 제3 반도체층은 불순물이 도프된 채널 영역을 구비하는 것을 특징으로 하는 반도체 소자를 제공한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다.
이종접합 전계 효과 트랜지스터(HFET)는 통신기술의 발달에 따라 고속, 대용량의 신호 전송을 위한 환경이나, 가전제품 내지 전기자동차와 같이 고전력의 사용 환경에 이용될 수 있다. 이러한 이종접합 전계 효과 트랜지스터는 밴드갭이 서로 다른 반도체층 간의 이종접합 계면에 높은 농도의 전자가 유기될 수 있어 전자 이동도가 높고, 고전력 소자로 사용될 수 있는 장점이 있다. 한편, 일반적으로 이종접합 전계 효과 트랜지스터는 노멀리-온(Normally-on) 특성을 지니고 있어, 오프(off) 상태로 만들기 위해서는 마이너스 전원을 인가하는 등의 전력소비 문제가 있다. 이에, 당 기술분야에서는 노멀리-오프(Narmally-off) 특성을 갖는 이종접합 전계효과 트랜지스터에 대한 연구가 요청되고 있다.
본 발명의 일 실시예는, 노멀리-오프 특성을 가지며, 우수한 온 저항과 문턱전압 특성을 갖는 반도체 소자를 제공할 수 있다.
다만, 본 발명의 목적은 이에만 제한되는 것은 아니며, 명시적으로 언급하지 않더라도 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있다.
본 발명의 일 실시예는, 제1 밴드갭을 갖는 제1 반도체층과, 상기 제1 반도체층 상면에 서로 분리되어 배치된 제1 영역과 제2 영역을 포함하며 상기 제1 밴드갭보다 큰 제2 밴드갭을 갖는 제2 반도체층 및 상기 제2 반도체층의 상기 제1 영역과 상기 제2 영역 사이에 배치되며 상기 제1 반도체층의 적어도 일부까지 연장되고, 상기 제1 및 제2 반도체층의 물질과 다른 반도체 물질로 이루어진 제3 반도체층을 포함하며, 상기 제3 반도체층은 불순물이 도프된 채널 영역을 구비하는 것을 특징으로 하는 반도체 소자를 제공한다.
상기 제1 및 제2 반도체층 간의 접합계면과 인접한 제1 반도체층의 상부 영역에는 상기 제3 반도체층에 의해 두 개의 영역으로 분리되는 2차원 전자가스층이 위치하며, 상기 채널 영역은 상기 분리된 2차원 전자가스층의 두 개의 영역과 각각 접하도록 배치될 수 있다.
상기 제1 및 제2 반도체층은 Ⅲ-V족 화합물 반도체로 이루어지며, 상기 제3 반도체층은 Ⅳ족 반도체로 이루어질 수 있다.
이 경우, 상기 제3 반도체층은 실리콘 반도체로 이루어지며, 상기 채널 영역은 p형 불순물이 도프된 실리콘 반도체로 이루어질 수 있다.
여기서, 상기 제3 반도체층은 단결정 실리콘 반도체로 이루어질 수 있다.
또한, 상기 제1 및 제2 반도체층은, 상기 제2 반도체층을 관통하여 적어도 상기 제1 반도체층의 일부까지 연장되는 리세스부를 가지고, 상기 제3 반도체층은 상기 리세스부 상에 배치될 수 있다.
이 경우, 상기 리세스부는 상기 제1 반도체층을 관통할 수 있다.
또한, 상기 제1 반도체층 하부에 배치된 반도체 기판을 더 포함하고, 상기 제3 반도체층은 상기 반도체 기판에서 돌출되어 상기 제1 반도체층을 관통하는 돌출부일 수 있다.
이 경우, 상기 돌출부는 상기 반도체 기판의 상면에 수직한 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 연장될 수 있다.
또한, 상기 제1 반도체층 하부에 배치된 기판 및 상기 제1 반도체층과 상기 기판 사이에 배치된 버퍼층을 더 포함할 수 있다.
상기 제2 반도체층의 제1 및 제2 영역 상에 각각 배치된 소스 전극과 드레인 전극 및 상기 소스 전극과 드레인 전극 사이에 배치된 게이트 전극을 더 포함하고, 상기 게이트 전극의 하면은 상기 소스 전극 및 드레인 전극의 하면 보다 높은 레벨에 배치될 수 있다.
본 발명의 일 실시예는, 돌출부가 구비된 반도체 기판과, 상기 반도체 기판 상에 서로 다른 밴드갭을 가지고 적층되며 상기 돌출부에 의해 제1 영역과 제2 영역으로 분리되는 제1 및 제2 반도체층을 포함하고, 상기 돌출부는 불순물이 도프된 채널 영역을 구비하는 것을 특징으로 하는 반도체 소자를 제공한다.
상기 제1 및 제2 반도체층 간의 접합계면과 인접한 제1 반도체층의 상부 영역에는 상기 돌출부에 의해 제1 영역과 제2 영역으로 분리되는 2차원 전자가스층이 위치하며, 상기 채널 영역은 상기 분리된 2차원 전자가스층의 제1 및 제2 영역과 각각 접하도록 배치될 수 있다.
상기 돌출부는 상기 제1 반도체층을 관통하여 적어도 상기 제2 반도체층의 상면까지 연장될 수 있다.
이 경우, 상기 제1 반도체층과 반도체 기판 사이에 배치된 버퍼층을 더 포함하고, 상기 돌출부는 상기 버퍼층을 관통하여 적어도 상기 제2 반도체층의 상면까지 연장될 수 있다.
덧붙여, 상기한 과제의 해결 수단은 본 발명의 특징을 모두 열거한 것은 아니다. 본 발명의 다양한 특징과 그에 따른 장점과 효과는 아래의 구체적인 실시형태를 참조하여 보다 상세하게 이해될 수 있다.
본 발명의 일 실시형태에 따르면, 노멀리-오프 특성을 가지며, 우수한 온 저항과 문턱전압 특성을 갖는 반도체 소자를 얻을 수 있다.
다만, 본 발명의 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 언급되지 않은 다른 기술적 효과는 아래의 기재로부터 당업자에게 보다 쉽게 이해될 수 있다.
도 1은 본 발명의 일 실시형태에 따른 반도체 소자를 나타낸 사시도이다.
도 2는 도 1의 변형된 실시형태에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 3a 내지 도 3f는 도 2의 실시형태에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 4a 및 도 4b는 도 2의 변형된 실시형태에 따른 반도체 소자를 설명하기 위한 단면도이다
도 5는 도 2의 변형된 실시형태에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시형태에 따른 반도체 소자의 일부를 절개하여 나타낸 사시도이다.
도 7은 도 6의 변형된 실시형태에 따른 반도체 소자의 일부를 절개하여 나타낸 사시도이다.
도 8a 내지 도 8e는 도 7의 실시형태에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 9는 도 7의 변형된 실시형태에 따른 반도체 소자를 설명하기 위한 단면도이다
도 10은 본 발명의 일 실시형태에 따른 반도체 소자를 나타낸 상면도이다.
도 11 및 도 12는 본 발명의 일 실시형태에 따른 반도체 소자를 이용한 장치를 예시적으로 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 본 명세서에서 '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 반도체 소자가 배치되는 방향에 따라 달라질 수 있다.
도 1은 본 발명의 일 실시형태에 따른 반도체 소자(1)를 나타낸 사시도이다.
도 1을 참조하면, 일 실시형태에 따른 반도체 소자(1)는 제1 밴드갭을 갖는제1 반도체층(110)과, 상기 제1 반도체층(110) 상에 배치되며, 상기 제1 밴드갭보다 큰 제2 밴드갭을 갖는 제2 반도체층(120)과, 제3 반도체층(130)을 포함한다.
상기 제2 반도체층(120)은 상기 제1 반도체층 상면에 서로 분리되어 배치된 제1 영역(R1)과 제2 영역(R2)을 포함하며, 상기 제3 반도체층(130)은 상기 제2 반도체층(120)의 제1 영역(R1)과 제2 영역(R2) 사이에 배치된다.
상기 제1 반도체층(110) 하부에는 기판(101)이 배치될 수 있다. 상기 기판(101)은 반도체 성장용으로 제공되는 것으로, 도전성 또는 절연성 물질일 수 있다. 예를 들어, 상기 기판(101)은 사파이어, 실리콘(Si), 실리콘 카바이드(SiC), 질화갈륨(GaN), 질화알루미늄(AlN) 또는 산화아연(ZnO)으로 이루어질 수 있다.
상기 제1 반도체층(110) 및 제2 반도체층(120)은 예를 들면 III-V족 화합물 반도체로 이루어질 수 있으며, 예컨대 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN) 및 인듐 알루미늄 질화갈륨(InAlGaN)에서 선택된 어느 하나로 형성될 수 있다. 상기 제2 반도체층(120)은 상기 제1 반도체층(110)의 밴드갭보다 큰 밴드갭을 가지며, 상기 제1 반도체층(110) 상에 적층된다. 예를 들어, 상기 제1 반도체층(110)은 GaN으로 이루어지고, 상기 제2 반도체층(120)은 AlGaN으로 이루어질 수 있다.
이 경우, 상이한 밴드갭을 갖는 2개의 반도체층 간의 이종접합에 의해 상기 제1 및 제2 반도체층(110, 120) 간의 접합계면에 인접한 제1 반도체층(110)의 상부에는 2차원 전자가스층(2DEG: g)이 유발된다.
일 실시형태에 따르면, 상기 제1 및 제2 반도체층(110, 120)은 의도적으로 불순물이 도핑되지 않은 언도프 반도체일 수 있으나, 이에 제한되는 것은 아니며 불순물이 도핑된 반도체로 구현될 수도 있다. 예를 들면 n형 불순물이 도핑된 반도체로 구현될 수도 있다.
일 실시형태에서, 상기 제2 반도체층(120)의 제1 및 제2 영역(R1, R2) 상에는 각각 소스 전극(11)과 드레인 전극(12)이 배치될 수 있다.
상기 소스 전극(11) 및 드레인 전극(12)은 상기 제2 반도체층(120)과 오믹접촉을 이룰 수 있다. 상기 소스 전극(11) 및 드레인 전극(12)은 Cr, Al, Ta, Ti, Au, W, TiN, Ni 및 이들의 합금으로 구성되는 그룹으로부터 선택된 적어도 하나의 물질을 포함할 수 있다. 여기서, 상기 소스 전극(11)과 드레인 전극(12)은 동일한 금속 물질로 형성된 것으로 예시되었으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 소스 전극(11) 및 드레인 전극(12)은 2 이상의 금속물질이 적층된 구조, 예컨대 Ti/Al/Ni/Au이 적층된 구조를 가질 수 있다.
상기 제3 반도체층(130)은 상기 제2 반도체층(120)의 제1 영역(R1)과 제2 영역(R2) 사이에서 상기 제1 영역(R1)과 제2 영역(R2)이 분리되도록 배치될 수 있으며, 상기 제1 반도체층(110)의 적어도 일부까지 연장될 수 있다. 이에 따라, 상기 제1 및 제2 반도체층(110, 120) 간의 이종접합에 의해 상기 제1 반도체층(110)의 상부에 유발되는 2차원 전자가스층(g)은 상기 제3 반도체층(130)을 사이에 두고 두 개의 영역으로 분리될 수 있다. 즉, 상기 반도체 소자(1)의 동작 온(On)시 전류의 흐름은 상기 2차원 전자가스층(g)을 통해 이루어지는데, 일 실시형태는 제3 반도체층(130)이 2차원 전자가스층(g)을 분리시키므로, 게이트 전압이 0V인 경우 전류의 흐름이 차단되는 노멀리-오프 동작이 가능한 반도체 소자가 구현될 수 있다.
일 실시형태의 반도체 소자(1)에서, 상기 제1 및 제2 반도체층(110, 120)은 도 1에 도시된 바와 같이 제2 반도체층(120)을 관통하여 적어도 상기 제1 반도체층(110)의 일부까지 연장되는 리세스부(r1)를 포함하고, 상기 제3 반도체층(130)은 상기 리세스부(r1) 상에 배치될 수 있다. 여기서, 상기 리세스부(r1)는 x방향으로 연장되어 2차원 전자가스층(g)을 두 개의 영역으로 분리시킬 수 있다.
일반적으로, 노멀리-오프 동작을 구현하고자 상기 2차원 전자가스층(g)을 분리시키는 리세스부(r1)를 형성할 경우, 반도체 소자의 동작 특성은 리세스부(r1)의 두께(ta)와 폭(d)에 의해 결정되며, 따라서 리세스부의 두께(ta)와 폭(d)의 정밀한 제어가 요구된다. 또한, 높은 문턱전압이 요구되는 환경에서 사용되는 반도체 소자는 리세스부(r1)의 두께(ta)나 폭(d)을 크게 설정할 필요가 있으나, 이 경우 소자의 온(On) 저항이 함께 증가하는 문제가 제기될 수 있다.
반면, 일 실시형태의 반도체 소자(1)에 따르면, 상기 2차원 전자가스층(g)은 상기 리세스부(r1) 상에 배치된 제3 반도체층(130)에 의해 분리되며, 상기 제3 반도체층(130)은 불순물을 포함하는 채널 영역(c)을 포함한다.
상기 채널 영역(c)은 상기 제3 반도체층에 의해 분리된 2차원 전자가스층(g)의 두 영역과 각각 접하도록 배치될 수 있으며, 게이트 전극(13)에 문턱전압 이상의 전압이 인가되면 상기 분리된 2차원 전자가스층(g)을 서로 연결하는 채널을 형성할 수 있다.
이에 제한되는 것은 아니지만, 상기 채널 영역(c)은 상기 제3 반도체층(130)에 불순물을 주입하여 형성될 수 있다. 예를 들면, 상기 제3 반도체층(130)에 p형 도펀트를 주입하여 채널 영역(c)을 형성할 수 있다. 이 경우, 게이트 전극(13)에 문턱전압 이상의 (+)전압이 인가되면 전계 효과에 의해 p형 도펀트가 상기 게이트 전극(13)이 배치된 방향의 반대방향으로 이동됨으로써 상기 채널 영역(c)에는 공핍영역이 형성되고, 상기 분리된 2차원 전자가스층(g)은 상기 공핍영역을 경유하여 전류가 흐르게 된다.
이 경우, 일 실시형태의 반도체 소자(1)는 상기 채널 영역(c)에 포함된 불순물의 도핑량에 따라 문턱전압이 결정될 수 있다. 구체적으로, 높은 문턱전압이 요구되는 반도체 소자를 구현하고자 할 경우, 채널 영역(c)에 포함된 p형 도펀트의 도핑량을 크게 설정하고, 반대로 낮은 문턱전압이 요구되는 반도체 소자는 p형 도펀트의 도핑량을 작게 설정함으로써 구현할 수 있다. 즉, 일 실시형태에 따르면, 상기 리세스부(r1)의 두께(ta)와 폭(d)의 정밀한 제어가 없더라도, 상기 채널 영역(c)에 포함된 불순물의 도핑량을 제어함으로써 문턱전압을 달리 설정할 수 있으며, 아울러 문턱전압이 클 경우 온(On) 저항이 함께 증가하는 이른바 트레이드-오프 관계에 종속되지 않는 노멀리-오프 동작의 반도체 소자를 구현할 수 있다. 한편, 상기 채널 영역(c)은 상기 게이트 절연층(22)과 소정 거리 이격되어 형성된 것으로 도시되었으나, 이에 제한되는 것은 아니므로, 상기 게이트 절연층(22)의 하면과 접하도록 상기 제3 반도체층(130) 내에서 상부로 연장되어 형성될 수도 있다.
이에 제한되는 것은 아니지만, 상기 제3 반도체층(130)은 상기 제1 및 제2 반도체층(110, 120)과 다른 물질로 이루어질 수 있으며, 예를 들면 IV족 반도체로 이루어질 수 있다. 이때, 상기 제3 반도체층(130)은 실리콘 반도체로 이루어질 수 있다. 예를 들면 상기 제3 반도체층(130)은 비정질 실리콘, 다결정 실리콘 및 단결정 실리콘 중 적어도 하나로 이루어질 수 있다. 단결정 실리콘은 저항이 낮고, 캐리어의 이동도가 높은 특성이 있어 전류가 보다 원활하게 채널을 통과할 수 있으며, 이에 따라 반도체 소자의 온(On)저항 특성이 보다 개선될 수 있다.
아울러, 상기 제3 반도체층(130)으로 III-V족 반도체(예컨대, GaN)가 아닌 IV족 반도체(예컨대, Si)를 이용하는 경우, 후술할 바와 같이 상기 제3 반도체층(130) 상에 보다 고품질의 게이트 절연층(22)을 형성할 수 있다.
일 실시형태에서, 상기 제3 반도체층(130) 상에는 게이트 절연층(22)이 배치될 수 있다. 상기 게이트 절연층(22)은 절연물질, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 질화물(HfN) 또는 Al2O3등의 금속산화물로 이루어질 수 있다.
일 실시형태에서, 상기 제3 반도체층(130) 상에 배치된 게이트 절연층(22)은 열산화막일 수 있다. 일반적으로, III-V족 반도체, 예컨대 GaN계 반도체층 상에 산화막을 형성하는 경우, GaN계 반도체층의 손상 가능성을 고려하여 약 250℃ 내지 300℃의 온도에서 산화막을 형성하므로, 고품질의 절연층을 형성하기 어려운 문제가 있다. 반면, 일 실시형태의 경우, 상기 제3 반도체층(130)으로서 IV족 반도체, 예를 들면 실리콘(Si) 반도체를 이용하는 경우, 상기 게이트 절연층(22)의 증착 시 약 900℃ 이상의 고온 공정이 가능하므로, 불순물 농도가 저감된 고품질의 열산화막으로 게이트 절연층(22)을 형성할 수 있다.
상기 게이트 절연층(22) 상에는 게이트 전극(13)이 배치될 수 있다. 상기 게이트 전극(13)은 Cr, Al, Ta, Ti, Au, W, TiN, Ni 및 이들의 합금으로 구성되는 그룹으로부터 선택된 적어도 하나의 물질을 이용하여 형성될 수 있다.
또한, 상기 소스 전극(11)과 게이트 전극(13) 및 드레인 전극(12)과 게이트 전극(13) 사이에는 원하지 않은 전기적 단락을 방지하기 위해 패시베이션층(24)이 배치될 수 있다.
일 실시형태에 따르면, 채널 영역(c)에 포함되는 불순물의 도핑량을 제어함으로써 리세스부(r1)의 형태에 무관하게 문턱전압을 정밀하게 설정할 수 있고, 온(On) 저항 특성이 개선된 노멀리-오프 특성을 갖는 반도체 소자를 얻을 수 있다.
도 2는 도 1의 변형된 실시형태를 설명하기 위한 사시도이다. 여기서는, 도 1의 실시형태와 동일하게 적용될 수 있는 사항은 생략하고, 달라진 구성을 설명하기로 한다.
도 2를 참조하면, 일 실시형태에 따른 반도체 소자(2)는 기판(101)과 제1 반도체층(110) 사이에 배치된 버퍼층(103)을 더 포함할 수 있다. 상기 버퍼층(103)은 상기 기판(101)과 제1 반도체층(110) 간의 격자상수와 열팽창 계수 불일치로 인해 반도체층의 품질이 저하되는 것을 완화하기 위해 제공된다. 이에 제한되는 것은 아니지만, 상기 버퍼층(103)은 예를 들면 알루미늄 질화막(AlN)으로 이루어질 수 있다. 다만 이에 제한되는 것은 아니다. 예를 들면 GaN, ZrB2, HfB2, ZrN, HfN, TiN 등의 물질도 상기 버퍼층(103)으로 채용될 수 있으며, 상기 버퍼층(103)은 복수의 층의 조합으로 형성될 수도 있다.
아울러, 상기 반도체 소자(2)는 상기 버퍼층(103)과 상기 제1 반도체층(110) 사이에 배치된 고저항 반도체층(105)을 더 포함할 수 있다. 상기 고저항 반도체층(105)은 누설전류를 방지하기 위해 상대적으로 높은 저항을 가질 수 있으며, 예를 들어, 상기 제1 반도체층(110)보다 높은 저항을 가질 수 있다. 예를 들면, 상기 고저항 반도체층(105)은 반절연성 GaN층일 수 있다. 또한, 상기 고저항 반도체층(105)은 Al의 조성이 점진적으로 그레이딩되는 AlGaN층으로 이루어져, 누설전류를 효과적으로 차단하는 기능을 수행할 수 있다.
이하에서는, 도 3a 내지 도 3f를 참조하여 상술한 도 2의 실시형태에 따른 반도체 소자(2)를 제조하는 방법을 보다 상세하게 설명하기로 한다.
일 실시형태에 따른 제조방법은, 도 3a에 도시된 바와 같이, 기판(101) 상에 제1 밴드갭을 갖는 제1 반도체층(110)과, 상기 제1 밴드갭 보다 큰 제2 밴드갭을 갖는 제2 반도체층(120)을 형성하는 단계(S10)부터 시작될 수 있다. 이 경우, 상이한 밴드갭을 갖는 2개의 반도체층 간의 이종접합에 의해 상기 제1 및 제2 반도체층(110, 120) 간의 접합계면에 인접한 제1 반도체층(110)의 상부에는 2차원 전자가스층(g)이 유발될 수 있다.
일 실시형태에서, 상기 제1 반도체층(110)은 상기 기판(101) 상에 버퍼층(103) 및/또는 고저항 반도체층(105)을 형성한 이후 상기 버퍼층(103) 및/또는 고저항 반도체층(105) 상에 형성할 수도 있다.
본 단계(S10)는 당 기술 분야에서 공지된 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 분자선 에피택시(Molecular Beam Epitaxy, MBE) 등과 같은 반도체층 성장 공정을 이용하여 수행될 수 있다.
다음으로, 도 3b에 도시된 바와 같이, 상기 제2 반도체층(120)을 관통하여 적어도 상기 제1 반도체층(110)의 일부까지 연장되는 리세스부(r1)를 형성한다(S20). 이 경우, 상기 제2 반도체층(120)과, 상기 제1 반도체층(110)의 일부는 상기 리세스부(r1)에 의해 제1 영역(R1)과 제2 영역(R2)으로 분리될 수 있다. 이에 따라, 상기 제1 반도체층(110) 상부에 유발되는 2차원 전자가스층(g)이 상기 리세스부(r1)에 의해 분리되는 것으로 이해될 수 있다. 본 단계(S20)는 예를 들면, 건식 식각 또는 습식 식각과 같은 반도체층 식각공정을 이용하여 수행될 수 있다.
다음으로, 상기 리세스부(r1) 상에 제3 반도체층(130)을 형성한다(S30). 상기 제3 반도체층(130)은 상기 리세스부(r1)의 적어도 일부를 메우도록 형성되며, 상기 2차원 전자가스층(g)은 상기 제3 반도체층(130)에 의해 두 개의 영역으로 분리되어 이격되는 형태가 된다고 할 수 있다.
이에 제한되는 것은 아니지만, 상기 제3 반도체층(130)은 상기 제1 및 제2 반도체층(110, 120)과 다른 물질로 이루어질 수 있으며, 예컨대 IV족 반도체일 수 있다. 이 경우, 상기 제3 반도체층(130)은 비정질 실리콘, 다결정 실리콘 및 단결정 실리콘 중 적어도 하나로 이루어질 수 있다. 여기서, 단결정 실리콘은 저항이 낮고 캐리어의 이동도가 높은 특성을 가지므로, 반도체 소자의 온(On)저항 특성이 보다 개선될 수 있다.
본 단계(S30)는 예를 들면, 도 3c에 도시된 바와 같이 상기 제2 반도체층(120) 및 리세스부(r1) 상에 비정질 실리콘 또는 다결정 실리콘으로 이루어지는 반도체층(130')을 증착하는 단계(S31)를 포함할 수 있다.
이후, 상기 증착된 비정질 실리콘 또는 다결정 실리콘으로 이루어지는 반도체층(130') 중 상기 제2 반도체층(120) 상에 형성된 영역을 연마 등의 공정을 이용하여 제거하고(S32), 상기 잔여하는 비정질 실리콘 또는 다결정 실리콘으로 이루어지는 반도체층(130')에 레이저 어닐링 및/또는 고온 어닐링을 적용하여 상기 반도체층(130')을 재결정화 시키며(S33), 이에 따라 도 3d에 도시된 것과 같이 단결정 실리콘으로 이루어지는 제3 반도체층(130)을 형성할 수 있다.
다음으로, 도 3e에 도시된 바와 같이, 상기 제3 반도체층(130) 상에 게이트 절연층(22)을 형성한다(S40). 상기 게이트 절연층(22)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 질화물(HfN) 또는 Al2O3등의 금속산화물로 이루어질 수 있다.
일 실시형태에서, 상기 게이트 절연층(22)은 퍼니스(Furnace) 장비 등을 이용하여 약 900℃ 이상의 온도에서 형성되는 열산화막일 수 있다. 특히, 제3 반도체층(130)으로 실리콘(Si) 반도체를 이용하는 경우, 게이트 산화막 형성 시 GaN계 반도체층 상에 산화막을 형성하는 경우에 비해 고온 공정을 적용할 수 있으므로, 불순물이 저감된 고품질의 게이트 절연층(22)을 얻을 수 있다. 이에 제한되는 것은 아니지만, 이 경우 상기 열산화막은 SiO2로 이루어질 수 있다. 이때, 제3 반도체층(130)으로 실리콘 반도체를 채용할 경우, 상기 제3 반도체층(130)의 상면에서 일부 두께(tb)까지는 산화작용에 의해 게이트 절연층(22)으로 변형될 수 있으며, 이에 따라 상기 게이트 절연층(22)은 새롭게 증착되는 산화막 두께(tc)의 합에 의해, 전체 tb+tc의 두께로 제공될 수 있다. 추후 공정에서 상기 게이트 절연층(22) 상에 게이트 전극(13)을 배치할 경우, 상기 게이트 전극(13)은 그 하면이 소스 전극(11) 및 드레인 전극(12)의 하면보다 높은 레벨(도 3f의 tc참조)에 위치할 수 있다. 다만, 이에 한정되는 것은 아니므로, 도 5와 관련된 설명에서 후술할 바와 같이, 상기 게이트 전극(13)의 하면은 소스 전극(11) 및 드레인 전극(12)의 하면보다 낮은 레벨에 위치할 수도 있다.
한편, 상기 게이트 절연층(22)은 플라즈마 강화 화학증기증착(Plasma enhanced chemical vapor deposition, PECVD), 저압 화학기상증착(Low pressure CVD, LPDVD), 원자층 증착(Atomic layer deposition, ALD) 등의 공정을 이용해서 형성할 수도 있다.
다음으로, 상기 제3 반도체층(130)에 불순물을 포함하는 채널 영역(c)을 형성한다(S50). 본 단계(S50)는 이온 임플란트 공정을 이용하여 상기 제3 반도체층(130)에 불순물을 주입하는 것으로 수행될 수 있다.
상기 채널 영역(c)은 상기 제1 반도체층(110)과 제2 반도체층(120)의 접합계면에 인접한 제1 반도체층(110)의 상부 영역, 보다 구체적으로는 상기 제1 및 제2 반도체층(110, 120)의 이종 접합에 의해 유발되는 2차원 전자가스층(g)이 형성된 영역과 대응되는 위치를 타겟으로 하여 불순물을 주입하는 것으로 형성될 수 있다.
이에 제한되는 것은 아니지만, 일 실시형태에서 상기 불순물은 p형 도펀트일 수 있으며, p형 도펀트로는 예컨대 Mg, Be, B 등을 이용할 수 있다. 일 실시형태에서, 상기 제3 반도체층(130)을 실리콘 반도체로 형성하는 경우, 상기 채널 영역(c)은 p형 불순물이 도프된 실리콘 반도체가 될 수 있다.
다음으로, 상기 게이트 절연층(22) 상에 게이트 전극(13)을 배치하고, 상기 제2 반도체층(120)의 제1 및 제2 영역(R1, R2) 상에 소스 전극(11)과 드레인 전극(12)을 각각 배치하여 도 3f에 도시된 것과 같은 반도체 소자가 얻어질 수 있다.
일 실시형태에서, 상기 소스 전극(11)과 게이트 전극(13) 및 드레인 전극(12)과 게이트 전극(13) 사이에는 원하지 않은 전기적 단락을 방지하기 위해 패시베이션층(24)을 더 형성할 수 있다.
도시된 바와 같이, 상기 소스 전극(11), 게이트 전극(13) 및 드레인 전극(12)과 각각 접속되는 소스 패드(11p), 게이트 패드(13p) 및 드레인 패드(12p)를 더 포함할 수 있다. 상기 패드전극들 간의 원하지 않은 전기적 단락을 방지하고자 상부 패시베이션층(26)이 더 형성될 수 있다. 상기 패시베이션층(24) 및 상부 패시베이션층(26)은 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 질화물(HfN) 또는 Al2O3등의 금속산화물과 같은 절연물질로 이루어질 수 있다.
도 4a 및 도 4b는 도 2의 변형된 실시형태를 설명하기 위한 단면도이다. 여기서는, 도 2의 실시형태와 동일하게 적용될 수 있는 사항은 생략하고, 달라진 구성을 설명하기로 한다.
도 4a를 참조하면, 일 실시형태에 따른 반도체 소자(3)는 제2 반도체층(120)의 분리된 제1 및 제2 영역(R1, R2)사이에 배치되며, 제1 반도체층(110)을 관통하는 제3 반도체층(130)을 포함할 수 있다.
일 실시형태는, 상기 제2 반도체층(120)과 상기 제1 반도체층(110)을 모두 관통하는 리세스부(r2)를 포함하고, 상기 리세스부(r2)를 메우도록 상기 리세스부 (r2)상에 제3 반도체층(130)이 배치된 형태로 이해될 수 있을 것이다.
상기 제3 반도체층(130)에 의해 분리된 2차원 전자가스층(g)은 상기 제3 반도체층(130)에 포함된 채널 영역(c)과 접하며, 반도체 소자(3)의 문턱전압 및 온(On) 저항 특성은 상기 채널 영역(c)에 포함된 불순물의 도핑량에 따라 적절히 설정될 수 있다.
일 실시형태에서, 상기 제3 반도체층(130)은 상기 제1 및 제2 반도체층(110, 120)을 관통하여 고저항 반도체층(105)의 일부까지 연장되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 구체적으로, 도 4b에 도시된 반도체 소자(4)와 같이, 상기 제3 반도체층(130)은 상기 고저항 반도체층(105) 및 버퍼층(103)을 관통하여 기판(101)까지 연장될 수 있다.
즉, 도 4b의 실시형태는, 상기 기판(101) 상에 배치된 복수의 층(예컨대, 제1 및 제2 반도체층(110, 120)과 고저항 반도체층(105) 및 버퍼층(103))을 모두 관통하여 상기 기판(101)까지 연장되는 리세스부(r3)를 포함하고, 상기 제3 반도체층(130)은 상기 리세스부(r3)를 메우도록 배치된 형태로 이해될 수 있다.
아울러, 도 4a 및 도 4b에 도시된 바와 같이, 상기 제3 반도체층(130) 상에는 게이트 절연층(22')이 배치될 수 있다. 상기 게이트 절연층(22')은 앞서 설명한 것과 달리, 상기 제3 반도체층(130)의 일부가 산화되어 게이트 절연층(22')으로 변형된 영역(도 3e의 tb참조)을 포함하지 않을 수 있다. 이 경우, 상기 게이트 절연층(22')은 그 하면이 상기 제2 반도체층(120)의 상면과 동일한 레벨을 갖도록 배치된 형태가 될 수 있다.
도 5는 도 2에서 변형된 실시형태를 설명하기 위한 단면도이다. 도 2의 실시형태와 동일하게 적용될 수 있는 사항은 생략하고, 달라진 구성을 설명하기로 한다.
도 5를 참조하면, 일 실시형태에 따른 반도체 소자(5)는 제2 반도체층(120)의 분리된 제1 및 제2 영역(R1, R2)사이에 배치되며, 상기 제1 반도체층(110)의 적어도 일부까지 연장되는 제3 반도체층(130)을 포함한다.
일 실시형태에서, 상기 제3 반도체층(130)은 상기 제2 반도체층(120)을 관통하여 상기 제1 반도체층(110)의 일부까지 연장된 리세스부(r1) 상에 배치된다. 여기서, 도 2의 실시형태와 다르게, 상기 제3 반도체층(130)은 상기 리세스부(r1)를 완전히 메우는 형태가 아니라, 일부까지만 메우도록 배치될 수 있다.
상기 제3 반도체층(130)은 상기 제1 및 제2 반도체층(110, 120) 간의 접합계면에 인접한 제1 반도체층(110)의 상부에 유발되는 2차원 전자가스층(g)을 분리시킬 수 있도록, 상기 제1 및 제2 반도체층(110, 120)의 접합계면이 게재된 높이까지는 리세스부(r1)를 메우도록 배치될 수 있다. 일 실시형태에 따르면, 상기 제3 반도체층(130)의 상면은 상기 제2 반도체층(120)의 상면보다 낮은 레벨을 가질 수 있다.
상기 제3 반도체층(130) 상에는 게이트 절연층(22'')이 게재될 수 있다. 일 실시형태에서, 상기 게이트 절연층(22'')은 제3 반도체층(130) 상부에 배치되되, 상기 소스 전극(11) 및 드레인 전극(12)의 측면까지 연장되어, 소스 전극(11), 게이트 전극(13) 및 드레인 전극(12) 간의 원하지 않은 전기적 단락을 방지하는 기능도 함께 수행할 수 있다.
일 실시형태에서, 제3 반도체층(130)이 리세스부(r1)를 일부까지만 메우도록 배치됨에 따라, 상기 게이트 절연층(22'')은 상기 제3 반도체층(130)이 배치된 영역의 상부에서 오목한 홈을 이룰 수 있다. 이 경우, 상기 게이트 절연층(22'') 상에 형성된 게이트 전극(13)은 그 하면이 소스 전극(11) 및 드레인 전극(12) 중 적어도 하나의 하면보다 일정 두께(td)만큼 낮은 레벨에 위치할 수 있다.
도 6은 본 발명의 일 실시형태에 따른 반도체 소자(6)를 설명하기 위한 일부 절단 사시도이다.
도 6을 참조하면, 일 실시형태에 따른 반도체 소자(6)는 반도체 기판(201)과, 상기 반도체 기판(201) 상에 배치되되, 서로 다른 밴드갭을 가지고 적층되는 제1 및 제2 반도체층(210, 220)을 포함한다. 일 실시형태에서, 상기 반도체 기판(201)은 돌출부(p)를 구비하며, 상기 제1 및 제2 반도체층(210, 220)은 상기 돌출부(p)에 의해 제1 영역(R1)과 제2 영역(R2)으로 분리된다.
상기 제1 및 제2 영역(R1, R2)에 배치된 제2 반도체층(220) 상에는 각각 소스 전극(11)과 드레인 전극(12)이 배치된다. 상기 돌출부(p) 상에는 게이트 절연층(32)이 배치될 수 있으며, 상기 게이트 절연층(32) 상에는 게이트 전극(13)이 배치될 수 있다.
도 6에서는, 상기 돌출부(p)의 형상에 대한 이해를 돕기 위하여, 상기 돌출부(p)의 우측에 배치되는 제1 및 제2 반도체층(210, 220), 드레인 전극(12), 페시베이션층(34) 및 게이트 전극(13)의 일부가 생략되어 도시되었다.
상기 제1 반도체층(210)과 제2 반도체층(220)은 서로 다른 밴드갭을 가질 수 있다. 예를 들면 상기 제1 반도체층(210)은 제1 밴드갭을 가지며, 상기 제2 반도체층(220)은 상기 제1 반도체층(210)의 밴드갭(제1 밴드갭) 보다 큰 제2 밴드갭을 가질 수 있다. 이에 따라, 상기 제1 및 제2 반도체층(210, 220) 간의 접합계면에 인접한 제1 반도체층(210)의 상부에는 2차원 전자가스층(g)이 유발될 수 있다.
상기 돌출부(p)는 상기 제1 및 제2 반도체층(210, 220)을 각각 제1 영역(R1)과 제2 영역(R2)으로 분리시킨다. 이에 따라, 상기 2차원 전자가스층(g)은 돌출부(p)를 사이에 두고 분리되며, 상기 반도체 소자(6)는 게이트 전압이 0V인 경우 전류의 흐름이 차단되는 노멀리-오프 동작이 가능하게 된다.
한편, 상기 돌출부(p)는 상기 제1 반도체층(210)을 관통하여 상기 제2 반도체층(220)의 상면까지 연장되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 따라서, 도 9에서 후술할 바와 같이, 상기 돌출부(p)는 제1 반도체층(210)을 관통하되, 그 상면은 상기 제2 반도체층(220)의 상면보다 낮은 레벨에 위치할 수도 있다.
상기 돌출부(p)는 불순물을 포함하는 채널 영역(c)을 포함한다. 일 실시형태에서, 상기 채널 영역(c)은 상기 돌출부에 의해 분리된 2차원 전자가스층(g)의 두 영역과 각각 접하도록 배치될 수 있으며, 게이트 전극(13)에 문턱전압 이상의 전압이 인가되면 분리된 2차원 전자가스층(g)을 서로 연결하는 채널을 형성할 수 있다. 이에 제한되는 것은 아니지만, 상기 채널 영역(c)은 상기 돌출부(p)에 불순물을 주입하여 형성될 수 있다. 예를 들면, 상기 채널 영역(c)은 상기 돌출부(p)에 p형 도펀트를 주입하여 형성될 수 있다.
즉, 일 실시형태는, 도 1의 실시형태에서 제1 반도체층(210) 하부에 반도체 기판(201)이 배치되고, 제3 반도체층이 상기 반도체 기판(201)에서 돌출되어 상기 제1 반도체층(210)을 관통하는 돌출부(p)로 게재된 형태로도 이해될 수 있다.
한편, 상기 채널 영역(c)은 상기 게이트 절연층(32)과 소정 거리 이격되어 배치된 것으로 도시되었으나, 이에 제한되는 것은 아니므로, 상기 게이트 절연층(32)의 하면과 접하도록 형성될 수도 있다.
일 실시형태에서, 상기 반도체 기판(201)은 상기 돌출부(p)에 불순물 도핑이 가능한 반도체 물질이라면 특별히 한정되지 않으며, 제1 및 제2 반도체층(210, 220)을 이루는 물질과 동일한 물질이거나, 다른 물질로 이루어질 수 있다. 예를 들면, 상기 반도체 기판(201)은 실리콘(Si), 실리콘 카바이드(SiC), 또는 질화갈륨(GaN)으로 이루어질 수 있다. 실리콘으로 이루어지는 경우, 상기 반도체 기판(201) 상에 반도체층(예컨대, 제1 및 제2 반도체층(210, 220)) 성장이 용이하도록 단결정 실리콘으로 이루어질 수 있다. 다만, 이에 제한되는 것은 아니므로, 상기 반도체 기판(201)은 예를 들어 상기 반도체 기판(201)은 비정질 실리콘이나 다결정 실리콘으로 이루어질 수도 있다.
일 실시형태에서, 상기 돌출부(p) 상에는 게이트 절연층(32)이 배치된다. 상기 게이트 절연층(32)은 예를 들면 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 질화물(HfN) 또는 Al2O3등의 금속산화물과 같은 절연 물질로 이루어질 수 있다. 일 실시형태에서, 상기 반도체 기판(201)으로 실리콘(Si) 반도체를 이용하는 경우, 불순물 농도가 저감된 고품질의 열산화막으로 게이트 절연층(32)을 형성할 수도 있다.
상기 게이트 절연층(32) 상에는 게이트 전극(13)이 배치될 수 있다. 상기 게이트 전극(13)은 Cr, Al, Ta, Ti, Au, W, TiN, Ni 및 이들의 합금으로 구성되는 그룹으로부터 선택된 적어도 하나의 물질을 이용하여 형성될 수 있다.
제1 및 제2 영역(R1, R2)으로 분리된 상기 제2 반도체층(220) 상에는 각각 소스 전극(11) 및 드레인 전극(12)이 배치될 수 있다. 상기 소스 전극(11) 및 드레인 전극(12)은 Cr, Al, Ta, Ti, Au, W, TiN, Ni 및 이들의 합금으로 구성되는 그룹으로부터 선택된 적어도 하나의 물질을 포함할 수 있다. 여기서, 상기 소스 전극(11)과 드레인 전극(12)은 동일한 금속 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 2 이상의 금속물질이 적층된 구조, 예컨대 Ti/Al/Ni/Au이 적층된 구조를 가질 수 있다.
상기 소스 전극(11)과 게이트 전극(13) 및 드레인 전극(12)과 게이트 전극(13) 사이에는 원하지 않은 전기적 단락을 방지하기 위해 패시베이션층(34)이 배치될 수 있다.
일 실시형태에 따르면, 노멀리-오프 동작이 가능한 반도체 소자(6)를 구현함에 있어서 리세스부를 형성할 필요가 없는바 리세스부의 정밀한 두께나 폭의 제어가 요구되지 않으며, 채널 영역(c)의 불순물 도핑량을 제어하는 것을 통해 문턱전압을 용이하게 설정할 수 있는 반도체 소자를 얻을 수 있다. 아울러, 상기 제1 및 제2 반도체층(210, 220)은 돌출부(p)에 의해 제1 및 제2 영역(R1, R2)으로 분리된 반도체 기판(201) 상에서 성장되므로, 성장 시 발생하는 스트레인 등의 저감 효과로 인해 우수한 결정품질을 가질 수 있는 이점이 있다.
도 7은 도 6의 변형된 실시형태를 설명하기 위한 일부 절단 사시도이다. 여기서는, 도 6의 실시형태와 동일하게 적용될 수 있는 사항은 생략하고, 달라진 구성을 설명하기로 한다.
도 7을 참조하면, 일 실시형태에 따른 반도체 소자(7)는 반도체 기판(201)과 상기 제1 반도체층(210) 사이에 배치된 버퍼층(203)을 더 포함할 수 있다. 또한, 상기 버퍼층(203)과 제1 반도체층(210) 사이에 배치된 고저항 반도체층(205)을 더 포함할 수 있다. 이 경우, 상기 버퍼층(203) 및 고저항 반도체층(205)은 상기 돌출부(p)에 의해 제1 영역(R1)과 제2 영역(R2)으로 분리될 수 있다.
도 7에서는, 상기 돌출부(p)의 형상에 대한 이해를 돕기 위하여, 상기 돌출부(p)의 우측에 배치되는 버퍼층(203), 고저항 반도체층(205), 제1 및 제2 반도체층(210, 220), 드레인 전극(12), 페시베이션층(34) 및 게이트 전극(13)의 일부가 생략되어 도시되었다.
상기 버퍼층(203)은 상기 기판과 제1 반도체층(210) 간의 격자상수와 열팽창 계수 불일치로 인해 반도체층의 품질이 저하되는 것을 완화하기 위해 제공된다. 상기 버퍼층(203)은 알루미늄 질화막(AlN)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예를 들면 GaN, ZrB2, HfB2, ZrN, HfN, TiN 등의 물질도 상기 버퍼층(103)으로 채용될 수 있으며, 상기 버퍼층(103)은 복수의 층의 조합으로 형성될 수도 있다.
상기 고저항 반도체층(205)은 누설전류를 방지하기 위해 비교적 높은 저항을 가질 수 있다. 상기 고저항 반도체층(205)은 반절연성 GaN층일 수 있다. 또한, Al의 조성이 점진적으로 그레이딩되는 AlGaN층으로 이루어질 수도 있다.
이하에서는, 도 8a 내지 도 8e를 참조하여 상술한 도 7의 실시형태에 따른 반도체 소자(7)를 제조하는 방법을 보다 상세하게 설명하기로 한다.
일 실시형태에 따른 제조방법은, 도 8a에 도시된 바와 같이, 반도체 기판(201)을 마련하는 단계(S100)부터 시작될 수 있다. 일 실시형태에서, 상기 반도체 기판(201) 상에 게이트 절연층(32)을 미리 형성할 수 있다.
이에 제한되는 것은 아니지만, 상기 반도체 기판(201)으로 실리콘(Si) 반도체 를 이용하는 경우, 게이트 산화막 형성 시 GaN계 반도체층 상에 산화막을 형성하는 경우에 비해 고온 공정을 적용할 수 있으므로, 불순물이 저감된 고품질의 게이트 절연층(32)을 얻을 수 있다. 여기서, 상기 게이트 절연층(32)은 퍼니스 장비 등을 이용하여 약 900℃ 이상의 온도에서 형성되는 열산화막일 수 있다.
다만, 이에 제한되는 것은 아니므로 상기 게이트 절연층(32)은 플라즈마 강화 화학증기증착(Plasma enhanced chemical vapor deposition, PECVD), 저압 화학기상증착(Low pressure CVD, LPDVD), 원자층 증착(Atomic layer deposition, ALD) 등의 공정을 이용해서 형성할 수도 있다.
다음으로, 도 8b에 도시된 바와 같이, 상기 반도체 기판(201)에 돌출부(p)를 형성한다(S200). 상기 돌출부(p)는 상기 반도체 기판(201)에서 돌출부(p)가 형성될 영역을 제외한 나머지 영역을 제거하는 것으로 수행될 수 있다. 본 단계(S200)는, 예를 들면 식각공정 등을 이용할 수 있다.
다음으로, 도 8c에 도시된 바와 같이, 상기 반도체 기판(201) 상에 서로 다른 밴드갭을 갖는 제1 및 제2 반도체층(210, 220)을 형성한다(S300). 상기 제1 및 제2 반도체층(210, 220) 각각은 상기 돌출부(p)에 의해 제1 및 제2 영역(R1, R2)으로 분리되어 형성될 수 있다.
본 단계(S300)에서, 상이한 밴드갭을 갖는 2개의 반도체층 간의 이종접합에 의해 상기 제1 및 제2 반도체층(210, 220) 간의 접합계면에 인접한 제1 반도체층(210)의 상부에는 2차원 전자가스층(g)이 유발될 수 있다.
일 실시형태에서, 상기 제1 반도체층(210)은 상기 반도체 기판(201) 상에 버퍼층(203) 및/또는 고저항 반도체층(205)을 형성한 이후 상기 버퍼층(203) 및/또는 고저항 반도체층(205) 상에 형성할 수도 있다.
본 단계(S300)는 당 기술 분야에서 공지된 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 분자선 에피택시(Molecular Beam Epitaxy, MBE) 등과 같은 반도체층 성장 공정을 이용하여 수행될 수 있다.
다음으로, 도 8d에 도시된 바와 같이, 상기 돌출부(p)에 불순물을 포함하는 채널 영역(c)을 형성한다(S400). 본 단계(S400)는 이온 임플란트 공정을 이용하여 상기 돌출부(p)에 불순물을 주입하는 것으로 수행될 수 있다.
상기 채널 영역(c)은 상기 제1 반도체층(210)과 제2 반도체층(220)의 접합계면에 인접한 제1 반도체층(210)의 상부 영역, 보다 구체적으로는 상기 제1 및 제2 반도체층(210, 220)의 이종 접합에 의해 유발되는 2차원 전자가스층(g)이 형성된 영역과 대응되는 위치를 타겟으로 하여, 상기 돌출부(p)에 불순물을 주입하는 것으로 형성될 수 있다.
일 실시형태에서, 상기 불순물은 p형 도펀트일 수 있으며, p형 도펀트로는 예컨대 Mg, Be, B 등을 이용할 수 있다.
다음으로, 상기 게이트 절연층(32) 상에 게이트 전극(13)을 배치하고, 상기 제1 및 제2 영역(R1, R2)으로 분리된 제2 반도체층(220) 상에 각각 소스 전극(11)과 드레인 전극(12)을 배치하여, 도 8e에 도시된 것과 같은 반도체 소자가 얻어질 수 있다.
일 실시형태에서, 상기 소스 전극(11)과 게이트 전극(13) 및 드레인 전극(12)과 게이트 전극(13) 사이에는 원하지 않은 전기적 단락을 방지하기 위해 패시베이션층(34)을 더 형성할 수 있다.
또한, 일 실시형태에서, 상기 소스 전극(11), 게이트 전극(13) 및 드레인 전극(12)과 각각 접속되는 소스 패드(11p), 게이트 패드(13p) 및 드레인 패드(12p)를 더 형성할 수 있다. 상기 패드전극들 간의 원하지 않은 전기적 단락을 방지하기 위해, 상부 패시베이션층(36)이 더 형성될 수 있다.
상기 패시베이션층(34) 및 상부 패시베이션층(36)은 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 질화물(HfN) 또는 Al2O3등의 금속산화물과 같은 절연물질로 이루어질 수 있다. 상기 패시베이션층(34)과 상부 패시베이션층(36)은 서로 다른 물질일 수 있으나, 이에 제한되는 것은 아니므로 동일한 물질로 이루어질 수 있다.
일 실시형태에 따르면, 상기 게이트 전극(13)은 상기 소스 전극(11) 및 드레인 전극(12)보다 높은 레벨에 위치할 수 있다. 예를 들면, 도 8e에 도시된 바와 같이, 상기 게이트 전극(13)의 하면은 상기 게이트 절연층(32)의 두께(te)만큼 상기 소스 전극(11) 및 드레인 전극(12)의 하면보다 높은 레벨에 위치할 수 있다. 다만, 이에 제한되는 것은 아니므로, 도 9에서 후술할 바와 같이, 상기 게이트 전극(13)의 하면은 상기 소스 전극(11) 및 드레인 전극(12)의 하면 보다 낮은 레벨에 위치할 수 있다.
도 9는 도 7에서 변형된 실시형태를 설명하기 위한 단면도이다. 도 7의 실시형태와 동일하게 적용될 수 있는 사항은 생략하고, 달라진 구성을 설명하기로 한다.
도 9를 참조하면, 일 실시형태에 따른 반도체 소자(8)는 돌출부(p)를 구비하며, 제1 및 제2 반도체층(210, 220)은 상기 돌출부(p)에 의해 각각 제1 영역(R1)과 제2 영역(R2)으로 분리된다. 여기서, 도 7의 실시형태와 다르게, 상기 돌출부(p)는 그 상면이 상기 제2 반도체층(220)의 상면보다 낮은 레벨에 위치한다. 이 경우, 상기 돌출부(p)는 상기 제1 및 제2 반도체층(210, 220) 간의 접합계면에 인접한 제1 반도체층(210)의 상부에 유발되는 2차원 전자가스층(g)을 분리시킬 수 있도록, 적어도 상기 제1 반도체층(210)의 상면까지는 연장된다.
또한, 상기 돌출부(p) 상에는 게이트 절연층(32'')이 게재될 수 있다. 상기 게이트 절연층(32'')은 소스 전극(11), 게이트 전극(13) 및 드레인 전극(12) 간의 원하지 않은 전기적 단락을 방지하는 기능도 함께 수행할 수 있다.
일 실시형태에서, 상기 돌출부(p)는 제2 반도체층(220)의 상면보다 낮은 레벨에 위치함에 따라, 상기 게이트 절연층(32'')은 상기 돌출부(p)가 배치된 영역의 상부에서 오목한 홈을 이룰 수 있다. 이 경우, 상기 게이트 절연층(32'') 상에 형성된 게이트 전극(13)은 그 하면이 소스 전극(11) 및 드레인 전극(12)의 하면 중 적어도 하나의 하면보다 일정 두께(tf)만큼 낮은 레벨에 위치할 수 있다.
도 10은 본 발명의 일 실시형태에 따른 반도체 소자(9)의 상면도이다.
도 10의 실시형태는 예를 들면, 전술한 도 6의 실시형태에 적용될 수 있는 전극 구조를 설명하기 위한 상면도로 이해될 수 있다.
도 10을 참조하면, 일 실시형태에 따른 반도체 소자(9)의 소스 전극(11'), 게이트 전극(13') 및 드레인 전극(12')은 각각 가로 방향으로 연장되는 부분과 세로 방향으로 연장되는 부분을 포함할 수 있다.
구체적으로, 도 6의 실시형태를 기준으로 설명하면, 상기 돌출부(p)는 상기 반도체 소자의 반도체 기판(201) 상면을 기준으로, 상기 반도체 기판(201)의 상면에 수직한 제1 방향(예컨대, 세로 방향)으로 연장되는 부분과 상기 제1 방향에 수직한 제2 방향(예컨대, 가로 방향)으로 연장되는 부분을 포함하고, 상기 돌출부(p) 상에 게이트 절연층(32) 및 게이트 전극(13')이 적층된 구조로 이해될 수 있다.
이 경우, 제1 및 제2 영역(R1, R2)으로 분리된 2차원 전자가스층(g)을 연결하는 채널 영역(c)이 길게 형성될 수 있으므로, 소자의 온(On) 저항 특성이 보다 개선될 수 있다.
이하, 도 11 및 도 12에서는 일 실시형태에 따른 반도체 소자(1 내지 9)를 이용한 장치를 예시적으로 설명하기로 한다.
우선, 도 11에 도시된 바와 같이, 일 실시형태에 따른 반도체 소자(1 내지 9)는 전기자동차(1000)에 구비될 수 있다.
도 11을 참조하면, 일 실시형태에 따른 전기자동차(1000)는 배터리(1100) 및 모터(1400)를 포함한다. 일반적으로 차량의 구동을 위해서는 고전력이 필요하며, 배터리(1100) 출력을 승압하기 위한 수단이 요구된다. 이에, 전기자동차(1000)는 인버터(1200)를 구비할 수 있다. 상기 인버터(1200)는 상기 배터리(1100)로부터 인가된 전원을 3상의 교류 전력으로 변환하여 모터(1400)를 구동하기 위한 전원으로 변환할 수 있다.
일 실시형태에서, 상기 모터(1400)는 발전기로서 동작하는 기능을 겸할 수 있으며, 이에 따라 상기 모터(1400)에서 회생된 전력은 상기 인버터(1200)에서 다시 직류 전원으로 변환되고, 배터리(1100)에 충전될 수 있다.
일 실시형태에서, 상기 인버터(1200)는 스위칭 소자 및 다이오드를 포함하는 구동회로를 포함할 수 있다. 여기서, 상기 스위칭 소자는 고전력, 고온 환경에 적용가능한 파워 반도체 소자로서, 앞선 실시형태에서 설명한 반도체 소자일 수 있다. 또한, 상기 전기자동차(1000)는 인버터(1200)에 구비된 구동회로를 제어하기 위한 수단으로, 제어부(1300)를 더 포함할 수 있다. 이에 제한되는 것은 아니지만, 상기 제어부(1300)는 상기 구동회로에 구비된 스위칭 소자의 온/오프 등의 동작을 제어하는 신호를 제공하는 기능을 수행할 수 있다.
한편, 일 실시형태에 따른 반도체 소자(1 내지 9)는 도 12에 도시된 바와 같이, 태양광 발전시스템(2000)에 구비될 수 있다.
도 12를 참조하면, 일 실시형태에 따른 태양광 발전시스템(2000)은 태양광을 전기신호로 변환하여 PV(PhotoVoltaic) 신호를 출력하는 태양광 어레이(2100)와, PV 신호를 변환하여 계통(2300)으로 출력하는 전력 변환부(2200)를 포함한다. 상기 태양광 어레이(2100)는 적어도 하나 이상의 태양전지 셀을 포함할 수 있다.
상기 계통(2300)을 통해 출력되는 출력 전압/전류는 일반적으로 가정, 공장 등에 공급되는 가정용/산업용 상용 전원일 수 있다.
태양광 어레이(2100)가 생성하는 PV 신호는 전력 변환부(2200)를 통해 계통(2300)에 전달되는 출력 전압/전류로 변환된다. 따라서, 전력 변환부(2200)는 적어도 하나의 컨버터 회로와, 상기 컨버터 회로의 동작을 제어하는 제어회로를 포함할 수 있다. 일 실시예로서, 상기 제어회로는 펄스-폭-변조 신호(PWM)를 출력하여 전력 변환부(2200)의 동작을 제어할 수 있다. 전력 변환부(2200)의 동작을 효율적으로 제어하기 위해, 상기 제어회로는 전력 변환부(2200)에 입력 및 출력으로 각각 제공되는 PV 신호 및 계통 전압을 센싱할 수 있다. 한편, 상기 컨버터 회로와, 제어회로에는 스위칭 소자가 포함될 수 있다. 여기서, 상기 스위칭 소자는 고전력 환경에 적용 가능한 파워 반도체 소자로서, 앞선 실시형태에서 설명한 반도체 소자가 채용될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다.
101: 기판 201: 반도체 기판
103, 203: 버퍼층 105, 205: 고저항 반도체층
110, 210: 제1 반도체층 120, 220: 제2 반도체층
130: 제3 반도체층 p: 돌출부
11: 소스 전극 12: 드레인 전극
13: 게이트 전극 22, 32: 게이트 절연층
24, 34: 패시베이션층 g: 2차원 전자가스층
c: 채널 영역 R1: 제1 영역
R2: 제2 영역

Claims (10)

  1. 제1 밴드갭을 갖는 제1 반도체층;
    상기 제1 반도체층 상면에 서로 분리되어 배치된 제1 영역과 제2 영역을 포함하며, 상기 제1 밴드갭보다 큰 제2 밴드갭을 갖는 제2 반도체층; 및
    상기 제2 반도체층의 상기 제1 영역과 상기 제2 영역 사이에 배치되며, 상기 제1 반도체층의 적어도 일부까지 연장되고, 상기 제1 및 제2 반도체층의 물질과 다른 반도체 물질로 이루어진 제3 반도체층;을 포함하며,
    상기 제3 반도체층은 불순물이 도프된 채널 영역을 구비하고,
    상기 제1 및 제2 반도체층은 Ⅲ-V족 화합물 반도체로 이루어지며,
    상기 제3 반도체층은 Ⅳ족 반도체로 이루어진 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 및 제2 반도체층 간의 접합계면과 인접한 제1 반도체층의 상부 영역에는 상기 제3 반도체층에 의해 두 개의 영역으로 분리되는 2차원 전자가스층이 위치하며,
    상기 채널 영역은 상기 분리된 2차원 전자가스층의 두 개의 영역과 각각 접하도록 배치된 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 및 제2 반도체층은, 상기 제2 반도체층을 관통하여 적어도 상기 제1 반도체층의 일부까지 연장되는 리세스부를 가지고,
    상기 제3 반도체층은 상기 리세스부 상에 배치된 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 반도체층 하부에 배치된 반도체 기판을 더 포함하고,
    상기 제3 반도체층은 상기 반도체 기판에서 돌출되어 상기 제1 반도체층을 관통하는 돌출부인 것을 특징으로 하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 돌출부는 상기 반도체 기판의 상면에 수직한 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 연장되는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제2 반도체층의 제1 및 제2 영역 상에 각각 배치된 소스 전극과 드레인 전극; 및
    상기 소스 전극과 드레인 전극 사이에 배치된 게이트 전극;을 더 포함하고,
    상기 게이트 전극의 하면은 상기 소스 전극 및 드레인 전극의 하면 보다 높은 레벨에 배치된 것을 특징으로 하는 반도체 소자.
  8. 돌출부가 구비된 반도체 기판;
    상기 반도체 기판 상에 서로 다른 밴드갭을 가지고 적층되며, 상기 돌출부에 의해 제1 영역과 제2 영역으로 분리되는 제1 반도체층 및 제2 반도체층;을 포함하고,
    상기 돌출부는 상기 제1 및 제2 반도체층과 접촉하고,
    상기 돌출부는 불순물이 도프된 채널 영역을 구비하는 것을 특징으로 하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제1 및 제2 반도체층 간의 접합계면과 인접한 제1 반도체층의 상부 영역에는 상기 돌출부에 의해 제1 영역과 제2 영역으로 분리되는 2차원 전자가스층이 위치하며,
    상기 채널 영역은 상기 분리된 2차원 전자가스층의 제1 및 제2 영역과 각각 접하도록 배치된 것을 특징으로 하는 반도체 소자.
  10. 제8 항에 있어서,
    상기 돌출부는 상기 제1 반도체층을 관통하여 적어도 상기 제2 반도체층의 상면까지 연장되는 것을 특징으로 하는 반도체 소자.
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