KR101871712B1 - 질화물계 반도체 이종접합 반도체 소자 및 그 제조방법 - Google Patents

질화물계 반도체 이종접합 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자에 관한 것으로 특히, 질화물계 반도체 이종접합 반도체 소자 및 그 제조방법에 관한 것이다. 이러한 본 발명은, 상부에 2DEG층을 포함하는 질화물 반도체 버퍼층; 상기 버퍼층 상에 위치하는 장벽층; 상기 장벽층 상에 위치하는 소스 및 드레인 전극; 상기 소스 및 드레인 전극 사이에 위치하는 리세스 영역에 위치하는 금속 채널 전극; 상기 금속 채널 전극 상에 위치하는 절연층; 및 상기 절연층 상에 위치하는 게이트 전극을 포함하여 구성된다.

Description

질화물계 반도체 이종접합 반도체 소자 및 그 제조방법 {Nitride-based heterojunction semiconductor device and method for the same}
본 발명은 반도체 소자에 관한 것으로 특히, 질화물계 반도체 이종접합 반도체 소자 및 그 제조방법에 관한 것이다.
질화물 반도체는 광대역 밴드갭 화합물 반도체로, 가시광선 범위와 넓게는 자외선 범위까지 광을 방출하는 것이 가능하다. 청자색 레이저 다이오드 및 청색 발광 다이오드는 이미 개발이 완료되어 광픽업 장치, 신호등, 퍼블릭 디스플레이, 액정의 백라이트, 조명까지 넓은 분야에서 사용되고 있다. 최근에는 실리콘에 비해 높은 임계전계, 낮은 온 저항 특성이 주목되어, 차세대 반도체 소자의 재료로 선행 연구되고 있다.
고출력 전력 소자에는 최근에 주류로, 크게 MOSFET와 IGBT가 경쟁을 하고 있고, 이러한 질화물 반도체를 이용한 HEMT, MOSFET 등의 소자들이 연구되고 있다. 이 중에서 HEMT는 높은 전자의 이동도를 이용하여 고주파 특성의 통신소자 등에 이용되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 낮은 누설전류, 높은 전류밀도 및 내전압 특성과, 높은 문턱 전압을 가지는 특성 중 적어도 어느 하나 이상의 특성을 만족하는 질화물계 반도체 이종접합 반도체 소자 및 그 제조방법을 제공하고자 한다.
상기 기술적 과제를 이루기 위한 제 1관점으로서, 본 발명은, 상부에 2DEG층을 포함하는 질화물 반도체 버퍼층; 상기 버퍼층 상에 위치하는 장벽층; 상기 장벽층 상에 위치하는 소스 및 드레인 전극; 상기 소스 및 드레인 전극 사이에 위치하는 리세스 영역에 위치하는 금속 채널 전극; 상기 금속 채널 전극 상에 위치하는 절연층; 및 상기 절연층 상에 위치하는 게이트 전극을 포함하여 구성된다.
상기 기술적 과제를 이루기 위한 제 2관점으로서, 본 발명은, 기판 상에 질화물 반도체 버퍼층을 형성하는 단계; 상기 버퍼층 상에 장벽층을 형성하는 단계; 상기 장벽층 상에 캡층을 형성하는 단계; 상기 캡층 상에 소스 및 드레인 전극을 형성하는 단계; 상기 소스 및 드레인 전극 사이의 위치에 상기 버퍼층의 일부까지 제거하는 리세스 영역을 형성하는 단계; 상기 리세스 영역에 적어도 상기 장벽층 높이까지 금속 채널 전극을 형성하는 단계; 상기 금속 채널 전극 상에 절연층을 형성하는 단계; 및 상기 절연층 상에 게이트 전극을 형성하는 단계를 포함하여 구성된다.
본 발명은 다음과 같은 효과가 있는 것이다.
게이트 전극이 위치하는 부분에 리세스 영역이 위치하여 노멀리 오프(normally-off) 전류 특성을 가지는 소자를 구현할 수 있다. 또한, 금속 채널 전극에 의하여 채널이 연결됨으로써 드레인 전류가 감소하지 않을 수 있다.
노멀리 오프 특성을 갖는 소자를 구현할 수 있고, 이에 따른 전류 특성의 변화를 보상할 수 있는 효과가 있는 것이다.
도 1은 질화물계 반도체 이종접합 반도체 소자의 일례를 나타내는 단면도이다.
도 2 내지 도 7은 질화물계 반도체 이종접합 반도체 소자의 제조 과정의 일례를 나타내는 도면으로서,
도 2는 버퍼층 상에 장벽층을 형성하는 단계를 나타내는 단면도이다.
도 3은 장벽층 상에 캡층을 형성하는 단계를 나타내는 단면도이다.
도 4는 드레인 전극과 소스 전극을 형성하는 단계를 나타내는 단면도이다.
도 5는 리세스 영역을 형성하는 단계를 나타내는 단면도이다.
도 6은 금속 채널 전극을 형성하는 단계를 나타내는 단면도이다.
도 7은 절연층을 형성하는 단계를 나타내는 단면도이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
도 1에서 도시하는 바와 같이, 질화물계 반도체 이종접합 반도체 소자는, 상부에 2DEG(2-dimensional electron gas) 층(11)을 포함하는 질화물 반도체 버퍼층(10) 상에 장벽층(20)이 위치한다.
질화물 반도체 버퍼층(10)은 질화 갈륨(GaN) 반도체를 포함할 수 있고, 장벽층(20)은 알루미늄 질화 갈륨(AlGaN) 물질을 포함하여 이루어질 수 있다. 이때, AlGaN의 알루미늄(Al) 조성은 갈륨(Ga) 대비 10% 내지 50%(AlxGa1 - xN(0.1 ≤ x ≤ 0.5)일 수 있다.
2DEG 층(11)은 버퍼층(10)의 장벽층(20)과 접하는 부분에 위치하는 매우 얇은 부분으로서, 이 부분의 두께는 대략 1 nm 정도일 수 있다.
이러한 장벽층(20) 상에는 캡층(30)이 더 위치할 수도 있다. 캡층(30)은, 질화 알루미늄 갈륨(AlGaN) 물질을 포함하여 이루어질 수 있다. 여기서 알루미늄의 조성은 갈륨 대비 0 내지 100%(AlyGa1 - yN(0 ≤ y ≤ 1) 일 수 있다. 즉, 경우에 따라 AlN 및 GaN 물질도 이용될 수 있다.
이와 같은 캡층(30) 상에는 소스 전극(40) 및 드레인 전극(50)이 위치한다. 이러한 소스 전극(40) 및 드레인 전극(50)은 캡층(30) 상에서 서로 대향하는 위치, 즉 서로 반대되는 단부측 위치에 위치할 수 있다.
캡층(30)이 생략되는 경우에, 소스 전극(40) 및 드레인 전극(50)은 장벽층(20)과 오믹 접촉(ohmic contact)을 이룰 수 있으며, 캡층(30)이 존재하는 경우에는 소스 전극(40) 및 드레인 전극(50)은 캡층(30)과 오믹 접촉(ohmic contact)을 이룰 수 있다.
캡층(30)의 두께는 0 내지 10 nm로 구성될 수 있으며, 1 내지 5 nm인 것이 보다 유리하다.
이러한 소스 및 드레인 전극(40, 50) 사이에는 그 깊이가 적어도 장벽층(20) 또는 캡층(30)에서 버퍼층(10)에 이르는 리세스 영역(71; 도 5 참고)이 위치할 수 있다. 그리고 이 리세스 영역(71)의 적어도 일부에 금속 채널 전극(70)이 위치할 수 있다.
즉, 도시하는 바와 같이, 캡층(30)이 위치하는 경우에는 캡층(30)으로부터 버퍼층(10)의 상부에 이르는 영역에 걸쳐 리세스 영역(71)이 위치하여, 금속 채널 전극(70)의 적어도 일부(72)는 2DEG 층(11)이 위치하는 위치에 위치할 수 있다.
따라서, 금속 채널 전극(70)은 2DEG 층(11)을 연결하도록 구성될 수 있다. 이러한 금속 채널 전극(70)은 그 상부(72)가 장벽층(20)을 넘지 않도록 위치할 수 있다.
이러한 금속 채널 전극(70)은 티타늄(Ti) 및 알루미늄(Al) 중 적어도 어느 하나를 포함하여 이루어질 수 있으며, 예를 들어, Ti/Al과 같은 다층 구조로 이루어질 수 있다. 경우에 따라서는 합금 형태를 이룰 수 있다.
이와 같은 금속 채널 전극(70) 상에는 절연층(80)이 위치한다. 이 절연층(80)은, 그 물질이 SiO2, SiN, TiO2, ZnO, Al2O3, 및 비정질 AlN 중 어느 하나를 포함하여 이루어질 수 있다. 이러한 절연층(80)은 누설 전류가 발생하는 것을 방지할 수 있다.
도 1에서 도시하는 바와 같이, 절연층(80)은 금속 채널 전극(70)이 위치하는 리세스 영역(71)의 상부에 일부 위치하고, 그 상측으로 연장되어 캡층(30)의 상측까지 연장되어 위치할 수 있다.
즉, 소스 전극(40)과 드레인 전극(50)을 제외한 소자의 상측면을 덮도록 위치할 수 있다. 따라서, 이러한 절연층(80)은 장벽층(20)과 그 일부가 접촉할 수 있다.
절연층(80) 상에는 게이트 전극(60)이 위치한다. 이러한 게이트 전극(60)은 절연층(80)과 접촉될 수 있으며, 니켈(Ni), 이리듐(Ir), 팔라듐(Pd), 및 백금(Pt)과 같은 일함수가 높은 금속이나, 티타늄(Ti)과 같은 접착성이 우수한 금속을 포함할 수 있다.
이와 같이, 게이트 전극(60)이 위치하는 부분에 리세스 영역(71)이 위치하여 노멀리 오프(normally-off) 전류 특성을 가지는 소자를 구현할 수 있다. 또한, 금속 채널 전극(70)에 의하여 채널이 연결되도록 함으로써, 리세스 영역(71) 형성에 의하여 전류 특성이 변하지 않도록 할 수 있다.
즉, 노멀리 오프 특성을 구현할 수 있으면서, 드레인 전류에 감소 현상이 발생하지 않는 소자의 구현이 가능한 것이다.
이와 같은 특성을 가지는 소자의 구현은 AlGaN/GaN 이종 접합 구조를 이루는 HFET 소자의 특성에 기인할 수 있다. 즉, 이러한 HFET 소자는 전압, 전류 특성에 있어서 우수하여 고출력 전력 소자로 이용될 수 있으나, 통상의 구조에서는 노멀리 온(normally-on)의 전류 특성을 가질 수 있다.
이러한 노멀리 온 소자의 경우에는 회로를 구성하는 데에 있어 복잡도가 증가할 수 있기 때문에 노멀리 오프 특성을 가지도록 하는 것이 요구될 수 있으며, 그 방안 중 하나는 문턱 전압을 높이는 것이다.
문턱 전압을 높이는 방법 중 하나는 위에서 설명한 바와 같이, 게이트 전극(60) 하측의 AlGaN 장벽층(20)을 식각하여 리세스 영역(71)을 형성함으로써 그 영역에서 흐르는 2DEG층(11)의 농도를 낮추는 것이다.
또한, 리세스 영역(71)의 형성 공정을 통해 플라즈마 에너지에 의한 구조 변화가 발생할 수 있으며, 이에 의하여 게이트 전극(60) 측으로 누설 전류가 증가할 수 있는데, 절연층(80)은 이러한 누설 전류의 발생을 방지할 수 있게 하는 것이다.
이하, 도 2 내지 도 7을 참고하여 질화물계 반도체 이종접합 반도체 소자의 제조 과정을 설명한다.
우선, 버퍼층(10)을 성장하기 위한 기판(도시되지 않음)을 준비한다. 이 기판은 사파이어, 실리콘(Si), 실리콘 카바이드(SiC), 또는 질화 갈륨(GaN) 기판 중 어느 하나가 이용될 수도 있다.
이러한 버퍼층(10)은 질화 갈륨(GaN) 반도체를 이용할 수 있으며, GaN은 MOCVD 법으로 불리는 유기 금속기상 성장법으로 제작할 수 있다. MOCVD 법을 이용하는 성장은, Ga의 원료인 TMGa, N의 원료인 NH3를 반응로(reactor) 안에서 고온으로 합성시켜 박막 성장을 하게 된다.
도 2에서와 같이, 기판 위에 버퍼층(10)을 0.5 내지 10 ㎛의 두께로, 보다 유리하게는 0.6 내지 3 ㎛의 두께로 성장시킨 후, 2DEG 층(채널층; 11) 형성을 위해 장벽층(20)을 성장시킨다. 이러한 장벽층(20)은 알루미늄 질화 갈륨(AlGaN) 반도체로 이루어질 수 있다.
AlGaN의 알루미늄(Al) 조성은 위에서 설명한 바와 같이, 갈륨(Ga) 대비 10% 내지 50%(AlxGa1 - xN(0.1 ≤ x ≤ 0.5)정도로 성장시킨다. 이때, 장벽층(20)의 두께는 100 nm 이하, 보다 유리하게는 0 내지 20 nm 정도 성장시킬 수 있다.
이후, 도 3에서와 같이, 장벽층(20) 상에 캡층(30)을 형성한다. 이러한 캡층(30)은 AlGaN으로 이루어질 수 있다. 위에서 설명한 바와 같이, 캡층(30)을 이루는 AlGaN의 알루미늄의 조성은 갈륨 대비 0 내지 100%(AlyGa1 - yN(0 ≤ y ≤ 1)일 수 있다.
이러한 캡층(30)의 형성은 두께가 10 nm까지 형성할 수 있는데, 그 일례로, 5 nm 정도까지 성장시킬 수 있다.
다음에, 소스 전극(40)과 드레인 전극(50)을 캡층(30) 상의 서로 대척되는 위치에 제작하면 도 4와 같은 구조가 이루어진다.
위에서 설명한 바와 같이, 소스 전극(40) 및 드레인 전극(50)은 반도체층(장벽층(20) 또는 캡층(30))에 오믹 접촉되는 물질로서, 예를 들면, Ti/Al 기반의 구조를 사용할 수 있다. 이러한 Ti/Al 기판의 구조의 형성 후에 열처리 과정을 거칠 수도 있고, 경우에 따라, 열처리 과정 없이도 이용될 수 있다.
이후에, 도 5에서 도시하는 바와 같이, 소스 전극(40)과 드레인 전극(50) 사이의 위치에 리세스 영역(71)을 형성한다.
이러한 리세스 영역(71)은 그 깊이(D)가 캡층(30)으로부터 버퍼층(10)의 일부까지 이르도록 형성하는데, 식각 방법을 이용하여 형성할 수 있다. 이러한 리세스 영역(71)의 형성 방법은 습식 식각 또는 건식 식각 등 다양한 방법이 이용될 수 있으며, 예를 들어, Cl2와 BCl2 기반의 가스를 이용하는 건식 식각 방법을 이용하여 형성할 수 있다.
리세스 영역(71)의 깊이(D)는 1 내지 20 nm의 깊이를 이룰 수 있으며, 예를 들어, 15 nm 정도가 될 수 있다. 이때, 리세스 영역(71)은 적어도 2DEG 층(11)을 관통하도록 형성될 수 있다.
이후, 도 6에서와 같이, 리세스 영역(71)에 금속 채널 전극(70)을 형성한다. 이러한 금속 채널 전극(70)은 그 상부(72)가 적어도 장벽층(20) 높이까지 이를 수 있도록 형성할 수 있다. 따라서 금속 채널 전극(70)의 적어도 일부(상부; 72)가 리세스 영역(71)에 의하여 분리된 2DEG 층(채널; 11)을 전기적으로 서로 연결할 수 있다.
이와 같이, 리세스 영역(71)의 형성에 의하여 노멀리 오프 특성 및 높은 전류 특성을 가지는 소자를 구현할 수 있다.
또한, 이와 같이 리세스 영역(71)에 의하여 분리된 채널층(11) 영역은 금속 채널 전극(70)에 의하여 서로 연결되도록 할 수 있는데, 이러한 금속 채널 전극(70)의 형성은 그 두께 제어가 용이하므로 효과적으로 정확한 두께로 금속 채널 전극(70)을 형성할 수 있다.
더구나, 이러한 금속 채널 전극(70)의 두께 제어는 리세스 영역(71)을 정밀하게 제어하는 것보다 상대적으로 용이하여, 용이하게 노멀리 오프 특성을 가지는 소자를 제작할 수 있다.
따라서, 리세스 영역(71) 만으로 노멀리 오프 특성을 가지도록 하고, 여기에 금속 채널 전극(70)을 이용하여 그 높이가 채널(11) 영역을 연결하도록 하여, 드레인 전류의 감소를 방지할 수 있는 것이다.
이러한 금속 채널 전극(70)은 Ti/Al 기반의 구조를 사용할 수 있으며, 형성 후에 열처리 과정을 거칠 수도 있고, 열처리 과정 없이도 이용될 수 있다.
다음에는 도 7에서와 같이, 금속 채널 전극(70) 상의 위치와 캡층(30) 상에 게이트 절연층(80)을 형성한다.
위에서 설명한 바와 같이, 이 절연층(80)은, SiO2, SiN, TiO2, ZnO, Al2O3, 및 비정질 AlN 중 어느 하나의 물질을 이용하여 형성할 수 있다.
이후, 이러한 절연층(80) 상에 게이트 전극(60)을 형성하면 도 1과 같은 구조가 이루어지게 된다.
이러한 게이트 전극(60)은, Ni, Ir, Pd, 및 Pt 등 일함수가 높은 전극 물질 중 적어도 어느 하나 이상을 이용하여 제작할 수 있다. 또는 Ti와 같은 접착성이 우수한 금속을 이용하여 제작할 수도 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10: 버퍼층 20: 장벽층
30: 캡층 40: 소스 전극
50: 드레인 전극 60: 게이트 전극
70: 금속 채널 전극 80: 절연층

Claims (12)

  1. 상부에 2DEG 층을 포함하는 질화물 반도체 버퍼층;
    상기 버퍼층 상에 위치하는 장벽층;
    상기 장벽층 상에 위치하는 캡층;
    상기 캡층 상에 위치하는 소스 및 드레인 전극;
    상기 소스 및 드레인 전극 사이에 위치하고, 상기 캡층 및 장벽층을 관통하여 상기 버퍼층의 2DEG 층에 이르도록 형성되는 리세스 영역에 위치하고 적어도 상기 2DEG 층에 위치하는 금속 채널 전극;
    상기 금속 채널 전극 상에 위치하고 상기 리세스 영역 내에 적어도 일부가 위치하는 절연층; 및
    상기 절연층 상에 위치하는 게이트 전극을 포함하는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  2. 제 1항에 있어서, 상기 게이트 전극은 상기 리세스 영역 내에 적어도 일부가 위치하는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  3. 제 1항에 있어서, 상기 캡층은 AlyGa1-yN(0 ≤ y ≤ 1)을 포함하는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  4. 제 1항에 있어서, 상기 캡층의 두께는 1 내지 5 nm인 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  5. 제 1항에 있어서, 상기 금속 채널 전극은, 상기 2DEG 층부터 상기 장벽층의 적어도 일부에 걸쳐서 위치하는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  6. 제 1항에 있어서, 상기 금속 채널 전극은 상부가 상기 장벽층을 넘지 않도록 위치하는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  7. 제 1항에 있어서, 상기 금속 채널 전극은 Ti 및 Al 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  8. 제 1항에 있어서, 상기 절연층은, SiO2, SiN, TiO2, ZnO, Al2O3, 및 비정질 AlN 중 어느 하나를 포함하는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  9. 기판 상에 질화물 반도체 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 장벽층을 형성하는 단계;
    상기 장벽층 상에 캡층을 형성하는 단계;
    상기 캡층 상에 소스 및 드레인 전극을 형성하는 단계;
    상기 소스 및 드레인 전극 사이의 위치에 상기 캡층부터 상기 버퍼층의 일부까지 제거하는 리세스 영역을 형성하는 단계;
    상기 리세스 영역에 적어도 상기 장벽층 높이까지 금속 채널 전극을 형성하는 단계;
    상기 금속 채널 전극 상에 상기 리세스 영역 내에 적어도 일부가 위치하도록 절연층을 형성하는 단계; 및
    상기 절연층 상에 상기 리세스 영역 내에 적어도 일부가 위치하도록 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자의 제조방법.
  10. 제 9항에 있어서, 상기 리세스 영역을 형성하는 단계는, 건식 식각에 의하여 형성되는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자의 제조방법.
  11. 제 9항에 있어서, 상기 절연층은 상기 금속 채널 전극 상에서 캡층 상에 연장되어 형성되는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자의 제조방법.
  12. 제 9항에 있어서, 상기 리세스 영역은, 1 내지 20 nm의 깊이로 형성되는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자의 제조방법.
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