JP2012156332A - 半導体素子 - Google Patents

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Abstract

【課題】低オン抵抗で、ノーマリーオフ動作を有し、高信頼性の半導体素子を提供する。
【解決手段】半導体素子１Ａは、支持基板１０上にＮ面成長されたＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）を含む第１半導体層１１と、前記第１半導体層上に形成されたノンドープもしくは第１導電形のＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）を含む第２半導体層１５と、前記第２半導体層上に形成されたＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１、Ｚ＜Ｙ）を含む第３半導体層１６と、を備える。半導体素子１Ａは、第３半導体層１６に接続された第１主電極２０と、第３半導体層１６に接続された第２主電極２１と、第１主電極と第２主電極とのあいだの第３半導体層１６の上に設けられたゲート電極３１と、を備える。第３半導体層１６の厚さは、ゲート電極３１下において選択的に薄い。
【選択図】図１

Description

本発明の実施形態は、半導体素子に関する。
スイッチング電源、インバータなどの回路には、スイッチング素子、ダイオードなどのパワー半導体素子が用いられている。このようなパワー半導体素子には、高耐圧・低オン抵抗化が要求されている。素子耐圧とオン抵抗とのあいだには、素子材料で決まるトレードオフの関係がある。このトレードオフ関係は、ワイドバンドギャップ半導体をスイッチング素子材料として用いることで改善できる。
なかでも、低オン抵抗になり易い素子として、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）／窒化ガリウム（ＧａＮ）へテロ構造を有するヘテロ接合電界効果トランジスタ（ＨＦＥＴ）がある。ＨＦＥＴにおいては、ヘテロ界面チャネルの高移動度と、ピエゾ分極により発生する高電子濃度により、低オン抵抗化が実現する。
しかし、ＨＦＥＴにおいてはピエゾ分極により電子（２次元電子ガス）を発生させるため、通常、ゲート閾値電圧がマイナスになる。このため、ＨＦＥＴは、ノーマリーオンになる。スイッチング電源などのパワーエレクトロニクス用途では、電源投入時の突入電流防止などの安全面からゲート閾値電圧はプラスであることが望ましい。すなわち、パワーエレクトロニクス用途では、ノーマリーオフ動作が不可欠である。
ＨＦＥＴをノーマリーオフにするには、ゲート電極下側にｐ形ＧａＮ層を導入する方策、リセスゲート構造を導入する方策、ＭＯＳ型チャネル構造を導入する方策がある。しかし、ｐ形ＧａＮ層の不純物濃度の制御、リセス深さ制御には複雑なプロセス技術が要求される。このため、現実のＨＦＥＴにおいては、ゲート閾値電圧（Ｖｔｈ）がばらつき易くなる。また、ＭＯＳ型チャネル構造においては、ゲート閾値電圧のばらつきが抑制されるものの、ＭＩＳゲート界面に反転チャネルが形成される構造となり、移動度が低く、オン抵抗が増加してしまう。
特開２００５−２４４０７２号公報 再表０３／０７１６０７号公報
本発明の実施形態は、低オン抵抗で、ノーマリーオフ動作を有し、高信頼性の半導体素子を提供する。
実施形態の半導体素子は、支持基板上にＮ面成長されたＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）を含む第１半導体層と、前記第１半導体層上に形成されたノンドープもしくは第１導電形のＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）を含む第２半導体層と、前記第２半導体層上に形成されたＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１、Ｚ＜Ｙ）を含む第３半導体層と、を備える。実施形態の半導体素子は、前記第３半導体層に接続された第１主電極と、前記第３半導体層に接続された第２主電極と、前記第１主電極と前記第２主電極とのあいだの前記第３半導体層の上に設けられたゲート電極と、を備える。前記第３半導体層の厚さは、前記ゲート電極下において選択的に薄い。
第１の実施形態に係る窒化物半導体素子の要部模式図であり、（ａ）は、要部断面模式図、（ｂ）は、要部平面模式図である。 参考例に係る窒化物半導体素子の要部断面模式図である。 第１の実施形態の第１変形例に係る窒化物半導体素子の要部断面模式図である。 第１の実施形態の第２変形例に係る窒化物半導体素子の要部断面模式図である。 第２の実施形態に係る窒化物半導体素子の要部断面模式図である。 第２の実施形態の第１変形例に係る窒化物半導体素子の要部断面模式図である。 第２の実施形態の第２変形例に係る窒化物半導体素子の要部断面模式図である。 第３の実施形態に係る窒化物半導体素子の要部断面模式図である。
以下、図面を参照しつつ、実施形態について説明する。以下に示す図では、同一の構成要素には同一の符号を付している。
（第１の実施形態）
図１は、第１の実施形態に係る窒化物半導体素子の要部模式図であり、（ａ）は、要部断面模式図、（ｂ）は、要部平面模式図である。図１（ａ）には、図１（ｂ）のＸ−Ｘ’断面が示されている。
窒化物半導体素子１Ａにおいては、支持基板１０の上に、複数の半導体結晶層が積層されている。各半導体結晶層は、Ｎ面（窒素面）成長層である。すなわち、各半導体結晶層の上面は、Ｎ面で終端された面になっている。各半導体結晶層は、例えば、エピタキシャル成長法によって形成される。
支持基板１０は、例えば、炭化ケイ素（ＳｉＣ）基板である。支持基板１０の上には、バッファ層１１が設けられている。バッファ層１１は、例えば、２層の半導体層を有する。例えば、バッファ層１１は、支持基板１０に接触する窒化アルミニウムバッファ層（ＡｌＮバッファ層）１１ａと、ＡｌＮバッファ層１１ａの上に設けられた窒化ガリウムバッファ層（ＧａＮバッファ層）１１ｂと、を有する。ＡｌＮバッファ層１１ａの上面、およびＧａＮバッファ層１１ｂの上面は、Ｎ面で終端された面になっている。実施形態では、バッファ層１１を含む半導体層を第１半導体層とする。第１半導体層の組成は、ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。
窒化物半導体素子１Ａにおいては、バッファ層１１の上に、ノンドープもしくはｎ形のバリア層１５が設けられている。本明細書では、例えば、ｎ形を第１導電形とし、ｐ形を第２導電形とする。バリア層１５は、例えば、窒化アルミニウムガリウムバリア層（ＡｌＧａＮバリア層）である。バリア層１５は、Ｎ面成長層である。すなわち、バリア層１５の上面は、Ｎ面で終端された面になっている。実施形態では、バリア層１５を含む半導体層を第２半導体層とする。第２半導体層の組成は、ＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。
バリア層１５の上には、ノンドープのチャネル層１６が設けられている。チャネル層１６は、例えば、窒化ガリウムチャネル層（ＧａＮチャネル層）である。チャネル層１６は、Ｎ面成長層である。すなわち、チャネル層１６の上面は、Ｎ面で終端された面になっている。実施形態では、チャネル層１６を含む半導体層を第３半導体層とする。第３半導体層には、アルミニウム（Ａｌ）が含まれてもよい。第３半導体層の組成は、ＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１、Ｚ＜Ｙ）である。後述するリセス部１６ｒを除くチャネル層１６の厚さは、例えば、バリア層１５の厚さの１０倍程度である。バリア層１５の厚さは、例えば、３０ｎｍである。但し、バリア層１５の厚さと、チャネル層１６の厚さとの比、およびバリア層１５の厚さは、これらの値に限られない。
チャネル層１６には、第１主電極であるソース電極２０が接続されている。チャネル層１６には、第２主電極であるドレイン電極２１が接続されている。チャネル層１６の上には、ゲート絶縁膜３０が設けられている。ソース電極２０とドレイン電極２１とのあいだには、ゲート絶縁膜３０を介してゲート電極３１が設けられている。すなわち、ゲート絶縁膜３０は、ゲート電極３１と、チャネル層１６と、のあいだに設けられている。ソース電極２０、ドレイン電極２１、およびゲート電極３１は、支持基板１０の主面に対し垂直な方向からみて、ストライプ状に延在している。
ゲート電極３１の材質としては、仕事関数の小さい材料が選択される。例えば、ゲート電極３１の材質として、白金（Ｐｔ）、パラジウム（Ｐｄ）等が選択される。但し、ゲート電極３１の材質は、この材料に限られるものではない。
窒化物半導体素子１Ａにおいては、チャネル層１６の厚さがゲート電極３１下において選択的に薄くなっている。例えば、ゲート電極３１下のチャネル層１６は、バリア層１５側に掘り下げられている。すなわち、ゲート電極３１下のチャネル層１６において、チャネル層１６の上面１６ａよりも低い底面１６ｂと、テーパ状の側面１６ｗと、を有するリセス部１６ｒが設けられている。ゲート電極３１は、チャネル層１６の上面１６ａからさらにリセス部１６ｒの底面１６ｂ側にまで延出している。底面１６ｂおよび側面１６ｗと、ゲート電極３１とのあいだには、ゲート酸化膜３０が介在している。
窒化物半導体素子１Ａの各半導体結晶層は、Ｎ面が上面側に表出される成長プロセスにより形成されている。このため、ピエゾ分極により発生する電子１ｅは、バッファ層１１とバリア層１５とのあいだのヘテロ界面ではなく、バリア層１５とチャネル層１６とのあいだのヘテロ界面に発生する。例えば、ヘテロ界面チャネルは、ゲート絶縁膜３０側に発生する。このような構造とすることで、窒化物半導体素子１Ａにおいては、プロセスばらつきが小さく、低オン抵抗となり、ノーマリーオフ動作が実現する。
ここで比較のために、参考例としての窒化物半導体素子１００を、図２に示す。
図２は、参考例に係る窒化物半導体素子の要部断面模式図である。
図２に示す窒化物半導体素子１００においては、支持基板１０の上に、バッファ層１１０が設けられている。例えば、支持基板１０の上に、窒化アルミニウムバッファ層１１０ａが設けられている。窒化アルミニウムバッファ層１１０ａの上には、窒化ガリウムバッファ層１１０ｂが設けられている。
ＡｌＮバッファ層１１０ａの上面、およびＧａＮバッファ層１１０ｂの上面は、ガリウム（Ｇａ）面で終端された面になっている。バッファ層１１の上には、ノンドープのチャネル層（ＧａＮチャネル層）１６０が設けられている。チャネル層１６０の上には、ノンドープもしくはｎ形のバリア層（ＡｌＧａＮバリア層）１５０が設けられている。バリア層１５０の厚さは、チャネル層１６０の厚さの１／１０程度である。例えば、リセス部１５０ｒが設けられていないバリア層１５０の厚さは、３０ｎｍである。バリア層１５０の上面およびチャネル層１６０の上面は、ガリウム面で終端された面になっている。すなわち、窒化物半導体素子１００の各半導体結晶層は、支持基板１０の上において、ガリウム面が上面側に表出される成長プロセスにより形成されている。
窒化物半導体素子１００においては、ピエゾ分極により発生する電子１００ｅは、バリア層１５０とチャネル層１６０とのあいだのヘテロ界面に発生する。ヘテロ界面チャネルは、バッファ層１１０側に形成する。この窒化物半導体素子１００においては、ノーマリーオフ動作を実現するために、バリア層１５０を薄くする方策が採られている。例えば、ゲート電極３１下のバリア層１５０には、リセス部１５０ｒが設けられている。
しかし、バリア層１５０は、チャネル層１６０に比べ膜厚が薄く、もとから薄いバリア層１５０をさらに薄く制御する技術は複雑になってしまう。例えば、リセス部１５０ｒの底のバリア層１５０の厚みを数ナノオーダー（例えば、５ｎｍ程度）に制御する必要がある。
また、窒化物半導体素子１００は、オフ状態でソース電極２０とドレイン電極２１とのあいだに高電圧を印加すると、ヘテロ界面チャネルにおける電子１００ｅがゲート酸化膜３０とバリア層１５０との界面（パッシベーション界面）にトラップされる可能性がある。
例えば、オフ状態でソース電極２０とドレイン電極２１とのあいだに高電圧を印加すると、ゲート電極３１の端部に電界集中が起こる。高電界により加速された電子は、バリア層１５０を介してパッシベーション膜となるゲート酸化膜３０へ飛び込み、ゲート酸化膜３０とバリア層１５０との界面にトラップされる可能性がある。電子が一旦、パッシベーション界面にトラップされると、電子は、窒化物半導体素子１００がオン状態、あるいは印加電圧が下がった状態でもリリースされ難くなる。従って、トラップされた電子によって、ヘテロ界面チャネルが部分的に空乏化されて、オン抵抗が増加する可能性がある（電流コラプス現象の発生）。
また、窒化物半導体素子１００においては、ゲート酸化膜３０に、高電界により加速された電子が飛び込むことで、ゲート酸化膜３０に欠陥が生じる可能性がある。これにより、窒化物半導体素子１００においては、特性が変動して信頼性劣化が起きる可能性がある。
また、ノーマリーオフ動作を実現する別の方策として、ゲート電極３１下のバリア層１５０の上にｐ形ＧａＮ層を形成する方策がある。しかし、ｐ形ＧａＮ層の不純物濃度を制御するプロセスは複雑になってしまう。
これに対し、図１に示す窒化物半導体素子１Ａは、各半導体結晶層は、Ｎ面成長層である。このため、ピエゾ分極により発生する電子１ｅは、バリア層１５とチャネル層１６とのあいだのヘテロ界面に発生する。そして、オフ状態において、ゲート電極３１下を空乏化するために、ゲート電極３１下のチャネル層１６を選択的に薄くし、ゲート電極３１に仕事関数の小さい材料を用いている。
例えば、ゲート電極３１下のチャネル層１６を選択的に薄くすることで、ゲート電極３１下のピエゾ分極が選択的に抑制され、ゲート電極３１下のヘテロ界面チャネルの電子濃度が選択的に減少する。チャネル層１６の厚さは、バリア層１５の厚さよりも厚い。このため、リセス部１６ｒを形成する際には、エッチング深さの制御に関し厳密性が問われない。そして、ゲート電極３１の材質を仕事関数の小さい材料にすることにより、ゲート電極３１とチャネル層１６との仕事関数差により発生するフラットバンド電圧によって、オフ状態においてゲート電極３１下をより空乏化し易くする。これにより、窒化物半導体素子１Ａにおいては、ノーマリーオフ動作が実現する。
さらに、窒化物半導体素子１Ａにおいては、上述したｐ形ＧａＮ層を形成するプロセスを要しない。すなわち、ｐ形ＧａＮ層の不純物濃度を制御する複雑なプロセスが不要になる。
このため、窒化物半導体素子１Ａにおいては、ゲート閾値電圧（Ｖｔｈ）のばらつきが小さくなる。
また、窒化物半導体素子１Ａは、ＭＯＳ型チャネル構造ではない。例えば、ＭＯＳ型チャネルを有するハイブリッド型構造のＨＦＥＴとして、ゲート部分のみＡｌＧａＮバリア層を除いて、ＭＯＳチャネル構造とし、オフセット領域（ゲート電極とソース電極との間、およびゲート電極とドレイン電極との間）にＡｌＧａＮバリア層を形成するものがある。このＭＯＳ型チャネル構造のＨＦＥＴでは、ゲート電極直下に形成される反転チャネルを通じてソース電極とドレイン電極とのあいだを通電させる。
一方、実施形態に係る窒化物半導体素子１Ａは、オン状態で反転チャネルを形成しない。すなわち、窒化物半導体素子１Ａにおいては、ゲート電極３１の直下に反転チャネルが形成されず、ヘテロ界面チャネルが形成される。このため、窒化物半導体素子１Ａにおいては、チャネル移動度が高く、低オン抵抗が実現する。
また、窒化物半導体素子１Ａにおいては、チャネル層１６の厚さはバリア層１５の厚さより厚い。このため、ゲート絶縁膜３０とヘテロ界面とがチャネル層１６によって空間的に離れる。従って、窒化物半導体素子１Ａにおいては、上述した電流コラプス現象が抑制され、オン抵抗増加、信頼性劣化が起き難くなる。
このように、窒化物半導体素子１Ａは、低オン抵抗でノーマリーオフ動作を有し、高い信頼性を有する。
続いて、窒化物半導体素子１Ａの変形例について説明する。以下に説明する窒化物半導体素子の各半導体結晶層は、Ｎ面成長層である。
（第１の実施形態の第１変形例）
図３は、第１の実施形態の第１変形例に係る窒化物半導体素子の要部断面模式図である。
窒化物半導体素子１Ｂにおいては、チャネル層１６の厚さは、ソース電極２０の下およびドレイン電極２１の下で選択的に薄くなっている。すなわち、ソース電極２０下のチャネル層１６に、トレンチ１６ｔａが設けられている。トレンチ１６ｔａには、ソース電極２０が設けられている。窒化物半導体素子１Ｂにおいては、ドレイン電極２１下のチャネル層１６に、トレンチ１６ｔｂが設けられている。トレンチ１６ｔｂには、ドレイン電極２１が設けられている。すなわち、ソース電極２０およびドレイン電極２１は、チャネル層１６に対して、トレンチコンタクトを形成している。
これにより、ソース電極２０およびドレイン電極２１のチャネル層１６に対する空間的な距離が短くなる。その結果、ソース電極２０およびドレイン電極２１のチャネル層１６に対するオーミック抵抗が低減する。すなわち、窒化物半導体素子１Ｂにおいては、窒化物半導体素子１Ａに比べよりオン抵抗が低減する。
（第１の実施形態の第２変形例）
図４は、第１の実施形態の第２変形例に係る窒化物半導体素子の要部断面模式図である。
窒化物半導体素子１Ｃにおいては、第１半導体層であるバリア層１１の少なくとも一部の導電形がｐ形、もしくは、バリア層１１の少なくとも一部の比抵抗がチャネル層１６の比抵抗よりも高くなっている。
例えば、窒化物半導体素子１Ｃにおいては、バッファ層１１ａとバリア層１５とのあいだに、ｐ形のバッファ層１１ｐが設けられている。バッファ層１１ｐは、ＡｌＵＧａ１−ＵＮ（０≦Ｕ≦１）を含む。
バッファ層１１ｐをバリア層１５下に設けることにより、窒化物半導体素子１Ｃにおいては、窒化物半導体素子１Ａに比べてバッファ層１１ｐのポテンシャルが持ち上げられる。これにより、ソース電極２０とドレイン電極２１とのあいだに高電圧を印加しても、電子がバッファ層１１ｐに流れ難くなり、チャネル層１６直下に設けたバッファ層内を流れるリーク電流が抑制される。
また、窒化物半導体素子１Ｃでは、ｐ形のバッファ層１１ｐを設けることにより、バリア層１５を挟み、バリア層１５とチャネル層１６との界面のポテンシャルが持ち上げられる。これにより、ゲート電極３１下の空乏化がより促進する。すなわち、窒化物半導体素子１Ｃにおいては、窒化物半導体素子１Ａに比べゲート閾値電圧がよりプラス側にシフトする。その結果、窒化物半導体素子１Ｃにおいては、より確実にノーマリーオフが実現する。
バッファ層１１ａとバリア層１５とのあいだには、ｐ形のバッファ層１１ｐを設けるほか、窒化物半導体素子１Ａと同様にバッファ層１１ｂを設け、このバッファ層１１ｂに炭素（Ｃ）、鉄（Ｆｅ）等をドープしてもよい。これにより、バッファ層１１ｂの比抵抗（Ω・ｃｍ）は、チャネル層１６の比抵抗よりも高くなり、ソース電極２０とドレイン電極２１とのあいだに高電圧を印加しても、バッファ層１１ｂ中にリーク電流が流れ難くなる。このように、窒化物半導体素子１Ｃにおいては、高抵抗のバッファ層１１ｂが設けられる。
（第２の実施形態）
図５は、第２の実施形態に係る窒化物半導体素子の要部断面模式図である。
窒化物半導体素子２Ａにおいては、チャネル層１６の表面にｐ形ＧａＮ層４０ａが形成されている。すなわち、チャネル層１６とゲート絶縁膜３０とのあいだにｐ形ＧａＮ層４０ａが設けられている。ｐ形ＧａＮ層４０ａは、ＡｌＵＧａ１−ＵＮ（０≦Ｕ≦１）を含む第４の半導体層である。チャネル層１６の上にｐ形ＧａＮ層４０ａが設けられたことにより、ヘテロ界面チャネルのポテンシャルが持ち上げられ、ゲート電極３１下のチャネルが空乏化し易くなる。これにより、窒化物半導体素子２Ａにおいては、窒化物半導体素子１Ａに比べゲート閾値電圧がよりプラス側にシフトする。その結果、窒化物半導体素子２Ａでは、より確実にノーマリーオフが実現する。
ｐ形ＧａＮ層４０ａは、ノンドープのチャネル層１６の上に設けられるため、ｐ形ＧａＮ層４０ａ中のドーパントは、チャネル層１６側へ拡散し難くなる。これにより、ｐ形ＧａＮ層４０ａの不純物濃度の制御性は高くなる。また、窒化物半導体素子２Ａのヘテロ界面はノンドープなので、チャネル移動度は高く、低オン抵抗を維持する。
また、窒化物半導体素子２Ａにおいては、ｐ形ＧａＮ層４０ａの一方の端がソース電極２０に接続されている。これにより、アバランシェ降伏によって発生するホールがｐ形ＧａＮ層４０ａを介して速やかにソース電極２０に排出される。その結果、窒化物半導体素子２Ａは、高アバランシェ耐量を有する。
窒化物半導体素子２Ａにおいては、ｐ形ＧａＮ層４０ａの代わりに、ｐ形ＩｎＧａＮ層、または、他のｐ形半導体層をチャネル層１６とゲート絶縁膜３０とのあいだに設けても同様の効果を得る。ｐ形ＧａＮ層４０ａ、ｐ形ＩｎＧａＮ層、他のｐ形半導体層は、単結晶成長層のほか、多結晶層、非晶質層でもよい。多結晶層、非晶質層は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の減圧堆積法により形成される。
（第２の実施形態の第１変形例）
図６は、第２の実施形態の第１変形例に係る窒化物半導体素子の要部断面模式図である。
窒化物半導体素子２Ｂにおいては、チャネル層１６の表面にｐ形ＧａＮ層４０ｂが形成されている。すなわち、チャネル層１６とゲート絶縁膜３０とのあいだにｐ形ＧａＮ層４０ｂが設けられている。ｐ形ＧａＮ層４０ｂの成分は、上述したｐ形ＧａＮ層４０ａと同じである。ｐ形ＧａＮ層４０ｂは、チャネル層１６の上面全域を覆っていない。ｐ形ＧａＮ層４０ｂは、ゲート電極３１下に選択的に設けられている。ｐ形ＧａＮ層４０ｂは、リセス部１６ｒの底面１６ｂに選択的に設けてもよい。
ゲート電極３１下のチャネル層１６の上にｐ形ＧａＮ層４０ｂが設けられたことにより、ゲート電極３１下のヘテロ界面チャネルのポテンシャルが持ち上げられ、ゲート電極３１下のチャネルが空乏化し易くなる。これにより、窒化物半導体素子２Ｂにおいては、窒化物半導体素子１Ａに比べゲート閾値電圧がよりプラス側にシフトする。その結果、窒化物半導体素子２Ｂでは、より確実にノーマリーオフが実現する。
（第２の実施形態の第２変形例）
図７は、第２の実施形態の第２変形例に係る窒化物半導体素子の要部断面模式図である。
窒化物半導体素子２Ｃにおいては、上述したゲート酸化膜３０が設けられていない。チャネル層１６の表面には、ｐ形ＧａＮ層４０ｂが形成されている。すなわち、窒化物半導体素子２Ｃにおいては、ｐ形ＧａＮ層４０ｂがリセス部１６ｒの底面１６ｂに選択的に設けられている。ｐ形ＧａＮ層４０ｂは、チャネル層１６の上面全域を覆っていない。そして、ゲート電極３２がｐ形ＧａＮ層４０ｂに接続されている。ゲート電極３２は、チャネル層１６に接触していない。
ゲート電極３２下のチャネル層１６の表面にｐ形ＧａＮ層４０ｂが設けられたことにより、ゲート電極３２下のヘテロ界面チャネルのポテンシャルが持ち上げられ、ゲート電極３２下のチャネルが空乏化し易くなる。これにより、窒化物半導体素子２Ｃにおいては、窒化物半導体素子１Ａに比べゲート閾値電圧がよりプラス側にシフトする。その結果、窒化物半導体素子２Ｃでは、より確実にノーマリーオフが実現する。
（第３の実施形態）
図８は、第３の実施形態に係る窒化物半導体素子の要部断面模式図である。
窒化物半導体素子３においては、バリア層１５の厚さがゲート電極３１下で選択的に薄くなっている。ゲート電極３１下のバリア層１５において、バリア層１５の上面１５ａよりも低い底面１５ｂと、テーパ状の側面１５ｗと、を有するリセス部１５ｒが設けられている。チャネル層１６は、リセス部１５ｒ内に延出している。
窒化物半導体素子３においては、ゲート電極３１下のバリア層１５の厚さが薄くなるので、ゲート電極３１下においてはピエゾ分極により発生する電子数が低下する。これにより、窒化物半導体素子３においては、窒化物半導体素子１Ａに比べゲート閾値電圧がよりプラス側にシフトする。その結果、窒化物半導体素子３では、より確実にノーマリーオフが実現する。
以上、窒化物半導体素子について説明した。実施形態は上述した実施形態に限定されるものではなく、実施形態の要旨を逸脱しない範囲内で種々変形して実施することができる。
例えば、支持基板１０の上に設けたバリア層１５／チャネル層１６の組み合わせは、ＧａＮ層／ＩｎＧａＮ層、ＡｌＮ層／ＡｌＧａＮ層、ＩｎＡｌＮ層／ＧａＮ層であってもよい。
また、支持基板１０として、ＳｉＣ基板のほか、サファイア基板、シリコン（Ｓｉ）基板、ＧａＮ基板などを用いてもよい。支持基板１０の種類に依らず、導電性でも絶縁性でもＮ面成長させることで実施可能である。また、支持基板１０は、各半導体結晶層を成長させるための基板でもよく、各半導体結晶層を成長させた後にＡｌＮバッファ層１１ａに貼り合わせた基板でもよい。
本明細書において、各半導体結晶層のＮ面成長層は、ＧａＮ結晶の（０，０，０，−１）面に置き換えることができる。なお、ｐ形ＧａＮ層４０ｂと、ソース電極２０と、を外部配線を通じて電気的に接続してもよい。これにより、アバランシェ降伏によって発生するホールがｐ形ＧａＮ層４０ｂを介して速やかにソース電極２０に排出される。その結果、窒化物半導体素子２Ｂは、高アバランシェ耐量を有する。
本明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１Ａ、１Ｂ、１Ｃ、２Ａ、２Ｂ、２Ｃ，３、１００ 窒化物半導体素子
１ｅ、１００ｅ 電子
１０ 支持基板
１１、１１０ バッファ層
１１ａ、１１０ａ ＡｌＮバッファ層
１１ｂ、１１ｐ、１１０ｂ ＧａＮバッファ層
１５、１５０ バリア層
１６、１６０ チャネル層
１５ａ、１６ａ 上面
１５ｂ、１６ｂ 底面
１５ｒ、１６ｒ、１５０ｒ リセス部
１５ｗ、１６ｗ 側面
１６ｔａ、１６ｔｂ トレンチ
２０ ソース電極
２１ ドレイン電極
３０ ゲート絶縁膜
３１、３２ ゲート電極
４０ａ、４０ｂ ｐ形ＧａＮ層

Claims (9)

  1. 支持基板上にＮ面成長されたＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）を含む第１半導体層と、
    前記第１半導体層上に形成されたノンドープもしくは第１導電形のＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）を含む第２半導体層と、
    前記第２半導体層上に形成されたＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１、Ｚ＜Ｙ）を含む第３半導体層と、
    前記第３半導体層に接続された第１主電極と、
    前記第３半導体層に接続された第２主電極と、
    前記第１主電極と前記第２主電極とのあいだの前記第３半導体層上に設けられたゲート電極と、
    を備え、
    前記第３半導体層の厚さは、前記ゲート電極下において選択的に薄いことを特徴とする半導体素子。
  2. 前記ゲート電極と、前記第３半導体層と、のあいだにゲート絶縁膜がさらに設けられていることを特徴とする請求項１記載の半導体素子。
  3. 前記第３半導体層の表面に、第２導電形のＡｌＵＧａ１−ＵＮ（０≦Ｕ≦１）を含む第４半導体層がさらに形成されていることを特徴とする請求項１または２に記載の半導体素子。
  4. 前記第４半導体層は、前記第１主電極に接続されたことを特徴とする請求項３記載の半導体素子。
  5. 前記第４半導体層は、前記ゲート電極下に選択的に設けられたことを特徴とする請求項３または４に記載の半導体素子。
  6. 前記第１半導体層の少なくとも一部の導電形は、第２導電形であることを特徴とする請求項１〜５のいずれか１つに記載の半導体素子。
  7. 前記第１半導体層の少なくとも一部の比抵抗は、前記第３半導体層の比抵抗よりも高いことを特徴とする請求項１〜６のいずれか１つに記載の半導体素子。
  8. 前記第２半導体層の厚さは、前記ゲート電極下において選択的に薄いことを特徴とする請求項１〜７のいずれか１つに記載の半導体素子。
  9. 前記第３半導体層の厚さは、前記第１主電極の下および前記第２主電極の下で選択的に薄いことを特徴とする請求項１〜８のいずれか１つに記載の半導体素子。
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