JP2016524332A - 半導体パワースイッチ及び半導体パワースイッチの製造方法 - Google Patents

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Abstract

本発明は、担体基板と、第１の半導体材料から成る、担体基板上に被着された第１の半導体層と、第２の半導体材料から成る、第１の半導体層上に被着された第２の半導体層と、少なくとも第２の半導体層内に埋設されたドレイン端子及びソース端子と、ドレイン端子とソース端子との間のチャネル領域と、チャネル領域を少なくとも部分的に覆っているゲート端子とを有する半導体パワースイッチに関する。第１の半導体材料のバンドギャップと第２の半導体材料のバンドギャップとは相違している。ドレイン端子とソース端子とによって、少なくとも、第１の半導体材料と第２の半導体材料との間の境界層が電気的にコンタクト可能である。チャネル領域は、電気的なパワースイッチとして作用するように構成されている。

Description

従来技術
本発明は、半導体パワースイッチ、及び、半導体パワースイッチの製造方法に関する。
ＨＥＭＴトランジスタ（ＨＥＭＴ-Transistor＝High-Electron-Mobility Transistor＝高電子移動度トランジスタ）は、電界効果トランジスタの特別な構造様式である。この構造様式は、高い電荷担体移動度を有する導電性のチャネルを特徴とする。しかしここで特に困難であるのは、十分に高い降伏電圧を有するパワートランジスタの実現である。
従って、本発明では、独立請求項に記載された半導体パワースイッチ、及び、半導体パワースイッチの製造方法が提供される。有利な構成は、各従属請求項及び後続の説明に記載されている。
本願では、以下の特徴を有する半導体パワースイッチが提供される。
・担体基板
・第１の半導体材料から製造された、担体基板上に被着された第１の半導体層
・第２の半導体材料から製造された、第１の半導体層上に被着された第２の半導体層
・少なくとも、第２の半導体層内に埋設されているドレイン端子及びソース端子
・ドレイン端子とソース端子との間のチャネル領域
・チャネル領域を少なくとも部分的に覆うゲート端子
第１の半導体材料のバンドギャップと第２の半導体材料のバンドギャップとは相違している。ドレイン端子とソース端子とによって、少なくとも、第１の半導体材料と第２の半導体材料との間の境界層が電気的に接触可能になる。チャネル領域は、電気的なパワースイッチとして作用するように構成されている。
パワースイッチとは、所定の最低値を上回る電流及び／又は電圧をスイッチングするために構成されているスイッチング素子のことである。ここで、パワースイッチは、次のように構成される。すなわち、半導体メモリ技術領域の素子において使用されている電流及び／又は電圧を格段に上回る電流及び／又は電圧をスイッチングすることができるように構成される。担体基板とは例えば、その上にさらなる（半導体）構造体が被着可能な半導体基板又は半導体結晶である。従って、担体基板は、これらのさらなる構造体のための保持素子を形成する。バンドギャップとは、エネルギーギャップ又は「禁止帯」のことである。これは、固体の価電子帯と伝導帯との間のエネルギー的な間隔である。チャネル領域とは例えば、電界効果トランジスタのチャネルのことである。
本願で提示されるアプローチは、次のような知識をベースとしている。すなわち、高電流及び／又は高電圧をスイッチングするために、２つの半導体層から成るヘテロ構造が使用可能である、という知識である。ここで、これら２つの層に使用されている半導体材料は、異なるエネルギーギャップを有している。これによって、極めて高速なスイッチング半導体構造体が実現される。特に、特別に高い電子移動度を有する、第１の半導体層と第２の半導体層との間の境界面を使用することによって、大きいパワーをスイッチングする能力を有するという他に、比較的容易な技術的な製造方法によって実現可能な半導体パワースイッチが実現される。従って、このような半導体パワースイッチは安価に製造可能である。
本願では、半導体パワースイッチの製造方法も提示される。ここでこの方法は以下のステップを有する。
・担体基板を準備するステップ
・第１の半導体材料から成る第１の半導体層を担体基板上に被着し、第２の半導体材料から成る第２の半導体層を第１の半導体層の上に被着するステップ
・少なくとも第２の半導体層内に埋設されているドレイン端子とソース端子とを形成するステップ
・チャネル領域を少なくとも部分的に覆うゲート端子を配置するステップ
ここで第１の半導体材料のバンドギャップと第２の半導体材料のバンドギャップとは相違している。ドレイン端子とソース端子とによって、少なくとも、第１の半導体材料と第２の半導体材料との間の境界層が電気的にコンタクト可能になり、ドレイン端子とソース端子とによってドレイン端子とソース端子との間のチャネル領域が規定され、チャネル領域は、電気的なパワースイッチとして作用するように構成されている。
少なくとも１アンペア、特に少なくとも１０アンペアの電流を、破壊されることなく流すように、及び／又は、少なくとも５０ボルト、特に１００ボルトを上回る電圧を、破壊されることなく遮断するようにチャネル領域が構成されている、本発明の実施形態が特に有利である。本発明のこのような実施形態は、次のような利点を提供する。すなわち、この半導体パワースイッチによって、パワースイッチ自体を働かせることなく、高電流又は高電圧をスイッチングすることができる、という利点である。
本発明の別の実施形態では、第１の半導体材料と第２の半導体材料とは、ＩＩＩ／Ｖ族化合物半導体接合体を形成する。本発明のこのような実施形態は、第１の半導体材料と第２の半導体材料との間の境界での電子移動度が特に良好であり、特に極めて高いという利点を提供する。これによって、極めて高速にスイッチングするパワースイッチが実現される。
さらに、第１の半導体材料がＡｌＧａＮを含有し、第２の半導体材料がＧａＮを含有する、又は、第１の半導体材料がＧａＮを含有し、第２の半導体材料がＡｌＧａＮを含有する、本発明の実施形態が有利である。本発明のこのような実施形態は次のような利点を提供する。すなわち、技術的に特に良好にかつ容易に処理される半導体材料を、パワースイッチに使用することができる、という利点である。従って、このようなパワースイッチは、良好なスイッチング特性を有しているというだけでなく、極めて低コストで製造可能である。
本発明の別の実施形態では、担体基板は、保持材料から成る保持層を含有している。ここでこの保持材料は、担体基板の主要材料とは異なっている。特にここでは、担体基板の主要材料はケイ素を含有している。ここで第１の半導体材料は保持層上に配置されている。本発明のこのような実施形態は、次のような利点を提供する。すなわち、適切な緩衝層を使用するという前提条件のもとで、第１の半導体層の良好な結晶品質が得られるのと同時に、大面積かつ低コストの基板が使用可能になる、という利点である。
本発明の特に有利な実施形態では、ゲート端子はチャネル領域から、ゲート酸化膜によって電気的に絶縁される。特にここでは、ゲート酸化膜内には少なくとも、所定の型の電荷担体が埋設されている、及び／又は、ゲート酸化膜は所定の電荷担体密度を有している。本発明のこのような実施形態は、パワースイッチの伝導タイプの設定を可能にするという利点を提供する。これは特に自己遮断型又は自己伝導型としてのパワースイッチの設定である。降伏電圧若しくは活性化電圧を、ゲート酸化膜の厚さ及び／又はゲート酸化膜内の所定の電荷担体の密度によって設定することも可能である。
本発明を以降で、添付図面に基づいて、一例として、詳細に説明する。
本発明の実施例に即した半導体パワースイッチの横断面図。 本発明の実施例に即した方法のフローチャート。 図１に示された横断面図に沿って生じた、材料のエネルギーレベルの図。
本発明の有利な実施例に対する後続の説明では、複数の異なる図面に示され、類似の作用を有する素子には同じ参照番号又は類似の参照番号が付けられている。これらの素子に関する再度の説明は省かれている。
図１は、本発明の実施例に即した半導体パワースイッチ１００の横断面図を示している。パワースイッチ１００は、半導体基板又は担体基板１１０を含んでいる。この基板は主要部分１１５（例えば、１１１−格子構造を有するＳｉ結晶）と、この主要部分１１５上に被着されている緩衝層１２０とを含んでいる。緩衝層１２０は、例えばＡｌＮ基礎層と、このＡｌＮ基礎層に続くＡｌＧａＮ層列とから成る。ここでは、Ａｌ濃度は徐々に低減している。降伏耐性を改善するために、炭素又は鉄の外来原子による、緩衝層の少なくとも一部の所期のドーピングが、電荷担体補償のために用いられる。
緩衝層１２０は、ここで、緩衝層１２０上に配置される半導体ヘテロ構造１２５のための極めて良好な接着ベースとして用いられる。
この半導体ヘテロ構造１２５は、例えば、異なる半導体材料から製造された２つの層から成る積層体である。例えば、これらの異なる半導体材料は、異なるエネルギーギャップ又は異なるバンドギャップを有する半導体材料から成る、又は、異なるエネルギーギャップ又は異なるバンドギャップを有する半導体材料を含む。ヘテロ構造１２５のこれらの半導体材料はここで、第１の半導体層１３０（これは第１の半導体材料から成る）として、及び、第１の半導体層の上に配置される第２の半導体層１３５（これは第２の半導体材料から成る）として配置可能であり、ＩＩＩ−Ｖ族半導体接合体又はＩＩＩ−Ｖ族半導体接合系を形成する。これは次のことを意味する。すなわち、第１の半導体層１３０の半導体材料がＩＩＩ族材料（すなわち、周期表ＩＩＩ族の材料）であり、第２の半導体層１３５の半導体材料がＶ族材料（すなわち、周期表Ｖ族の材料）であることを意味している。第１の半導体材料がＶ族材料であって、第２の半導体材料がＩＩＩ族材料であってもよい。特に、第１の半導体材料がＡｌＧａＮであり、（又はＡｌＧａＮを含んでおり）、第２の半導体材料がＧａＮである（又はＧａＮを含んでいる）、又は、第１の半導体材料がＧａＮであり、（又はＧａＮを含んでおり）、第２の半導体材料がＡｌＧａＮである（又はＡｌＧａＮを含んでいる）。
２つの半導体材料の間には、境界層１４０が形成されている。この境界層では電子は特に高い移動度を有している。この境界層１４０はここで、二次元電子ガス（２ＤＥＧ）として作用し、大きいパワー、すなわち高電流及び／又は高電圧に対して、極めて良好なスイッチング性能を提供する。境界層１４０の電気的なコンタクトを可能にするために、ドレイン端子１４５とソース端子１５０とが設けられている。これは、第２の半導体層１３５を通って、境界層１４０まで達する、又は、第１の半導体層内に達する。ドレイン端子１４５又はソース端子１５０の側方、すなわち、それぞれ他の端子とは反対の側に、水平方向の絶縁層１５３が設けられている。この絶縁層１５３は、ドレイン端子１４５とソース端子１５０との間のチャネル領域１６０から電子が流出するのを阻止する。
第２の半導体層１３５の表面１６０上には、さらに、ゲート酸化膜１６５がゲート絶縁体として配置されている。ゲート酸化膜１６５上には、チャネル領域１５５内に、ゲート端子１７０が設けられている。従って、半導体パワースイッチ１００は電解効果トランジスタとして形成されている。この場合には、チャネル領域１５５を、電解効果トランジスタのチャネルと解することもできる。
半導体パワースイッチ１００の閾値電圧の特に良好な設定を可能にするために、ゲート酸化膜１６５内には、所期のように、電荷担体が注入されており、これによって、相応の電界が生じる。これは、ゲート電極への外部電圧の印加と等価である。これによって、例えば、正の閾値電圧、すなわち自己遮断型素子を実現するために、トランジスタの閾値電圧をコントロールしてシフトさせることができる。このように調整されたトランジスタの閾値電圧は、ここで、電荷担体の面密度及び分布に依存する。
種々の方法で電荷担体を絶縁体に注入することができる。例えば帯電した外来電子をゲート絶縁体内に、イオン注入を用いて注入することができる。
別の形態では、ゲート絶縁体内への電荷注入は次のことによって行われる。すなわち、メモリセル技術と同様の特性を有する積層体（例えばＥＰＲＯＭ又はＥＥＰＲＯＭ素子）を析出することによって行われる。ここでは次のことが可能である。すなわち、適切なゲート電圧を印加することによって、特定量の電荷を継続的に積層体内に格納することが可能である。ここで電子は、適切なゲート電圧を制御酸化物に印加することによって、窒化物層の付着箇所内に注入される。この形態では、メモリ技術の消去方法、例えば局部的なＵＶ照射も、チップ上に、標準的な閾値電圧を有する素子と、調整された閾値電圧を有する素子とを同時に形成するために利用される。これは例えば、モノリシック集積回路の作成時に有利である。別の実施形態では、所期の電荷注入が、適切な材料の選択及び適切なアニール方法の実行によって行われる（例えば、１０００乃至１２００℃の高い温度でのアニール方法によるＳｉＯ２／Ａｌ２Ｏ３積層体、例えば、「Gassensor und Verfahren zur Herstellung eines solchen（Ｒ３４１７３７）」を参照されたい）。
この場合、半導体パワースイッチ１００の図示の構造は、ゲート絶縁体を備えた標準のＨＥＭＴ構造である。構造的には、ＨＥＭＴトランジスタは、異なる大きさのエネルギーギャップを備えた異なる半導体材料の層から成る（いわゆるヘテロ構造）。これに対しては、特に、周期表のＩＩＩ／Ｖ族の元素から成る化合物半導体が対象となる。例えば、材料系ＧａＮ／ＡｌＧａＮが使用可能である。これら２つの材料を相互に重ねて析出すると、これらの材料の境界面に、ＧａＮの両側に、導電性のチャネルとして用いられる二次元電子ガスが形成される。なぜなら、ここでは電子移動度が極めて高いからである（典型的には２０００ｃｍ２／Ｖｓ）。
このようなＧａＮ−ＨＥＭＴトランジスタは、Ｓｉ基板、ＳｉＣ基板又はサファイア基板上にＧａＮ／ＡｌＧａＮヘテロ構造をエピタキシャルに析出することによって製造される。この素子は、高伝導性チャネルが存在していることによって、常に自己伝導型である。しかし、多くの使用領域、例えば自動車産業の領域において、安全性の観点及びスイッチングの観点から、自己遮断型素子が望まれている。従って自己遮断型ＧａＮ素子を実現するために、境界層１４０内の２ＤＥＧを適切な方法によって、チャネル領域において局部的に破壊することが必要である。ＡｌＧａＮバリアを局部的に薄くすること、フッ素注入又は反転チャネル素子等の方法が既に存在するが、これらの方法は一般的に、明確な性能低下及び／又は信用性に関する問題を伴う。本願で提示されたアプローチでは、このような問題を解決する構造が提示され、ＧａＮベースの高性能自己遮断型トランジスタが実現される。
本願では特に、製造方法に対するアプローチが提案される。これは、ＧａＮ−ＨＥＭＴの閾値電圧を調節するために、所期のように電荷をゲート絶縁体１６５内に注入することを可能にする。これによって、簡単な方法で、自己遮断型素子を実現することが可能になる。これは従来のコンセプトと比べて多くの利点を有している。
本願で提示したアプローチによって、例えばＧａＮ／ＡｌＧａＮ材料系の２次元ヘテロ構造境界面１４０の電荷担体が移動する素子が製造される。ここでヘテロ構造１２５は、側方で、ソース端子１５０とドレイン端子１４５とによってコンタクト可能であり、ソース１５５とドレイン１４５との間のチャネル領域１５５は、ゲート電極１７０によって制御される。ゲート電極１７０は、ここで、チャネル領域１５５から、ゲート絶縁体１６５によって分断される。ここには、所期のように、安定した電荷が注入される。これによって、トランジスタの閾値電圧が調整される。
このような素子製造方法のアプローチは、以下のステップを有している。はじめに、緩衝層１２０とＧａＮ／ＡｌＧａＮヘテロ構造１２５とが、担体基板１１０の主要部分１１５上に析出される。次に、水平方向の素子絶縁が行われる。これは例えば、図１に示された、パワースイッチ１００の水平方向の絶縁層１５３内へのイオン注入によって行われる。次に、ゲート絶縁体１６５の析出が続く。ここには、所期のように電荷が注入される。この電荷は極性、面密度及び分布に応じて、ＨＥＭＴトランジスタ１００の電気的な特性をシフトさせる。特に、例えばパワースイッチ１００として自己遮断型素子を製造することができる。この後、ゲート電極１７０の析出及びパターニングが行われ得る。その後には、ソース端子１５０とドレイン端子１４５とによる２ＤＥＧの（すなわち境界層１４０の）コンタクトが行われる。
図２は、本発明の実施例に即した半導体パワースイッチを製造する方法２００のフローチャートを示している。ここでこの方法２００は、担体基板を準備するステップ２１０を含んでいる。さらにこの方法２００は、第１の半導体材料から成る第１の半導体層をこの担体基板上に被着し、第２の半導体材料から成る第２の半導体層を第１の半導体層上に被着するステップ２２０を有する。ここで、第１の半導体材料のバンドギャップは、第２の半導体材料のバンドギャップとは異なっている。さらに、この方法２００は、少なくとも第２の半導体層内に埋設されているドレイン端子とソース端子とを形成するステップ２３０を有する。ここで、このドレイン端子とソース端子とによって、少なくとも、第１の半導体材料と第２の半導体材料との間の境界層は電気的にコンタクト可能であり、このドレイン端子とソース端子とによって、ドレイン端子とソース端子との間のチャネル領域が規定される。ここで、このチャネル領域は、電気的なパワースイッチとして作用するように形成されている。最後に、この方法２００は、少なくとも部分的にチャネル領域を覆うゲート端子を配置するステップ２４０を有する。ステップ２３０とステップ２４０とを、本明細書に示されている順番とは異なる順番で実行することもできる。
パワースイッチ１００の特に良好な作用を実現するために、所望の使用条件に応じて、ゲート絶縁体を変化させることができる。例えば、本願で提示されたアプローチによって提案されたゲート絶縁体のある形態及びパワースイッチ１００の製造方法のある形態を、ゲート絶縁体１６５内に電荷を安定して注入するために使用することができる。第１の形態では、ゲート絶縁体内への電荷注入は次のことによって行われる。すなわち、メモリセル技術と同様の特性を有する積層体を析出することによって行われる（例えばＥＰＲＯＭ又はＥＥＰＲＯＭ素子）。ここでは、適切なゲート電圧を印加することによって特定量の電荷を継続的に積層体内に格納することができる。この構造は、例えば、ＳＯＮＯＳ構造から成る。これは例として、エネルギーレベルダイヤグラムの形態で図２に示されている。
ここでは、適切なゲート電圧を制御酸化物に印加することによって、窒化物層の付着箇所内に電子が注入される。この形態では、メモリ技術の消去方法、例えば局部的なＵＶ照射も、標準的な閾値電圧を備えた素子と調整された閾値電圧を備えた素子とを同時にチップ上に作成するために用いられる。これは例えば、モノリシック集積回路の作成時に有利である。
２）絶縁層、例えばＳｉＯ２を析出し、イオン注入によって電荷を所期のように注入する。この形態は次のような利点を有する。すなわち、適切な注入量を選択することによって、素子の電気的な特性を（特定の間隔で）継続的に調整することができるという利点である。同様の方法が例えば、いわゆる「nanocrystal MOS memories」において使用される。これに関しては例えば２００４年２月１０日付けの米国特許第６６９００５９号明細書を参照されたい。
３）積層体を析出し、適切なアニール方法によって電荷を所期のように移植する（例えば、１０００乃至１２００℃の高温でのアニール方法によるＳｉＯ２／Ａｌ２Ｏ３積層体、例えば、参照されたい。）
本発明は、電気エネルギー変換のための全てのパワー電子システムにおいて使用可能であり、例えば、ハイブリッド車両又は電動車両における自動車産業領域及びインバータシステム等を実現するための太陽光発電領域である。
説明した実施例及び図示した実施例は単なる例である。種々の実施例は全ての特徴に関して、又は、幾つかの特徴に関して相互に組み合わせ可能である。ある実施例に別の実施例の特徴を加えることもできる。
さらに、本発明のステップを繰り返すこと、及び、記載されている順番とは異なる順番で実行することも可能である。
実施例が、第１の特徴と第２の特徴との間で「及び／又は」による結合を有している場合には、この実施例は、ある実施形態では第１の特徴と第２の特徴とを有しており、別の実施形態では第１の特徴のみ、又は、第２の特徴のみを有している。
２つの半導体材料の間には、境界層１４０が形成されている。この境界層では電子は特に高い移動度を有している。この境界層１４０はここで、二次元電子ガス（２ＤＥＧ）として作用し、大きいパワー、すなわち高電流及び／又は高電圧に対して、極めて良好なスイッチング性能を提供する。境界層１４０の電気的なコンタクトを可能にするために、ドレイン端子１４５とソース端子１５０とが設けられている。これは、第２の半導体層１３５を通って、境界層１４０まで達する、又は、第１の半導体層内に達する。ドレイン端子１４５又はソース端子１５０の側方、すなわち、それぞれ他の端子とは反対の側に、水平方向の絶縁層１５３が設けられている。この絶縁層１５３は、ドレイン端子１４５とソース端子１５０との間のチャネル領域１５５から電子が流出するのを阻止する。
パワースイッチ１００の特に良好な作用を実現するために、所望の使用条件に応じて、ゲート絶縁体を変化させることができる。例えば、本願で提示されたアプローチによって提案されたゲート絶縁体のある形態及びパワースイッチ１００の製造方法のある形態を、ゲート絶縁体１６５内に電荷を安定して注入するために使用することができる。第１の形態では、ゲート絶縁体内への電荷注入は次のことによって行われる。すなわち、メモリセル技術と同様の特性を有する積層体を析出することによって行われる（例えばＥＰＲＯＭ又はＥＥＰＲＯＭ素子）。ここでは、適切なゲート電圧を印加することによって特定量の電荷を継続的に積層体内に格納することができる。この構造は、例えば、ＳＯＮＯＳ構造から成る。これは例として、エネルギーレベルダイヤグラムの形態で図３に示されている。
１）ここでは、適切なゲート電圧を制御酸化物に印加することによって、窒化物層の付着箇所内に電子が注入される。この形態では、メモリ技術の消去方法、例えば局部的なＵＶ照射も、標準的な閾値電圧を備えた素子と調整された閾値電圧を備えた素子とを同時にチップ上に作成するために用いられる。これは例えば、モノリシック集積回路の作成時に有利である。
３）積層体を析出し、適切なアニール方法によって電荷を所期のように移植する（例えば、１０００乃至１２００℃の高温でのアニール方法によるＳｉＯ２／Ａｌ２Ｏ３積層体、例えば、「Gassensor und Verfahren zur Herstellung eines solchen（Ｒ３４１７３７）」を参照されたい。）。

Claims (7)

  1. 半導体パワースイッチ（１００）であって、
    当該半導体パワースイッチ（１００）は、
    ・担体基板（１１０）と、
    ・第１の半導体材料から成る、前記担体基板（１１０）上に被着された第１の半導体層（１３０）と、
    ・第２の半導体材料から成る、前記第１の半導体層（１３０）上に被着された第２の半導体層（１３５）と、
    ・少なくとも前記第２の半導体層（１３５）内に埋設された、ドレイン端子（１４５）及びソース端子（１５０）と、
    ・前記ドレイン端子（１４５）と前記ソース端子（１５０）との間のチャネル領域（１５５）と、
    ・前記チャネル領域（１５５）を少なくとも部分的に覆っているゲート端子（１７０）とを有しており、
    前記第１の半導体材料のバンドギャップと、前記第２の半導体材料のバンドギャップとは相違しており、
    前記ドレイン端子（１４５）と前記ソース端子（１５０）とによって、少なくとも、前記第１の半導体材料と前記第２の半導体材料との間の境界層（１４０）が電気的にコンタクト可能であり、
    前記チャネル領域（１５５）は、電気的なパワースイッチとして作用するように構成されている、
    ことを特徴とする半導体パワースイッチ（１００）。
  2. 前記チャネル領域（１５５）は、少なくとも１アンペアの電流、特に少なくとも１０アンペアの電流を、破壊されることなく流すように構成されている、及び／又は、
    前記チャネル領域（１５５）は、少なくとも５０ボルトの電圧、特に１００ボルトの電圧を、破壊されることなく遮断するように構成されている、請求項１に記載の半導体パワースイッチ（１００）。
  3. 前記第１の半導体材料と前記第２の半導体材料とは、ＩＩＩ／Ｖ族化合物半導体接合体（１２５）を形成する、請求項１又は２に記載の半導体パワースイッチ（１００）。
  4. 前記第１の半導体材料はＡｌＧａＮを含有しており、前記第２の半導体材料はＧａＮを含有している、又は、
    前記第１の半導体材料はＧａＮを含有しており、前記第２の半導体材料はＡｌＧａＮを含有している、請求項３に記載の半導体パワースイッチ（１００）。
  5. 前記担体基板（１１０）は、少なくとも、保持材料から成る保持層（１２０）を有しており、
    前記保持材料は、前記担体基板（１１０）の主要材料（１１５）とは異なっており、
    特に、前記担体基板（１１０）の主要材料（１１５）はケイ素を含有しており、前記第１の半導体材料は前記保持層（１１５）上に配置されている、請求項１乃至４のいずれか一項に記載の半導体パワースイッチ（１００）。
  6. 前記ゲート端子（１７０）は前記チャネル領域（１５５）からゲート酸化膜（１６５）によって電気的に絶縁されており、
    特に前記ゲート酸化膜（１６５）内には、少なくとも、所定の型の電荷担体が埋設されている、及び／又は、前記ゲート酸化膜（１６５）は所定の電荷担体密度を有している、請求項１乃至５のいずれか一項に記載の半導体パワースイッチ（１００）。
  7. 半導体パワースイッチ（１００）の製造方法（２００）であって、当該方法（２００）は、
    ・担体基板（１１０）を準備するステップ（２１０）と、
    ・第１の半導体材料から成る第１の半導体層（１３０）を前記担体基板（１１０）上に被着し、第２の半導体材料から成る第２の半導体層（１３５）を前記第１の半導体層（１３０）上に被着するステップ（２２０）と、
    ・少なくとも前記第２の半導体層（１３５）内に埋設されているドレイン端子（１４５）とソース端子（１５０）とを形成するステップ（２３０）と、
    ・ゲート端子（１７０）が少なくとも部分的にチャネル領域（１５５）を覆うように、前記ゲート端子（１７０）を配置するステップ（２４０）とを有しており、
    前記第１の半導体材料のバンドギャップは、前記第２の半導体材料のバンドギャップとは相違しており、
    前記ドレイン端子（１４５）と前記ソース端子（１５０）とによって、少なくとも、前記第１の半導体材料と前記第２の半導体材料との間の境界層が電気的にコンタクト可能であり、前記ドレイン端子（１４５）と前記ソース端子（１５０）とによって、前記ドレイン端子と前記ソース端子との間の前記チャネル領域（１５５）が規定され、前記チャネル領域は、電気的なパワースイッチとして作用するように構成されている、
    ことを特徴とする、半導体パワースイッチ（１００）の製造方法（２００）。
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