JP2011124572A - 高電圧耐久ｉｉｉ族窒化物半導体デバイス - Google Patents

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Abstract

【課題】高電圧の印加時に、電荷キャリアを導電領域内に抑制して、高電圧耐久性を呈する、HEMTのようなIII族窒化物半導体デバイスを提供する。
【解決手段】高電圧耐久III族窒化物半導体デバイスは、(100)シリコン層１４、該(100)シリコン層１４上の絶縁体層１８、及び該絶縁体層１８上のP型導電性の(111)シリコン層１６を有する支持基板を備える、高電子移動度トランジスタ(HEMT)を備える。高電圧耐久HEMTは、P型導電性の(111)シリコン層１６上に形成したIII族窒化物半導体本体１２であって、HEMTのヘテロ接合を形成する、III族窒化物半導体本体も備える。
【選択図】図２

Description

本発明は、一般的に半導体の分野に関し、特に、化合物半導体の製造の分野に関する。
関連出願
本出願は、2008年11月26日に出願された、「III−Nitride Wafer and Devices Formed in a III−nitride Wafer」というタイトルの継続中の親出願である、米国特許出願第12/324119号の一部継続出願であり、その利益及び優先権を主張する。継続中の親出願の開示は、参照により本願に完全に組み込まれる。
定義
本明細書において、「III−V族半導体」は、例えば、窒化ガリウム(GaN)、砒化ガリウム(GaAs)、窒化インジウムアルミニウムガリウム(InAlGaN)、窒化インジウムガリウム(InGaN)などのような、これらに限定されない、少なくとも1つのIII族元素と少なくとも1つのV族元素とを含む化合物半導体を意味する。同様に、「III族窒化物」は、例えば、GaN、AlGaN、InN、AlN、InGaN、InAlGaNなどのような、これらに限定されない、窒素と少なくとも1つのIII族元素とを含む化合物半導体を意味する。
様々な最新のアプリケーションで用いられる半導体ベースのデバイス、回路及びスイッチは、以前よりも、より大きな電力を扱う能力を呈し、且つより高い印加電圧を許容できることがしばしば要求される。これらの増大するデバイスの性能への要求に対する1つの対応として、例えば高電子移動度トランジスタ(HEMT)のような、III族窒化物半導体デバイスの開発及び実装がなされている。例えば、典型的なHEMTにおいては、2次元電子ガス(2DEG)が半導体ヘテロ接合に生成される。2DEGは、高移動性で高濃度の電荷キャリアの極薄の導電層を表し、これらの電荷キャリアは、この導電層の2次元の方向に容易に自由に移動するものの、導電層に垂直の第3次元方向への移動は抑制される。
実際上、HEMT又は任意のIII族窒化物半導体デバイスが、高い印加電圧(例えば600ボルト以上の電圧)に対して確実に機能する能力は、2DEG又は他のタイプの導電チャネルの電荷保持特性にある程度依存する。特に、電荷キャリアが、例えばデバイスのシリコン基板内へと移動することにより、所望の導電領域から分散するために十分に抑制されない場合には、デバイスの性能は最善ではなくなる。より深刻なことには、数百ボルトの印加電圧の下でさえ、HEMTはシリコン基板を経て短絡し、結果としてデバイス不良を生じる。不都合なことに、従来のIII族窒化物半導体デバイスの製造方法は、高電圧が印加された場合に、電荷キャリアを最適に導電領域内に抑制することができなかった。
従って、高電圧耐久性を呈する、例えばHEMTのようなIII族窒化物半導体デバイスを提供することにより、従来の方法の欠点及び欠陥を克服する必要がある。提案する解決策が、III族窒化物パワー半導体デバイスとシリコンデバイスとのモノリシック垂直集積を支持することができる実装を提供する場合は、追加の有利な点となり得る。
本発明は、実質的に少なくとも1つの図に示され及び/又は、その少なくとも1つの図に関連して説明され、特許請求の範囲に記載したように、高電圧耐久III族窒化物半導体デバイスを対象とする。
本発明の一実施形態に従う、半導体ウェーハの断面図である。 本発明の一実施形態に従う、高電圧耐久III族窒化物半導体デバイスの断面図である。 本発明の一実施形態に従う、絶縁ゲートを有する、高電圧耐久III族窒化物半導体デバイスの断面図である。 本発明の一実施形態に従う、ショットキーゲートを有する、高電圧耐久III族窒化物半導体デバイスの断面図である。 本発明の一実施形態に従う、絶縁ゲートを有する、エンハンス型の高電圧耐久III族窒化物半導体デバイスの断面図である。 本発明の一実施形態に従う、ショットキーゲートを有する、エンハンス型の高電圧耐久III族窒化物半導体デバイスの断面図である。 本発明の一実施形態に従う、絶縁ゲートを有する、デプレッション型の高電圧耐久III族窒化物半導体デバイスの断面図である。 本発明の一実施形態に従う、ショットキーゲートを有する、デプレッション型の高電圧耐久III族窒化物半導体デバイスの断面図である。
本発明は、高電圧耐久III族窒化物半導体デバイスを対象とする。本発明を特定の実施形態について記載するが、本発明の原理は、添付の特許請求の範囲によって規定されるように、本願明細書において記載される特定の実施形態を超えて適用することができることは明らかである。また、本発明の説明において、特定の詳細は、本発明の独創的な態様を不明瞭にしないようにするために省略する。省略する詳細は、当業者の知識の範囲内である。
本願の図面及びそれらに関連する詳細な説明は、本発明の単なる例示的な実施形態に向けられている。簡潔さを維持するために、本発明の原理を用いる本発明の他の実施形態は、本願では特に記載せず、本願の図面でも特に示していない。特に断りのない限り、図の中の類似の又は対応する要素は、類似の又は対応する参照番号によって示されることに留意されたい。
図1は、本発明の一実施形態に従う、半導体ウェーハの断面図を示す。図1には、支持基板10及び、支持基板10の上に形成したIII族窒化物半導体本体12を示している。図1に示す実施形態によれば、支持基板10は、第1のシリコン本体14、第1のシリコン本体14の上の絶縁体本体18、及び絶縁体本体18の上の第2のシリコン本体16を有する。さらに、図1に示すように、III族窒化物半導体本体12は、III族窒化物バッファ層20、第1のIII族窒化物層22、及び第2のIII族窒化物層24を有する。
例えば、第1のシリコン本体14は、(100)単結晶シリコンとし、第2のシリコン本体16は、(111)単結晶シリコンとすることができる。あるいは、第1のシリコン本体14と第2のシリコン本体16との双方を、(111)シリコンとすることができる。いずれの例においても、絶縁体本体18は、例えば二酸化シリコンとすることができ、第1のシリコン本体14を第2のシリコン本体16から電気的に絶縁するように実装することができる。実施形態によっては、第2のシリコン本体16は、エピタキシャル成長させたシリコン層とすることができることに留意すべきである。
第1のシリコン本体14が(100)シリコンからなり、第2のシリコン本体16が(111)シリコンからなる実施形態、並びに、第1のシリコン本体14及び第2のシリコン本体16が同一のシリコン結晶方位を有する実施形態では、シリコンオンインシュレータ(SOI)基板を用いることができる。SOI基板は、典型的には、絶縁体層によって互いに結合させた2つのシリコン基板層を有する。あるいは、第1のシリコン本体14及び第2のシリコン本体16の双方が同一の結晶方位、例えば(111)を有するシリコンからなる実施形態は、注入酸素による分離(SIMOX)プロセスを用いて実装することができる。例えば、図1に示すように、アニーリング処理が後に続く、(111)シリコン基板への酸素の注入により、絶縁体本体18を第1のシリコン本体14と第2のシリコン本体16との間に形成することができる。絶縁体本体18は、例えば、0.5μm の厚さといった、0.1μm〜2.0μmの範囲の厚さを有することができる。
III族窒化物半導体本体12は、多数電荷キャリアの導電型によって特徴付けることができる。例えば、図1に示すように、III族窒化物半導体本体12が高電子移動度トランジスタ(HEMT)を備える場合には、III族窒化物半導体本体12は、二次元電子ガス(2DEG)を存在させる(populate)、多数電荷キャリア(電子)のN導電型によって特徴付けることができる。同様に、他の実施形態では、III族窒化物半導体本体12は、nチャネル金属酸化物半導体(NMOS)の電界効果トランジスタデバイスを有し、N導電型の多数電荷キャリア(電子)によって特徴付けることができる。同様に、III族窒化物半導体本体12が、pチャネル金属酸化物半導体(PMOS)の電界効果トランジスタデバイスを有する場合には、III族窒化物半導体本体12は、多数電荷キャリア(正孔)のP導電型によって特徴付けることができる。
図1で示すように、例えば、一実施形態においては、III族窒化物半導体本体12をこのようなHEMTを備えるように実装することができる。この実施形態によれば、III族窒化物バッファ層20は、例えば窒化アルミニウム(AlN)とすることができる。加えて、第1及び第2のIII族窒化物層22及び24のそれぞれは、これらの界面にて形成されるヘテロ接合の近くに2DEGを生成するように選定される、異なるIII族窒化物合金とすることができる。例えば、III族窒化物半導体本体12は、窒化ガリウム(GaN)からなる第1のIII族窒化物層22と窒化アルミニウムガリウム(AlGaN)からなる第2のIII族窒化物層24との界面に形成されるヘテロ接合を有し、第1のIII族窒化物層22を第2のシリコン本体16の上に形成し、第2のIII族窒化物層24を第1のIII族窒化物層22の上に形成することができる。さらに一般的には、上述の定義の欄にて説明したように、第1のIII族窒化物層22及び第2のIII族窒化物層24は、1つ以上のIII族元素と窒素との任意の適切な組合せとすることができる。
図2を参照するに、図2は、本発明の一実施形態に従う、高電圧耐久III族窒化物半導体デバイスの断面図を示す。図1との関連にて説明したように、図2に示すデバイスは、HEMTを備えるような、III族窒化物半導体本体12の実装に相当する。図2に示すように、このようなデバイスは、第2のIII族窒化物層24を介して2DEGに結合される第1及び第2の電源電極26及び28(例えばソース及びドレイン電極)と、第1及び第2の電源電極26と28との間にそれぞれ位置するゲート30とを有することができる。ゲート30のようなゲートは、例えば、絶縁ゲート電極又は、第2のIII族窒化物層24にショットキー接触するゲート電極を有することができる。
図1及び図2に示す2DEGは、2DEGの二次元方向には自由に移動するものの、理想的には、2DEGに垂直の第3次元方向への移動、例えば第2のシリコン本体16内への移動を抑制する、高移動性で高濃度の電子が存在する極薄の導電チャネルに相当する。しかし、実際には、第1の電源電極26に、例えば数百ボルトを印加すると、第2のシリコン本体16を経る及び横切る、かなりの電荷がリークし、第2のシリコン本体16により提供される基板を経て、第1の電源電極26と第2の電源電極28との間の短絡を生じ、これにより、デバイスがブレークダウンしてしまう。
本願明細書において説明したように、III族窒化物半導体デバイスは、第2のシリコン本体16がIII族窒化物半導体本体12の多数電荷キャリアの導電型と反対の導電型を有するようにすることによって、高電圧耐久デバイスとして適用することができる。従って、図2に示される2DEGがある場合には、第2のシリコン本体16がP型の導電型を有するようにして、高い印加電圧(例えば600ボルト超の電圧)の下でのブレークダウンに対する耐性を高めることができる。図2を参照して説明する、このようなデバイスは、III族窒化物半導体本体12の多数電荷キャリアの導電型とは反対の第2のシリコン本体16の導電型の意図的な選定によって、高電圧の用途に用いることができる。実施形態によっては、例えば、このような高電圧耐久半導体デバイスは800ボルトを上回るブレークダウン電圧を呈することができ、実施形態によっては、ブレークダウンは約1200ボルトまで回避することができる。
一実施形態では、第2のシリコン本体16をP型ドーパントでドープできる、SOI基板を用いることができる。例えば、第2のシリコン本体16をP++ドープし、2DEGを生じさせることができるIII族窒化物半導体本体12を第2のシリコン本体16の上に形成することができる。あるいは、P型のシリコン本体を、第2のシリコン本体16の上にエピタキシャル成長させて、III族窒化物半導体本体12をP型のエピタキシャル領域の上に形成することができる。
他の実施形態では、第1のシリコン基板の片面にP型ドーパントを注入し、続いてこの注入領域の最終的な深さの近くまで水素を注入することができる。その後で、P型領域の上面を酸化して、この酸化した表面に第2のシリコン基板(例えばハンドル基板)を結合させることができる。P型領域を水素注入領域に沿って分断し、III族窒化物パワー半導体デバイスを第2のシリコン本体16を構成するP型領域上に製造することができる。例えばIII族窒化物半導体本体12がP型多数電荷キャリアを有するデバイスを備える場合のような特殊な場合には、例えば、N++ドープすることにより、第2のシリコン本体16がN導電型を有するように実装することができる。
第2のシリコン本体16の適切な導電型の選定に由来する高電圧耐久性に加えて、本発明の様々な実施形態は、III族窒化物半導体本体12を有する1つ以上のシリコンデバイスのモノリシック垂直集積をサポートする、というさらなる有意な利点を有する。例えば、第1のシリコン本体14と第2のシリコン本体16とを、絶縁体本体18によって互いに電気的に絶縁することにより、第1及び第2のシリコン本体14及び16のそれぞれを独立した基板として用いて、異なるタイプのデバイスを実装することができる。例えば、第2のシリコン本体16に(111)シリコン用いることにより、基板として第2のシリコン本体16を用いるIII族窒化物半導体本体12の形成を有利にサポートすることができる。同時に、第1のシリコン本体14に(100)シリコンを用いることにより、この第1のシリコン本体14を、第1のシリコン本体14上に例えばMOSFETのような1つ以上のシリコン半導体デバイスを形成するための基板としての用途に適切なものとすることができる。
従って、第1及び第2のシリコン本体14及び16のそれぞれのシリコン結晶方位の適切な選定により、支持基板10が、III族窒化物パワー半導体デバイス及び低電力のシリコンデバイスの動作を同時にサポートできるようにすることができる。所望の実装によっては、例えば、第1のシリコン本体14を、Nドープ、N++ドープ、Pドープ、又はP++ドープすることができる。
図3を参照するに、図3は、本発明の一実施形態に従う、絶縁ゲートを有する高電圧耐久III族窒化物半導体デバイスの断面図を示す。図3は、ゲート電極31と第2のIII族窒化物層24との間に位置するゲート誘電体29(例えば二酸化シリコン又は窒化シリコン)を有するゲートを示している。
図4は、本発明の一実施形態に従う、ショットキーゲートを有する高電圧耐久III族窒化物半導体デバイスの断面図を示す。図4に示すように、この後者の実施形態では、ゲート電極33を第2のIII族窒化物層24とショットキー接触するように構成することができる。
また、高電圧耐久III族窒化物パワー半導体デバイスは、エンハンスメントモードのデバイス(例えば、ゲート電極にゲート電圧が印加されない場合にノーマリオフである)又はデプレッションモードのデバイス(例えば、ゲート電極にゲート電圧が印加されない場合にノーマリオンである)とすることができる。図5は、本発明の実施形態による、絶縁ゲートを有するエンハンスメントモードの高電圧耐久III族窒化物半導体デバイスの断面図を示し、図6は、ショットキーゲートを有するエンハンスメントモードの高電圧耐久III族窒化物半導体デバイスの断面図を示している。図5及び図6に示すように、このようなエンハンスメンとモードのデバイスは、適切な電圧(閾値電圧)の印加によって導電できるように復元することができる、中断された2DEGをゲート直下に有することができる。様々なエンハンスメントモードのIII族窒化物パワー半導体デバイスの例は、米国特許公開公報第2006/0060871号に記載されており、本願の譲受人に共通に譲渡されたものである。
図7は、本発明の一実施形態による、絶縁ゲートを有するデプレッションモードの高電圧耐久III族窒化物半導体デバイスの断面図を示し、図8は、ショットキーゲートを有するデプレッションモードの高電圧耐久III族窒化物半導体デバイスの断面図を示している。図7及び図8に示すように、このようなデプレッションモードのデバイスは、閾値電圧の印加により電流電導を阻止するように遮断することができる、連続した2DEGをゲート直下に有することができる。デプレッションモードのIII族窒化物パワー半導体デバイスの例は、Khanらによる米国特許第5,192,987号に開示されている。
従って、図1から図8に示したIII族窒化物半導体構造のいずれも、第2のシリコン本体16がIII族窒化物半導体本体12の多数電荷キャリアの型とは反対の導電型を有するようにすることにより、高電圧耐久半導体構造として実装することができる。加えて、(100)シリコンを第1のシリコン本体14に用いることによって、支持基板10は、1つ以上のIII族窒化物パワー半導体デバイスを有する、1つ以上のシリコン半導体デバイスのモノリシック垂直集積を達成するのに用いることができる。
本発明の上述の説明から、様々な技術を、本発明の趣旨を逸脱することなく、本発明の概念を実行するのに用いることができることは明らかである。さらに、本発明を特定の実施形態を特別に参照して説明したが、当業者は、本発明の精神及び範囲から逸脱することなく、形及び細部に変更を加えることができることを理解されよう。記載された実施形態は、あらゆる意味で例示的であり限定的でないものと理解されなければならない。本発明は、本願明細書において記載されている特定の実施形態に限定されず、本発明の範囲を逸脱することなく、多くの再構成、修正及び置換ができると理解されなければならない。
10 支持基板
12 III族窒化物半導体本体
14 第1のシリコン本体
16 第2のシリコン本体
18 絶縁体本体
20 III族窒化物バッファ層
22 第1のIII族窒化物層
24 第2のIII族窒化物層
26 第1のパワー電極
28 第2のパワー電極
29 ゲート誘電体
30 ゲート
31 ゲート電極
33 ゲート電極

Claims (20)

  1. 第1のシリコン本体、該第1のシリコン本体上の絶縁体本体、及び該絶縁体本体上の第2のシリコン本体を有する支持基板と、
    前記第2のシリコン本体上に形成したIII族窒化物半導体本体であって、多数電荷キャリアの導電型によって特徴付けられるIII族窒化物半導体本体と、を備え、
    前記第2のシリコン本体は、前記多数電荷キャリアの導電型とは反対の導電型を有することを特徴とする、高電圧耐久III族窒化物半導体デバイス。
  2. 前記高電圧耐久III族窒化物半導体デバイスのブレークダウン電圧は、800ボルト超である、請求項1に記載の高電圧耐久III族窒化物半導体デバイス。
  3. 前記III族窒化物半導体本体は、第1のIII族窒化物層と第2のIII族窒化物層との界面に形成されたヘテロ接合を有する、請求項1に記載の高電圧耐久III族窒化物半導体デバイス。
  4. 前記第1のIII族窒化物層は、窒化ガリウム(GaN)からなり、且つ前記第2のIII族窒化物層は、窒化アルミニウムガリウム(AlGaN)からなる、請求項3に記載の高電圧耐久III族窒化物半導体デバイス。
  5. 前記III族窒化物半導体本体は、高電子移動度トランジスタ(HEMT)を備える、請求項1に記載の高電圧耐久III族窒化物半導体デバイス。
  6. 前記第2のシリコン本体は、P導電型である、請求項1に記載の高電圧耐久III族窒化物半導体デバイス。
  7. 前記第2のシリコン本体は、(111)シリコンからなる、請求項1に記載の高電圧耐久III族窒化物半導体デバイス。
  8. 前記第1のシリコン本体は、(100)シリコンからなる、請求項1に記載の高電圧耐久III族窒化物半導体デバイス。
  9. 前記第1のシリコン本体は、Nドープドシリコン本体である、請求項1に記載の高電圧耐久III族窒化物半導体デバイス。
  10. 前記第1のシリコン本体は、Pドープドシリコン本体である、請求項1に記載の高電圧耐久III族窒化物半導体デバイス。
  11. 前記第1のシリコン本体上に形成したシリコン半導体デバイスをさらに備える、請求項1に記載の高電圧耐久III族窒化物半導体デバイス。
  12. 前記シリコン半導体デバイスは、金属酸化物半導体電界効果型トランジスタ(MOSFET)を備える、請求項11に記載の高電圧耐久III族窒化物半導体デバイス。
  13. 前記III族窒化物半導体本体は、PMOSデバイスを備える、請求項1に記載の高電圧耐久III族窒化物半導体デバイス。
  14. 前記第2のシリコン本体は、N導電型である、請求項13に記載の高電圧耐久III族窒化物半導体デバイス。
  15. 前記III族窒化物半導体本体上に形成した電源電極をさらに備える、請求項1に記載の高電圧耐久III族窒化物半導体デバイス。
  16. 前記電源電極間に位置するゲートをさらに備える、請求項15に記載の高電圧耐久III族窒化物半導体デバイス。
  17. 前記ゲートは、ゲート誘電体及びゲート電極を備える、請求項16に記載の高電圧耐久III族窒化物半導体デバイス。
  18. 前記III族窒化物半導体本体は、前記ゲートの下に、中断された領域を含む2次元電子ガスを有するIII族窒化物へテロ接合を備える、請求項16に記載の高電圧耐久III族窒化物半導体デバイス。
  19. 高電圧耐久性の高電子移動度トランジスタ(HEMT)であって、
    (100)シリコン層、該(100)シリコン層上の絶縁体層、及び該絶縁体層上のP型導電性の(111)シリコン層を有する支持基板と、
    前記P導電型の(111)シリコン層上に形成したIII族窒化物半導体本体であって、前記HEMTのヘテロ接合を形成する、III族窒化物半導体本体と、
    を備える、高電圧耐久HEMT。
  20. 前記HEMTのブレークダウン電圧は、800ボルト超である、請求項19に記載の高電圧耐久HEMT。
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