JP6863423B2 - 電子デバイス用基板およびその製造方法 - Google Patents
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Description
前記接合基板は、少なくとも、シリコン単結晶からなるベースウェーハ上にシリコン単結晶からなるボンドウェーハを接合した基板であって、
前記ベースウェーハは、抵抗率が0.1Ωcm以下、結晶方位が<100>のCZシリコンからなり、
前記ボンドウェーハは、結晶方位が<111>のものであることを特徴とする電子デバイス用基板を提供する。
シリコン単結晶からなるベースウェーハ上にシリコン単結晶からなるボンドウェーハを接合して接合基板とする工程と、
前記接合基板の前記ボンドウェーハ上に窒化物半導体をエピタキシャル成長させる工程とを含み、
前記ベースウェーハとして、抵抗率が0.1Ωcm以下、結晶方位が<100>のCZシリコンからなるものを用い、
前記ボンドウェーハとして、結晶方位が<111>のものを用いることを特徴とする電子デバイス用基板の製造方法を提供する。
本発明は、シリコン単結晶の接合基板上に窒化物半導体膜が形成された電子デバイス用基板であって、
前記接合基板は、少なくとも、シリコン単結晶からなるベースウェーハ上にシリコン単結晶からなるボンドウェーハを接合した基板であって、
前記ベースウェーハは、抵抗率が0.1Ωcm以下、結晶方位が<100>のCZシリコンからなり、
前記ボンドウェーハは、結晶方位が<111>のものであることを特徴とする電子デバイス用基板である。
また、本発明は、シリコン単結晶基板上に窒化物半導体膜を形成する電子デバイス用基板の製造方法であって、
シリコン単結晶からなるベースウェーハ上にシリコン単結晶からなるボンドウェーハを接合して接合基板とする工程と、
前記接合基板の前記ボンドウェーハ上に窒化物半導体をエピタキシャル成長させる工程とを含み、
前記ベースウェーハとして、抵抗率が0.1Ωcm以下、結晶方位が<100>のCZシリコンからなるものを用い、
前記ボンドウェーハとして、結晶方位が<111>のものを用いることを特徴とする電子デバイス用基板の製造方法を提供する。
抵抗率が0.1Ωcm以下、酸素濃度が1×1018atoms/cm3(ASTM’79)以下の(100)面CZシリコン基板(抵抗率:0.007Ωcm、酸素濃度:7×1017atoms/cm3)で、基板の厚みが500μmと1000μmのベースウェーハ(直径150mm)を準備した。また、貼り合わせ用として、抵抗率が0.1Ωcm以下、酸素濃度が1×1018atoms/cm3(ASTM’79)以下の(111)面CZシリコン基板(抵抗率:0.007Ωcm、酸素濃度:7×1017atoms/cm3)、基板の厚みが500μmのボンドウェーハ(直径150mm)を2枚準備した。
抵抗率が0.1Ωcm以下、酸素濃度が1×1018atoms/cm3(ASTM’79)以下の(100)面CZシリコン基板(抵抗率:0.007Ωcm、酸素濃度:7×1017atoms/cm3)の厚みが500μmと1000μmのベースウェーハ(直径150mm)を準備した。また、貼り合わせ用として、高濃度の窒素ドープした1000Ωcm以上の(111)面CZシリコン基板(8×1014atoms/cm3、5000Ωcm)、基板の厚みが500μmのボンドウェーハ(直径150mm)を2枚準備した。
抵抗率が0.1Ωcm以下、酸素濃度が1×1018atoms/cm3(ASTM’79)以下の(100)面CZシリコン基板(抵抗率:0.007Ωcm、酸素濃度:7×1017atoms/cm3)の厚みが500μmと1000μmのベースウェーハ(直径150mm)を準備した。また、貼り合わせ用として、高濃度の窒素ドープした1000Ωcm以上の(111)面FZシリコン基板(8×1014atoms/cm3、5000Ωcm)、基板の厚みが500μmのボンドウェーハ(直径150mm)を2枚準備した。
抵抗率が20Ωcm、酸素濃度が5×1018atoms/cm3の(111)面CZシリコン基板で、基板の厚みが700μmのウェーハ(直径150mm)を準備した。この基板に、MOVPE炉で5μm厚のGaNエピタキシャル成長を行ったところ、成長後の反りが130μmと大きくなった。
抵抗率が0.1Ωcm以下、酸素濃度が1×1018atoms/cm3(ASTM’79)以下の(100)面CZシリコン基板(抵抗率:0.007Ωcm、酸素濃度:7×1017atoms/cm3)で、基板の厚みが500μmと1000μmのベースウェーハ(直径150mm)を準備した。また、貼り合わせ用として、ベースウェーハと同一の抵抗率及び酸素濃度の(100)面CZシリコン基板、基板の厚みが500μmのボンドウェーハ(直径150mm)を2枚準備した。
1…ベースウェーハ、 2…ボンドウェーハ、 3…接着層、
4…中間層、 5…窒化物半導体膜(デバイス層)、 6…接合基板。
Claims (8)
- シリコン単結晶の接合基板上に窒化物半導体膜が形成された電子デバイス用基板であって、
前記接合基板は、少なくとも、シリコン単結晶からなるベースウェーハ上にシリコン単結晶からなるボンドウェーハを接合した基板であって、
前記ベースウェーハは、抵抗率が0.1Ωcm以下、結晶方位が<100>のCZシリコンからなり、
前記ボンドウェーハは、結晶方位が<111>、抵抗率が0.1Ωcm以下のCZシリコン基板であることを特徴とする電子デバイス用基板。 - シリコン単結晶の接合基板上に窒化物半導体膜が形成された電子デバイス用基板であって、
前記接合基板は、少なくとも、シリコン単結晶からなるベースウェーハ上にシリコン単結晶からなるボンドウェーハを接合した基板であって、
前記ベースウェーハは、抵抗率が0.1Ωcm以下、結晶方位が<100>のCZシリコンからなり、
前記ボンドウェーハは、結晶方位が<111>、抵抗率が1000Ωcm以上、窒素濃度が1×1014atoms/cm3以上であるCZシリコン基板であることを特徴とする電子デバイス用基板。 - シリコン単結晶の接合基板上に窒化物半導体膜が形成された電子デバイス用基板であって、
前記接合基板は、少なくとも、シリコン単結晶からなるベースウェーハ上にシリコン単結晶からなるボンドウェーハを接合した基板であって、
前記ベースウェーハは、抵抗率が0.1Ωcm以下、結晶方位が<100>のCZシリコンからなり、
前記ボンドウェーハは、結晶方位が<111>、抵抗率が1000Ωcm以上、窒素濃度8×1014atoms/cm3以上のFZシリコン基板であることを特徴とする電子デバイス用基板。 - 前記接合基板は、前記ベースウェーハと前記ボンドウェーハとがSiO2膜を介して接合されたものであることを特徴とする請求項1から請求項3のいずれか一項に記載の電子デバイス用基板。
- シリコン単結晶基板上に窒化物半導体膜を形成する電子デバイス用基板の製造方法であって、
シリコン単結晶からなるベースウェーハ上にシリコン単結晶からなるボンドウェーハを接合して接合基板とする工程と、
前記接合基板の前記ボンドウェーハ上に窒化物半導体をエピタキシャル成長させる工程とを含み、
前記ベースウェーハとして、抵抗率が0.1Ωcm以下、結晶方位が<100>のCZシリコンからなるものを用い、
前記ボンドウェーハとして、結晶方位が<111>、抵抗率が0.1Ωcm以下のCZシリコン基板を用いることを特徴とする電子デバイス用基板の製造方法。 - シリコン単結晶基板上に窒化物半導体膜を形成する電子デバイス用基板の製造方法であって、
シリコン単結晶からなるベースウェーハ上にシリコン単結晶からなるボンドウェーハを接合して接合基板とする工程と、
前記接合基板の前記ボンドウェーハ上に窒化物半導体をエピタキシャル成長させる工程とを含み、
前記ベースウェーハとして、抵抗率が0.1Ωcm以下、結晶方位が<100>のCZシリコンからなるものを用い、
前記ボンドウェーハとして、結晶方位が<111>、抵抗率が1000Ωcm以上、窒素濃度が1×1014atoms/cm3以上であるCZシリコン基板を用いることを特徴とする電子デバイス用基板の製造方法。 - シリコン単結晶基板上に窒化物半導体膜を形成する電子デバイス用基板の製造方法であって、
シリコン単結晶からなるベースウェーハ上にシリコン単結晶からなるボンドウェーハを接合して接合基板とする工程と、
前記接合基板の前記ボンドウェーハ上に窒化物半導体をエピタキシャル成長させる工程とを含み、
前記ベースウェーハとして、抵抗率が0.1Ωcm以下、結晶方位が<100>のCZシリコンからなるものを用い、
前記ボンドウェーハとして、結晶方位が<111>、抵抗率が1000Ωcm以上、窒素濃度8×1014atoms/cm3以上のFZシリコン基板を用いることを特徴とする電子デバイス用基板の製造方法。 - 前記接合基板とする工程において、前記ベースウェーハと前記ボンドウェーハとをSiO2膜を介して接合することを特徴とする請求項5から請求項7のいずれか一項に記載の電子デバイス用基板の製造方法。
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Family Cites Families (11)
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WO2011016219A1 (ja) * | 2009-08-04 | 2011-02-10 | Dowaエレクトロニクス株式会社 | 電子デバイス用エピタキシャル基板およびその製造方法 |
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JP2013239474A (ja) * | 2012-05-11 | 2013-11-28 | Sanken Electric Co Ltd | エピタキシャル基板、半導体装置及び半導体装置の製造方法 |
JP2014192226A (ja) | 2013-03-26 | 2014-10-06 | Sharp Corp | 電子デバイス用エピタキシャル基板 |
JP2014236093A (ja) * | 2013-05-31 | 2014-12-15 | サンケン電気株式会社 | シリコン系基板、半導体装置、及び、半導体装置の製造方法 |
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