KR20130006870A - 이차원 전자가스를 갖는 적층구조물, 이를 포함하는 반도체소자 및 이들의 제조방법 - Google Patents

이차원 전자가스를 갖는 적층구조물, 이를 포함하는 반도체소자 및 이들의 제조방법 Download PDF

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Abstract

이차원 전자가스를 갖는 적층구조물, 이를 포함하는 반도체소자 및 이들의 제조방법에 관해 개시되어 있다. 개시된 적층구조물의 형성방법은 제1물질층을 형성하는 단계, 상기 제1물질층을 열처리하는 단계 및 상기 제1물질층 상에 상기 제1물질층에 이차원 전자가스(two-dimensional electron gas)(2DEG)를 유발시키는 제2물질층을 형성하는 단계를 포함할 수 있다. 상기 제1물질층의 열처리는 상기 제1물질층의 표면 조도(surface roughness) 및/또는 표면 상태(surface states)를 증가시키는 조건으로 수행할 수 있다. 위와 같은 방법으로 형성된 적층구조물 상에 반도체소자를 제조할 수 있다.

Description

이차원 전자가스를 갖는 적층구조물, 이를 포함하는 반도체소자 및 이들의 제조방법{Stack structure having two-dimensional electron gas, semiconductor device including the stack structure and methods of manufacturing the same}
이차원 전자가스를 갖는 적층구조물, 이를 포함하는 반도체소자 및 이들의 제조방법에 관한 것이다.
고전자이동도 트랜지스터(High electron mobility transistor)(이하, HEMT)는 이종접합구조(heterojunction structure)의 계면에서 발생하는 이차원 전자가스(2-dimensional electron gas)(이하, 2DEG)를 캐리어(carrier)로 사용하는 소자이다. 분극률이 서로 다른 두 개의 반도체층이 접합된 이종접합구조에서, 상대적으로 큰 분극률을 갖는 반도체층은 그와 접합된 다른 반도체층에 2DEG를 유발할 수 있다. 2DEG에서 전자의 이동도(mobility)는 매우 높을 수 있다. 이러한 2DEG는 HEMT에서 채널로 이용될 수 있다.
HEMT와 같이 2DEG를 이용하는 반도체소자의 성능/특성은 2DEG의 전자 농도 및 저항 등에 영향을 받는다. 2DEG의 전자 농도가 높을수록, 전류밀도가 높은 고출력/고성능 소자를 구현하는데 유리할 수 있다. 이런 이유로 2DEG의 전자 농도를 높일 수 있는 기술이 요구된다.
2DEG의 전자 농도를 높일 수 있는 방법을 제공한다.
상기 방법을 적용한 적층구조물의 형성방법을 제공한다.
상기 적층구조물을 포함하는 반도체소자의 제조방법을 제공한다.
전자 농도가 높은 2DEG를 갖는 적층구조물 및 이를 포함하는 반도체소자를 제공한다.
본 발명의 일 측면(aspect)에 따르면, 제1물질층을 형성하는 단계; 상기 제1물질층을 열처리하는 단계; 및 상기 제1물질층 상에 상기 제1물질층에 2DEG(2-dimensional electron gas)를 유발시키는 제2물질층을 형성하는 단계;를 포함하는 적층구조물의 형성방법이 제공된다.
상기 제1물질층의 열처리는 상기 제1물질층의 표면 조도(surface roughness)를 증가시키는 조건으로 수행할 수 있다.
상기 제1물질층의 열처리는 상기 제1물질층의 표면 상태(surface states)를 증가시키는 조건으로 수행할 수 있다.
상기 제1물질층의 열처리는 500～1200℃ 사이의 온도로 수행할 수 있다.
상기 제1물질층의 열처리는 질소 분위기에서 수행할 수 있다.
상기 제1물질층 및 제2물질층 중 적어도 하나는 Ⅲ-Ⅴ족 반도체를 포함할 수 있다.
상기 제1물질층은 GaN, InN 및 GaAs 중 적어도 하나를 포함할 수 있다.
상기 제2물질층은 AlGaN, AlInN 및 AlGaAs 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 전술한 방법으로 2DEG를 포함하는 적층구조물을 형성하는 단계; 및 상기 적층구조물 상에 상기 2DEG를 이용하는 소자를 형성하는 단계;를 포함하는 반도체소자의 제조방법이 제공된다.
본 발명의 다른 측면에 따르면, 제1물질층을 형성하는 단계; 상기 제1물질층의 표면 모폴로지(surface morphology)를 변화시키는 단계; 및 상기 제1물질층 상에 상기 제1물질층에 2DEG(2-dimensional electron gas)를 유발시키는 제2물질층을 형성하는 단계;를 포함하는 적층구조물의 형성방법이 제공된다.
상기 제1물질층의 표면 모폴로지를 변화시키는 단계는 상기 제1물질층의 표면 조도(surface roughness)를 증가시키는 조건으로 수행할 수 있다.
상기 제1물질층의 표면 모폴로지를 변화시키는 단계는 상기 제1물질층의 표면 상태(surface states)를 증가시키는 조건으로 수행할 수 있다.
상기 제1물질층의 표면 모폴로지를 변화시키는 단계는 상기 제1물질층을 열처리하는 단계를 포함할 수 있다.
상기 제1물질층 및 제2물질층 중 적어도 하나는 Ⅲ-Ⅴ족 반도체를 포함할 수 있다.
상기 제1물질층은 GaN, InN 및 GaAs 중 적어도 하나를 포함할 수 있다.
상기 제2물질층은 AlGaN, AlInN 및 AlGaAs 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 전술한 방법으로 2DEG를 포함하는 적층구조물을 형성하는 단계; 및 상기 적층구조물 상에 상기 2DEG를 이용하는 소자를 형성하는 단계;를 포함하는 반도체소자의 제조방법이 제공된다.
본 발명의 다른 측면에 따르면, 표면 조도(surface roughness)가 2nm 이상인 제1면을 갖는 제1물질층; 상기 제1물질층의 제1면에 구비된 것으로, 상기 제1물질층에 2DEG(2-dimensional electron gas)를 유발시키는 제2물질층; 및 상기 제2물질층 상에 구비된 것으로, 상기 2DEG를 이용하는 소자;를 포함하는 반도체소자가 제공된다.
상기 2DEG의 전자 농도는 1014/㎠ 이상일 수 있다.
상기 제1물질층 및 제2물질층 중 적어도 하나는 Ⅲ-Ⅴ족 반도체를 포함할 수 있다.
상기 제1물질층은 GaN, InN 및 GaAs 중 적어도 하나를 포함할 수 있다.
상기 제2물질층은 AlGaN, AlInN 및 AlGaAs 중 적어도 하나를 포함할 수 있다.
전자 농도가 높은 2DEG를 갖는 적층구조물을 형성할 수 있다.
상기 적층구조물을 이용해서 반도체소자를 제조하면, 고성능/고출력의 반도체소자를 구현할 수 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 적층구조물의 형성방법을 보여주는 단면도이다.
도 3은 본 발명의 실시예에 따른 적층구조물을 보여주는 단면도이다.
도 4는 도 3의 적층구조물 상에 제조된 반도체소자의 일례를 보여주는 단면도이다.
도 5는 본 발명의 실시예에 따른 적층구조물의 형성방법에서 열처리된 반도체층의 표면 상태를 보여주는 단면도이다.
도 6은 비교예에 따른 반도체층(열처리 전)의 AFM(atomic force microscopy) 표면 이미지이다.
도 7은 본 발명의 실시예에 따른 반도체층(열처리 후)의 AFM(atomic force microscopy) 표면 이미지이다.
* 도면의 주요 부분에 대한 부호설명 *
10 : 제1반도체층 20 : 제2반도체층
SUB1 : 기판 S1 : 소오스전극
D1 : 드레인전극 G1 : 게이트전극
이하, 본 발명의 실시예에 따른 이차원 전자가스(2DEG)를 갖는 적층구조물, 이를 포함하는 반도체소자 및 이들의 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1 내지 도 3은 본 발명의 실시예에 따른 적층구조물의 형성방법을 보여주는 단면도이다.
도 1을 참조하면, 기판(SUB1) 상에 제1반도체층(10)을 형성할 수 있다. 기판(SUB1)은, 예컨대, 사파이어(sapphire), Si, SiC, GaN 등으로 구성된 기판일 수 있다. 제1반도체층(10)은 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 예컨대, 제1반도체층(10)은 GaN, InN, GaAs 등을 포함할 수 있다. 제1반도체층(10)은 미도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다. 제1반도체층(10)은 에피택셜(epitaxial) 성장법으로 형성할 수 있다. 제1반도체층(10)은, 예컨대, MOCVD(metal-organic chemical vapor deposition) 장비를 이용해서 형성할 수 있다. 도시하지는 않았지만, 기판(SUB1)과 제1반도체층(10) 사이에 소정의 버퍼층을 형성할 수 있다. 상기 버퍼층은 기판(SUB1)과 제1반도체층(10) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 제1반도체층(10)의 결정성 저하를 방지하기 위해 구비시킬 수 있다. 상기 버퍼층은, 예컨대, AlN, GaN, AlGaN, AlInN, AlGaInN 등으로 형성할 수 있다.
도 2를 참조하면, 제1반도체층(10)을 열처리할 수 있다. 상기 열처리 공정은 제1반도체층(10)의 표면 특성을 변화시키는 조건으로 수행할 수 있다. 예컨대, 상기 열처리 공정은 제1반도체층(10)의 표면 조도(surface roughness) 및/또는 표면 상태(surface states)를 증가시키는 조건으로 수행할 수 있다. 상기 열처리 공정에 의해 제1반도체층(10)의 표면 조도(surface roughness)는 약 2nm 이상으로 증가할 수 있다. 예컨대, 열처리된 제1반도체층(10)의 표면 조도(surface roughness)는 2～50nm 정도일 수 있다. 도 2의 부분 확대도에 도시한 바와 같이, 제1반도체층(10)의 표면(상면)은 나노스케일(nanoscale) 또는 원자스케일(atomic-scale) 수준에서 울퉁불퉁(rough) 할 수 있다. 한편, 제1반도체층(10)의 표면 상태(surface states)의 증가는 표면 전하의 증가를 의미할 수 있다. 상기 열처리 공정에 의해 제1반도체층(10)의 표면부에서 댕글링 본드(dangling bond)의 수가 증가할 수 있고, 그에 따라 표면 전하가 증가할 수 있다. 예컨대, 도 5에 도시된 바와 같이, 열처리 공정에 의해 제1반도체층(10)의 표면에 다량의 양(+)의 전하가 발생할 수 있다. 제1반도체층(10)의 표면 상태(surface states) 및/또는 표면 조도(surface roughness)의 증가는 추후에 제1반도체층(10)에 형성될 2DEG(2-dimensional electron gas)의 전자 농도를 증가시키는 요인이 될 수 있다.
도 2의 제1반도체층(10)의 열처리 공정에 대해 보다 구체적으로 설명하면, 상기 열처리 공정은, 예컨대, 약 500～1200℃ 사이의 온도에서 수행할 수 있다. 또한, 상기 열처리 공정은 질소 분위기에서 수행할 수 있고, 수 내지 수십 분 동안 수행할 수 있다. 이러한 열처리 공정은 제1반도체층(10)의 증착 장비(예컨대, MOCVD 장비) 내에서 인-시츄(in-situ)로 진행하거나, 상기 증착 장비가 아닌 별도의 퍼니스(furnace)를 이용해서 수행하거나, 그 밖에 다른 방법, 예컨대, 레이저 어닐링(laser annealing) 방법으로 수행할 수도 있다.
도 3을 참조하면, 열처리된 제1반도체층(10) 상에 제2반도체층(20)을 형성할 수 있다. 제1반도체층(10)과 유사하게, 제2반도체층(20)도 에피택셜 성장법으로 형성할 수 있다. 또한 제2반도체층(20)은 MOCVD 장비를 이용해서 형성할 수 있다. 제2반도체층(20)은 제1반도체층(10) 내에 2DEG를 유발시키는 물질층일 수 있다. 제2반도체층(20)은 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 예컨대, 제2반도체층(20)은 AlGaN, AlInN, AlGaAs 등을 포함할 수 있다. 상기 AlGaN, AlInN 및 AlGaAs 등은 제1반도체층(10)보다 큰 분극률을 갖기 때문에, 제1반도체층(10)에 2DEG를 유발할 수 있다. 제1반도체층(10)이 GaN층인 경우, 제2반도체층(20)은 AlGaN층 또는 AlInN층일 수 있다. 제1반도체층(10)이 InN층인 경우, 제2반도체층(20)은 AlInN층일 수 있다. 제1반도체층(10)이 GaAs층인 경우, 제2반도체층(20)은 AlGaAs층일 수 있다. 그러나 여기서 제시한 제1반도체층(10) 및 제2반도체층(20)의 물질들은 예시적인 것이고, 다양하게 변화될 수 있다. 제2반도체층(20)은 n형 불순물로 도핑된 층일 수도 있다. 상기 n형 불순물은, 예컨대, Si일 수 있다. 또한 제2반도체층(20)은 서로 다른 복수의 물질층을 포함하는 다층 구조를 가질 수도 있다.
제2반도체층(20)에 의해 제1반도체층(10)에 형성되는 2DEG는 높은 전자 농도를 가질 수 있다. 본 실시예에서 형성되는 2DEG는 종래의 방법으로 형성된 2DEG의 전자 농도보다 10～15배 정도 높은 전자 농도를 가질 수 있다. 이는 도 2에서 설명한 제1반도체층(10)의 열처리 공정과 관련된다. 본 발명의 실시예에 따라 열처리된 제1반도체층(10)은 나노스케일 또는 원자스케일 수준에서 다소 큰 표면 조도(surface roughness)를 갖거나, 비교적 많은 표면 전하(즉, 높은 표면 상태)를 가지기 때문에, 이로 인해 2DEG의 전자 농도가 증가되는 것이라 추정된다. 또한, 상기 열처리 공정에 의해 제1반도체층(10)이 스트레스(stress)를 받을 수 있는데, 이러한 스트레스에 의해서도 2DEG의 전자 농도가 증가될 수 있다고 추정된다. 그러나 여기서 설명한 2DEG의 전자 농도 증가 요인(메커니즘) 이외에 다른 요인이 더 있을 수 있다.
도 3의 적층구조물에 소정의 반도체소자를 제조할 수 있다. 예컨대, 도 4와 같은 구조의 반도체소자(HEMT)를 제조할 수 있다.
도 4를 참조하면, 제2반도체층(20)의 소정 영역 상에 게이트전극(G1)이 구비될 수 있고, 게이트전극(G1) 양측의 제2반도체층(20) 상에 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 제1반도체층(10), 제2반도체층(20), 게이트전극(G1), 소오스전극(S1) 및 드레인전극(D1)은 HEMT를 구성할 수 있다. 제1반도체층(10)에 구비된 2DEG는 HEMT의 채널로 사용될 수 있다. 이런 점에서, 제1반도체층(10)은 '채널층'이라 할 수 있다.
도 4는 본 발명의 실시예에 따른 HEMT의 기본적인 구조를 보여주는 것이고, 이 구조는 다양하게 변형될 수 있다. 예컨대, 게이트전극(G1)과 제2반도체층(20) 사이에 게이트절연층(미도시)이나 디플리션층(미도시)을 더 구비시킬 수 있다. 또한 게이트전극(G1)이 형성되는 제2반도체층(20) 부분을 소정 깊이까지 리세스(recess) 하여 리세스영역(미도시)을 형성한 후에, 상기 리세스영역에 게이트전극(G1)을 형성할 수도 있다. 이 경우, 상기 리세스영역에 대응하는 2DEG의 특성이 변화될 수 있고, 결과적으로 HEMT의 특성이 조절될 수 있다. 그 밖에도 다양한 변형이 가능할 수 있다.
부가해서, 본 발명의 실시예에 따른 2DEG를 포함하는 적층구조물은 HEMT가 아닌 다른 반도체소자를 제조하는데 사용될 수도 있다. 상기 다른 반도체소자는, 예컨대, 쇼트키 다이오드(Schottky diode) 소자일 수 있다. 그 밖에도 2DEG를 이용하는 모든 소자 분야에 본 발명의 실시예에 따른 적층구조물을 적용할 수 있다.
도 6 및 도 7은 각각 비교예에 따른 반도체층 및 본 발명의 실시예에 따른 반도체층의 AFM(atomic force microscopy) 표면 이미지이다. 도 6는 열처리 전의 반도체층에 대한 결과이고, 도 7은 열처리 후의 반도체층에 대한 결과이다. 도 6의 반도체층은 도 1의 제1반도체층(10)에 대응될 수 있고, 도 7의 반도체층은 도 2의 제1반도체층(10)에 대응될 수 있다. 도 6 및 도 7의 반도체층의 물질은 모두 GaN 이었다.
도 6 및 도 7을 비교하면, 열처리 후 반도체층의 표면(도 7)이 열처리 전 반도체층의 표면(도 6)보다 울퉁불퉁한(rough) 것을 확인할 수 있다. 실제, 표면 조도(surface roughness)를 측정한 결과, 열처리 전 반도체층(도 6)의 표면 조도는 1.67nm 정도였고, 열처리 후 반도체층(도 7)의 표면 조도는 29.2nm 정도였다. 이러한 결과를 통해, 본 발명의 실시예에 따른 열처리에 의해 반도체층의 표면 조도(surface roughness)가 증가한 것을 확인할 수 있다.
아래의 표 1은 비교예에 따른 적층구조물 및 본 발명의 실시예에 따른 적층구조물의 2DEG의 전자 농도 및 면저항을 측정한 결과를 정리한 것이다. 상기 비교예에 따른 적층구조물은 열처리 없이 형성한 것이고, 실시예에 따른 적층구조물은 도 1 내지 도 3의 방법으로, 즉, 열처리를 거쳐서 형성한 것이다. 비교예 및 실시예의 적층구조물은 모두 GaN/AlGaN 구조를 갖는다. 표 1의 전자 농도(즉, sheet carrier concentration)는 CV(capacitance-voltage) 법으로 측정하였다. 한편, 표 1에서 면저항(sheet resistivity)은 GaN과 AlGaN 사이의 계면의 면저항이다.
비교예
(without thermal treatment)		 실시예
(with thermal treatment)
Sheet carrier concentration 1.03×1013/㎠ 1.47×1014/㎠
Sheet resistivity 414.9 Ω/sq 398 Ω/sq
표 1의 결과를 보면, 비교예에 따른 적층구조물의 2DEG의 전자 농도(즉, sheet carrier concentration)는 1.03×1013/㎠ 정도이고, 실시예에 따른 적층구조물의 2DEG의 전자 농도(즉, sheet carrier concentration)는 1.47×1014/㎠ 정도이다. 따라서 실시예에 따른 적층구조물의 2DEG의 전자 농도가 비교예에 따른 적층구조물의 2DEG의 전자 농도보다 15배 정도 높았다. 이러한 결과를 통해, 본원의 실시예에 따른 열처리에 의해, 2DEG의 전자 농도가 크게 증가하는 것을 알 수 있다. 또한, 실시예에 따른 적층구조물의 면저항(sheet resistivity)은 비교예에 따른 적층구조물의 면저항보다 낮게 나타났다.
이와 같이, 본 발명의 실시예에 따른 전자 농도가 높은 2DEG를 갖는 적층구조물을 형성할 수 있기 때문에, 이러한 적층구조물을 이용해서 HEMT와 같은 반도체소자를 구성할 경우, 고성능/고출력의 반도체소자를 얻을 수 있다. 이때, 상기 반도체소자는, 예컨대, 파워 디바이스(power device)로 사용될 수 있지만, 그 밖에 다른 다양한 분야에 여러 가지 목적으로 사용될 수 있다. 예컨대, 상기 반도체소자는 파워 디바이스뿐 아니라, 조명, 메모리소자 및 다양한 회로 분야에 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 3의 적층구조물 형성방법 및 도 4의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 또한 전술한 열처리 공정 이외에 다른 방법을 이용해서, 도 3 및 도 4와 같이 전자 농도가 높은 구조물을 형성할 수 있음을 알 수 있을 것이다. 부가해서, 당업자라면 본 발명의 사상(idea)은 HEMT가 아닌 다른 다양한 반도체소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (20)

  1. 제1물질층을 형성하는 단계;
    상기 제1물질층을 열처리하는 단계; 및
    상기 제1물질층 상에 상기 제1물질층에 2DEG(2-dimensional electron gas)를 유발시키는 제2물질층을 형성하는 단계;를 포함하는 적층구조물의 형성방법.
  2. 제 1 항에 있어서,
    상기 제1물질층의 열처리는 상기 제1물질층의 표면 조도(surface roughness)를 증가시키는 조건으로 수행하는 적층구조물의 형성방법.
  3. 제 1 항에 있어서,
    상기 제1물질층의 열처리는 상기 제1물질층의 표면 상태(surface states)를 증가시키는 조건으로 수행하는 적층구조물의 형성방법.
  4. 제 1 항에 있어서,
    상기 제1물질층의 열처리는 500～1200℃ 사이의 온도로 수행하는 적층구조물의 형성방법.
  5. 제 1 항에 있어서,
    상기 제1물질층의 열처리는 질소 분위기에서 수행하는 적층구조물의 형성방법.
  6. 제 1 항에 있어서,
    상기 제1물질층 및 제2물질층 중 적어도 하나는 Ⅲ-Ⅴ족 반도체를 포함하는 적층구조물의 형성방법.
  7. 제 6 항에 있어서,
    상기 제1물질층은 GaN, InN 및 GaAs 중 적어도 하나를 포함하는 적층구조물의 형성방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제2물질층은 AlGaN, AlInN 및 AlGaAs 중 적어도 하나를 포함하는 적층구조물의 형성방법.
  9. 제1물질층을 형성하는 단계;
    상기 제1물질층의 표면 모폴로지(surface morphology)를 변화시키는 단계;
    상기 제1물질층 상에 상기 제1물질층에 2DEG(2-dimensional electron gas)를 유발시키는 제2물질층을 형성하는 단계;를 포함하는 적층구조물의 형성방법.
  10. 제 9 항에 있어서,
    상기 제1물질층의 표면 모폴로지를 변화시키는 단계는 상기 제1물질층의 표면 조도(surface roughness)를 증가시키는 조건으로 수행하는 적층구조물의 형성방법.
  11. 제 9 항에 있어서,
    상기 제1물질층의 표면 모폴로지를 변화시키는 단계는 상기 제1물질층의 표면 상태(surface states)를 증가시키는 조건으로 수행하는 적층구조물의 형성방법.
  12. 제 9 항에 있어서,
    상기 제1물질층의 표면 모폴로지를 변화시키는 단계는 상기 제1물질층을 열처리하는 단계를 포함하는 적층구조물의 형성방법.
  13. 제 9 항에 있어서,
    상기 제1물질층 및 제2물질층 중 적어도 하나는 Ⅲ-Ⅴ족 반도체를 포함하는 적층구조물의 형성방법.
  14. 청구항 1에 기재된 방법으로 2DEG(2-dimensional electron gas)를 포함하는 적층구조물을 형성하는 단계; 및
    상기 적층구조물 상에 상기 2DEG를 이용하는 소자를 형성하는 단계;를 포함하는 반도체소자의 제조방법.
  15. 청구항 9에 기재된 방법으로 2DEG(2-dimensional electron gas)를 포함하는 적층구조물을 형성하는 단계; 및
    상기 적층구조물 상에 상기 2DEG를 이용하는 소자를 형성하는 단계;를 포함하는 반도체소자의 제조방법.
  16. 표면 조도(surface roughness)가 2nm 이상인 제1면을 갖는 제1물질층;
    상기 제1물질층의 제1면에 구비된 것으로, 상기 제1물질층에 2DEG(2-dimensional electron gas)를 유발시키는 제2물질층; 및
    상기 제2물질층 상에 구비된 것으로, 상기 2DEG를 이용하는 소자;를 포함하는 반도체소자.
  17. 제 16 항에 있어서,
    상기 2DEG의 전자 농도는 1014/㎠ 이상인 반도체소자.
  18. 제 16 항에 있어서,
    상기 제1물질층 및 제2물질층 중 적어도 하나는 Ⅲ-Ⅴ족 반도체를 포함하는 반도체소자.
  19. 제 18 항에 있어서,
    상기 제1물질층은 GaN, InN 및 GaAs 중 적어도 하나를 포함하는 반도체소자.
  20. 제 18 항에 있어서,
    상기 제2물질층은 AlGaN, AlInN 및 AlGaAs 중 적어도 하나를 포함하는 반도체소자.
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