JP2007235000A - 半導体の処理方法、半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ＧａとＮとを含む系半導体層の表面近くのリーク電流を低減することが可能な半導体の処理方法、半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、ＧａＮ系半導体層（２０）の表面にシリコンを含有する第１絶縁膜（２４）を形成する工程と、ＧａＮ系半導体層（２０）の表面に形成された第１絶縁膜（２４）を除去する工程と、を有することを特徴とする半導体の処理方法、半導体装置およびその製造方法である。本発明によれば、ＧａＮ系半導体層の表面のＧａとＮの組成比を化学量論的組成比に近づけることができる。
【選択図】 図１
【解決手段】本発明は、ＧａＮ系半導体層（２０）の表面にシリコンを含有する第１絶縁膜（２４）を形成する工程と、ＧａＮ系半導体層（２０）の表面に形成された第１絶縁膜（２４）を除去する工程と、を有することを特徴とする半導体の処理方法、半導体装置およびその製造方法である。本発明によれば、ＧａＮ系半導体層の表面のＧａとＮの組成比を化学量論的組成比に近づけることができる。
【選択図】 図１
Description
本発明は基板処理方法、半導体装置およびその製造方法に関し、特に、ＧａとＮとを含む化合物半導体層を有する基板の基板処理方法、半導体装置およびその製造方法に関する。
ＧａとＮとを含む化合物半導体（ＧａＮ系半導体）層を用いた半導体装置、例えばＨＥＭＴ（High Electron Mobility Transistor）等のＦＥＴ（Field Effect Transistor）は、携帯電話基地局用増幅器などの高周波数かつ高出力で動作する高周波高出力増幅用素子として注目されている。ＧａＮ系半導体としては、例えば、窒化ガリウム（ＧａＮ）並びにＧａＮと窒化アルミニウム（ＡｌＮ）または窒化インジウム（ＩｎＮ）との混晶であるＡｌＧａＮまたはＩｎＧａＮ等の半導体がある。ＧａＮ系半導体を用いたＦＥＴ(以下、ＧａＮ系ＦＥＴ)においては、より高性能、高信頼性を実現するための技術開発が進められている。
特許文献１には、ＧａＮ系ＦＥＴとしてＧａＮ系ＨＥＭＴが開示されている。従来例に係るＧａＮ系ＨＥＭＴは、サファイア基板上に、ＧａＮ系半導体層としてＧａＮ層からなる電子走行層（バッファ層）、ＡｌＧａＮ層からなる電子供給層、ＧａＮ層からなる保護層（キャップ層）を形成する。ＧａＮ系半導体層上にゲート電極並びにオーミック電極であるソース電極およびドレイン電極を形成する。オーミック電極とゲート電極の間のＧａＮ系半導体層上には窒化シリコン膜等の絶縁膜が形成されている。
特開２００２−３５９２５６号公報
ＧａＮ系半導体を用いた半導体装置においては、ＧａＮ系半導体層の表面（あるいは絶縁膜の界面）近くにリーク電流が流れることがある。このため、例えばＧａＮ系ＦＥＴにおいては、オフ電流（Ｉｏｆｆ）、ゲート電極とオーミック電極間の逆方向電流（例えばＩｇｄｏ）が大きくなってしまう。
本発明は、上記課題に鑑みなされたものであり、ＧａＮ系半導体層の表面近くのリーク電流を低減することが可能な基板処理方法、半導体装置およびその製造方法を提供することを目的とする。
本発明は、ＧａＮ系半導体層の表面にシリコンを含有する第１絶縁膜を形成する工程と、前記ＧａＮ系半導体層の前記表面に形成された前記第１絶縁膜を除去する工程と、を有することを特徴とする基板処理方法である。本発明によれば、ＧａＮ系半導体層の表面のＧａが第１絶縁膜に拡散する。これにより、ＧａリッチのＧａＮ系半導体層の表面のＧａとＮの組成比を化学量論的組成比に近づけることができる。よって、ＧａＮ系半導体層の表面のリーク電流を削減することができる。
上記構成において、前記基板はＳｉＣ、Ｓｉ、サファイアおよびＧａＮのいずれか１つからなる基板である構成とすることができる。また、上記構成において、前記ＧａＮ系半導体層はＧａＮ層またはＡｌＧａＮ層である構成とすることができる。さらに、上記構成において、前記第１絶縁膜は窒化シリコン膜、酸化シリコン膜および酸化窒化シリコン膜のいずれかの膜である構成とすることができる。
本発明は、ＧａＮ系半導体層の表面に５５０℃以上の温度で熱処理を行う工程と、前記ＧａＮ系半導体層の前記表面にシリコンを含有する第１絶縁膜を形成する工程と、前記第１絶縁膜が形成された状態で前記ＧａＮ系半導体層の前記表面に３５０℃以上の熱処理を行う工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、５５０℃以上の熱処理により、ＧａリッチとなったＧａＮ系半導体層の表面を、化学量論的組成比に近づけることができる。よって、ＧａＮ系半導体層の表面のリーク電流を削減することができる。
本発明は、ＧａＮ系半導体層の表面にシリコンを含有する第１絶縁膜を形成する工程と、前記ＧａＮ系半導体層上にソース電極、ドレイン電極およびゲート電極を形成する工程と、前記ソース電極と前記ドレイン電極との間の少なくとも一部の前記第１絶縁膜を除去する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、ソース電極とドレイン電極との間のＧａＮ系半導体層の表面のＧａが第１絶縁膜中に拡散する。よって、ＧａＮ系半導体層の表面がＧａリッチである場合、その表面のＧａとＮとの組成比を化学量論的な組成に近づけることができる。これにより、ＧａＮ系ＦＥＴのＩｏｆｆおよびＩｇｄｏを抑制し、良好な特性を得ることができる。
上記構成において、前記ＧａＮ系半導体層の前記表面に形成された前記第１絶縁膜を除去する工程を具備する構成とすることができる。この構成によれば、Ｇａが拡散した第１絶縁膜を除去することができる。
上記構成において、前記第１絶縁膜が除去された前記ＧａＮ系半導体層の前記表面に第２絶縁膜を形成する工程を具備する構成とすることができる。この構成によれば、ＧａＮ系半導体層の表面のＧａをさらに第２絶縁膜中に拡散させることができる。
上記構成において、前記ＧａＮ系半導体層はＧａＮ層またはＡｌＧａＮ層である構成とすることができる。また、上記構成において、前記第１絶縁膜は窒化シリコン膜、酸化シリコン膜および酸化窒化シリコン膜のいずれかの膜である構成とすることができる。
上記構成において、前記第２絶縁膜は酸素を含まない膜である構成とすることができる。また、上記構成において、前記第２絶縁膜は窒化シリコン膜である構成とすることができる。この構成によれば、ＧａＮ系半導体層の表面がＧａリッチになることを防止することができる。
本発明は、基板上に形成されたＧａＮ系半導体層と、前記ＧａＮ系半導体層上に設けられたソース電極、ドレイン電極およびゲート電極と、前記ソース電極と前記ドレイン電極との間の前記ＧａＮ系半導体層に接して設けられ、開口部を有するシリコンを含有する第１絶縁膜と、前記開口部で前記ＧａＮ系半導体層と接して設けられた第２絶縁膜と、を具備する半導体装置である。本発明によれば、ソース電極とドレイン電極との間のＧａＮ系半導体層の表面のＧａが第１絶縁膜中に拡散する。よって、ＧａＮ系半導体層の表面がＧａリッチである場合、その表面のＧａとＮとの組成比を化学量論的な組成に近づけることができる。これにより、ＧａＮ系ＦＥＴのＩｏｆｆおよびＩｇｄｏを抑制し、良好な特性を得ることができる。
上記構成において、前記第１絶縁膜は窒化シリコン膜、酸化シリコン膜および酸化窒化シリコン膜のいずれかの膜である構成とすることができる。上記構成において、前記基板はＳｉＣ、Ｓｉ、サファイアおよびＧａＮのいずれか１つからなる基板である構成とすることができる。上記構成において、前記ＧａＮ系半導体層はＧａＮ層またはＡｌＧａＮ層である構成とすることができる。
上記構成において、前記第２絶縁膜は酸素を含まない膜である構成とすることができる。上記構成において、前記第２絶縁膜は窒化シリコン膜である構成とすることができる。この構成によれば、ＧａＮ系半導体層の表面がＧａリッチになることを防止することができる。
本発明によれば、ＧａＮ系半導体層の表面近くのリーク電流を低減することが可能な基板処理方法、半導体装置およびその製造方法を提供することができる。
以下に本発明の実施例を図面を参照に説明する。
発明者は、ＧａＮ系半導体層の表面近くのリーク電流の原因はＧａＮ系化合物半導層の表面がＧａリッチになっているためと考えた。そこで、ＧａＮ系半導体層の表面のＧａとＮの組成比を調査した。図１（ａ）のように、ＳｉＣ（炭化シリコン）基板１０上に最上層がＧａＮ層のＧａＮ系半導体層２１をＭＯＣＶＤ法を用い形成した。各処理を行った後のＧａＮ層の表面のＧａとＮの組成比をＸＰＳ（Ｘ線光電子分光）法を用い測定した。結果を表１に示す。基板１０上にＧａＮ系半導体層２１を形成した後のＧａＮ層表面のＮ／Ｇａは０．６６である。次に、ＲＴＡ（ラピッドサーマルアニール）法を用いＧａＮ層を５６０℃で４分熱処理した後のＧａＮ層の表面のＮ／Ｇａは０．５３となる。このように、ＧａＮ層の形成後や熱処理後はＧａＮ層の表面は、Ｇａリッチになっている。これは、ＧａＮ層の成膜時の成長条件や熱処理によりＧａＮ層表面のＮが抜けたためである。このように、５５０℃以上の熱処理ではＧａＮ層表面はＧａリッチとなる。
図１（ｂ）のように、５６０℃の熱処理後、例えばプラズマＣＶＤ法を用い、ＧａＮ系半導体層２１上に例えば膜厚が１００ｎｍの窒化シリコン膜２４を形成する。図１（ｃ）のように、フッ酸系水溶液を用い、窒化シリコン膜２４を除去する。その後、ＧａＮ系半導体層２１の表面のＮ／Ｇａを測定したところ、０．６２であった。このように、ＧａＮ系半導体層２１の表面のＮ／Ｇａは、窒化シリコン膜２４を成膜し除去することにより大きくなる。これは、ＧａＮ系半導体層２１の最上層であるＧａＮ層中のＧａが窒化シリコン膜２４中に拡散したためと考えられる。つまり、ＧａＮ層中のＧａが窒化シリコン膜２４に引き抜かれたためと考えられる。よって、ＧａＮ層の表面がＧａＮの化学量論的な組成比であるＮ／Ｇａ＝１に近づく。さらに、図１（ｂ）において、窒化シリコン膜２４を被膜した状態で、３５０℃の温度において３０分間の熱処理を行う。その後、図１（ｃ）のように窒化シリコン膜２４を除去してＮ／Ｇａを測定したところ、０．７６であった。これは、窒化シリコン膜２４を被覆した状態で熱処理を行うことにより、ＧａＮ系半導体層２１のＧａが窒化シリコン膜２４内にさらに拡散したためと考えられる。
実施例１に係るＧａＮ系半導体層２１が最上層の基板の基板処理よれば、図１（ｂ）のように、基板１０上に形成されたＧａＮ系半導体層２１の表面に窒化シリコン膜２４（第１絶縁膜）を形成する。図１（ｃ）のように、その後、ＧａＮ系半導体層２１の表面に形成された窒化シリコン膜２４を除去する。これにより、ＧａＮ系半導体層２１の最上層のＧａＮ層の表面のＧａが窒化シリコン膜２４に拡散する。よって、ＧａリッチのＧａＮ層の表面の組成比を化学量論的組成比に近づけることができる。図１（ｃ）の後、ＧａＮ系ＦＥＴを形成することにより、後述する実施例２と同様に、ＧａＮ系半導体層２１と窒化シリコン膜２４との界面のリーク電流を削減することができる。さらに、実施例１に係る方法によれば、ウェハ全面に窒化シリコン膜２４を形成し、ウェハ全面の窒化シリコン膜２４を除去するため、マスクを形成する必要がなく、製造コストを削減することができる。
また、窒化シリコン膜２４を形成した状態で熱処理を行うことが好ましい。これにより、ＧａＮ系半導体層２１の表面のＧａをさらに窒化シリコン膜２４に拡散させることができる。よって、ＧａリッチのＧａＮ系半導体層２１の表面の組成比を化学量論的組成比にさらに近づけることができる。なお、熱処理温度は３５０℃に限られない。例えば、高温とすることによりＧａを窒化シリコン膜２４に拡散させることができる。窒化シリコン膜２４にＧａを拡散させる量は、熱処理温度、時間、窒化シリコン膜の膜厚、絶縁膜の種類（つまり窒化シリコン膜以外の絶縁膜を使用する）により適宜決定することができる。
特に、表１より、ＧａＮ系半導体層２１の表面を暴露した状態で５５０℃以上の温度で熱処理を行うことにより、ＧａリッチとなったＧａＮ系半導体層２１の表面を、ＧａＮ系半導体層２１の表面に窒化シリコン膜２４を形成し、窒化シリコン膜２４が形成された状態でＧａＮ系半導体層２１の表面に３５０℃以上の熱処理を行うことにより化学量論的に組成に近づけることができる。
さらに、ＧａＮ系半導体層２１の表面に形成された窒化シリコン膜２４を除去する。これにより、Ｇａが拡散した窒化シリコン膜２４からＧａが再びＧａＮ系半導体層２１の表面に拡散し、ＧａＮ系半導体層２１の表面がＧａリッチとなることを防止することができる。
さらに、図１（ｄ）のように、窒化シリコン膜２４が除去されたＧａＮ系半導体層２１の表面に窒化シリコン膜２８を形成する。窒化シリコン膜２４はある程度Ｇａが拡散されるとＧａの拡散は抑制される。そこで、窒化シリコン膜２４を除去した後に、新しい窒化シリコン膜２８を形成する。これにより、ＧａＮ系半導体層２０の表面のＧａをさらに窒化シリコン膜２８中に拡散させることができる。
図２（ａ）から図３（ｄ）は実施例２に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。ＳｉＣ基板１０上にＭＯＣＶＤ法を用い、ＧａＮ系半導体層２０としてＧａＮバッファ層１２、ＡｌＧａＮ電子供給層１４およびＧａＮキャップ層１６を順次形成する。基板としては例えばサファイア基板またはＧａＮ基板等を用いることもできる。図２（ｂ）を参照に、ＧａＮ系半導体層２０上にオーミック電極２２（ソース電極およびドレイン電極）として、例えば蒸着法およびリフトオフ法を用いＴｉ／ＡｕまたはＴｉ／Ａｌを形成する。図２（ｃ）を参照に、ＧａＮ系半導体層２０上およびオーミック電極２２上に、例えばプラズマＣＶＤ法を用い膜厚が１００ｎｍの窒化シリコン膜２４を形成する。３５０℃、３０分の熱処理を行う。図２（ｄ）を参照に、ゲート電極２６を形成する領域の窒化シリコン膜２４を除去する。ＧａＮ系半導体層２０上にゲート電極２６として、例えばリフトオフ法および蒸着法を用いＮｉ／ＡｕまたはＮｉ／Ａｌを形成する。図２（ｅ）を参照に、窒化シリコン膜２４およびゲート電極２６上に、オーミック電極２２とゲート電極２６との間に開口部を有するフォトレジスト４０を形成する。次に図３（ａ）で説明するエッチングの際、ゲート電極２６表面がエッチングされるのを防止するため、フォトレジスト４０はゲート電極２６の側面を被覆している。
図３(ａ)を参照に、フォトレジスト４０をマスクに窒化シリコン膜２４をエッチングし開口部３２を形成する。開口部３２下にはＧａＮ系半導体層２０の表面が暴露される。図３（ｂ）を参照に、フォトレジスト４０を除去する。図３（ｃ）を参照に、窒化シリコン膜２４の開口部３２の下、つまりオーミック電極２２とゲート電極２６との間の暴露されたＧａＮ系半導体層２０上および窒化シリコン膜２４上に、例えばプラズマＣＶＤ法を用い膜厚２００ｎｍの窒化シリコン膜２８（第２絶縁膜）を形成する。図３（ｄ）を参照に、オーミック電極２２上の窒化シリコン膜２４および２８に開口部を形成し、例えばＡｕからなる配線層３０を形成する。以上により実施例２に係るＧａＮ系ＨＥＭＴが完成する。
実施例２に係るＧａＮ系ＨＥＭＴと、図２（ｅ）から図３（ｃ）の工程を行わず作製したＧａＮ系ＨＥＭＴ（従来例）との電気的特性を比較した。図４（ａ）は、実施例２および比較例の６枚のウェハについてのピンチオフ時漏れ電流（Ｉｏｆｆ）を比較した図である。なお、Ｉｏｆｆはドレイン電圧が１０Ｖのときの単位ゲート幅（１ｍｍ）あたりのピンチオフ時のドレイン電流を示している。図４（ａ）のように、実施例２に係るＧａＮ系ＨＥＭＴのＩｏｆｆは比較例に比べ１桁から２桁小さい。
図４（ｂ）から図４（ｄ）は、実施例２および比較例の５枚のウェハについてのドレイン電極とゲート電極間の逆方向電流（Ｉｇｄｏ）を比較した図である。図４（ｂ）はドレインとゲート間電圧が１０Ｖのとき、図４（ｃ）はドレインとゲート間電圧が４８Ｖのとき、図４（ｄ）はドレインとゲート間電圧が１００ＶのときのＩｇｄｏを示した図である。実施例２に係るＧａＮ系ＨＥＭＴの各電圧のＩｇｄｏは、比較例に比べ１桁から２桁小さい。
実施例２に係るＧａＮ系ＦＥＴの製造方法によれば、図２（ｃ）のように、ＧａＮ系半導体層２１（ＧａＮ系半導体層）の表面に窒化シリコン膜２４(第１絶縁膜)を形成する。図２（ｂ）および図２（ｄ）のように、ＧａＮ系半導体層２１上にソース電極およびドレイン電極(オーミック電極)２２並びにゲート電極２６を形成する。図３（ａ）のように、ソース電極とドレイン電極との間（オーミック電極２２巻）の少なくとも一部の窒化シリコン膜２４を除去する。これにより、実施例１で説明したように、ゲート電極２６とオーミック電極２２との間のＧａＮ系半導体層２０の表面のＧａが窒化シリコン膜２４中に拡散する。よって、ＧａＮ系半導体層２０の表面Ｇａリッチである場合、ＧａとＮとの組成比が化学量論的な組成に近づく。したがって、ＧａＮ系ＦＥＴのＩｏｆｆおよびＩｇｄｏを抑制し、良好な特性を得ることができる。
さらに、実施例２の製造方法では、図３（ｃ）のように、窒化シリコン膜２４を除去したＧａＮ系半導体層２０の表面に窒化シリコン膜２８（第２絶縁膜）を形成する。これにより、実施例２に係るＧａＮ系ＦＥＴは、ソース電極とドレイン電極２２との間のＧａＮ系半導体層２０に接して設けられ、ソース電極とドレイン電極２２との間の少なくとも一部に開口部３２を有する窒化シリコン膜２４（第１絶縁膜）を有している。また、開口部３２でＧａＮ系半導体層２０と接して設けられた窒化シリコン膜２８（第２絶縁膜）を有している。窒化シリコン膜２４はある程度Ｇａが拡散されるとＧａの拡散は抑制される。そこで、窒化シリコン膜２４を除去した後に、新しい窒化シリコン膜２８を形成する。これにより、ＧａＮ系半導体層２０の表面のＧａをさらに窒化シリコン膜２８中に拡散させることができる。なお、開口部３２はソース電極とゲート電極との間またはドレイン電極とゲート電極との間の少なくとも一方に形成されていれば、形成された方のリーク電流を抑制することができる。
さらに、図２（ｃ）のように、ＧａＮ系半導体層２０上に窒化シリコン膜２４を形成した後、熱処理する。これにより、実施例１と同様に、ＧａＮ系半導体層２０の表面のＧａを窒化シリコン膜２４中にさらに拡散させることができる。
実施例１および実施例２において、第１絶縁膜である窒化シリコン膜２４内にＧａが拡散の原因としては、以下のことが考えられる。ＧａリッチのＧａＮ系半導体層２１の表面が大気中に曝された場合、Ｇａが酸化されＧａの酸化物が形成される。その上に窒化シリコン膜２４が形成されると、窒化シリコン膜２４のＳｉがＧａの酸化物を吸い上げる。これは、ＳｉとＧａ酸化物のＯ（酸素）とが結合するためと考えられる。よって、第１絶縁膜は、シリコンを含有する絶縁膜であれば良く、窒化シリコン膜以外に酸化シリコン膜および酸化窒化シリコン膜のいずれかの膜を用いることができる。
実施例２において、第２絶縁膜として窒化シリコン膜２８を用いたが、第２絶縁膜として、例えば酸化シリコン膜または酸化窒化シリコン膜のように酸素を含有する膜を用いた場合、酸素とＧａＮ系半導体層２１の表面の窒素とが結合し易く、ＧａＮ系半導体層２１の表面がＧａリッチとなってしまう。よって、第２絶縁膜は酸素を含まない膜であることが好ましい。つまり、第２絶縁膜は不純物として酸素を含んでいても良いが酸化物を構成する程度に酸素を含んでいないことが好ましい。また、第２絶縁膜はシリコンを含むことが好ましい。
実施例１および実施例２のような効果は、ＧａとＮとを含むＧａＮ系半導体層であればその効果を奏することができる。特に、ＧａＮ層またはＡｌＧａＮ層とすることができる。また、基板１０として、ＳｉＣ基板以外にも、Ｓｉ、サファイアおよびＧａＮのいずれか１つからなる基板を用いることができる。
以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ ＳｉＣ基板
１２ ＧａＮバッファ層
１４ ＡｌＧａＮ電子供給層
１６ ＧａＮキャップ層
２０、２１ ＧａＮ系半導体層
２２ オーミック電極
２４ 窒化シリコン膜（第１絶縁膜）
２６ ゲート電極
２８ 窒化シリコン膜（第２絶縁膜）
３０ 配線層
３２ 開口部
１２ ＧａＮバッファ層
１４ ＡｌＧａＮ電子供給層
１６ ＧａＮキャップ層
２０、２１ ＧａＮ系半導体層
２２ オーミック電極
２４ 窒化シリコン膜（第１絶縁膜）
２６ ゲート電極
２８ 窒化シリコン膜（第２絶縁膜）
３０ 配線層
３２ 開口部
Claims (18)
- ＧａＮ系半導体層の表面にシリコンを含有する第１絶縁膜を形成する工程と、
前記ＧａＮ系半導体層の前記表面に形成された前記第１絶縁膜を除去する工程と、を有することを特徴とする基板処理方法。 - 前記基板はＳｉＣ、Ｓｉ、サファイアおよびＧａＮのいずれか１つからなる基板であることを特徴とする請求項１記載の基板処理方法。
- 前記ＧａＮ系半導体層はＧａＮ層またはＡｌＧａＮ層であることを特徴とする請求項１記載の基板処理方法。
- 前記第１絶縁膜は窒化シリコン膜、酸化シリコン膜および酸化窒化シリコン膜のいずれかの膜であることを特徴とする請求項１記載の基板処理方法。
- ＧａＮ系半導体層の表面に５５０℃以上の温度で熱処理を行う工程と、
前記ＧａＮ系半導体層の前記表面にシリコンを含有する第１絶縁膜を形成する工程と、
前記第１絶縁膜が形成された状態で前記ＧａＮ系半導体層の前記表面に３５０℃以上の熱処理を行う工程と、を有することを特徴とする半導体装置の製造方法。 - ＧａＮ系半導体層の表面にシリコンを含有する第１絶縁膜を形成する工程と、
前記ＧａＮ系半導体層上にソース電極、ドレイン電極およびゲート電極を形成する工程と、
前記ソース電極と前記ドレイン電極との間の少なくとも一部の前記第１絶縁膜を除去する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記ＧａＮ系半導体層の前記表面に形成された前記第１絶縁膜を除去する工程を具備することを特徴とする請求項５記載の半導体装置の製造方法。
- 前記第１絶縁膜が除去された前記ＧａＮ系半導体層の前記表面に第２絶縁膜を形成する工程を具備することを特徴とする請求項５または６記載の半導体装置の製造方法。
- 前記ＧａＮ系半導体層はＧａＮ層またはＡｌＧａＮ層であることを特徴とする請求項５または６記載の半導体装置の製造方法。
- 前記第１絶縁膜は窒化シリコン膜、酸化シリコン膜および酸化窒化シリコン膜のいずれかの膜であることを特徴とする請求項５または６記載の半導体装置の製造方法。
- 前記第２絶縁膜は酸素を含まない膜であることを特徴とする請求項８記載の半導体装置の製造方法。
- 前記第２絶縁膜は窒化シリコン膜であることを特徴とする請求項８記載の半導体装置の製造方法。
- 基板上に形成されたＧａＮ系半導体層と、
前記ＧａＮ系半導体層上に設けられたソース電極、ドレイン電極およびゲート電極と、
前記ソース電極と前記ドレイン電極との間の前記ＧａＮ系半導体層に接して設けられ、開口部を有するシリコンを含有する第１絶縁膜と、
前記開口部で前記ＧａＮ系半導体層と接して設けられた第２絶縁膜と、を具備する半導体装置。 - 前記第１絶縁膜は窒化シリコン膜、酸化シリコン膜および酸化窒化シリコン膜のいずれかの膜であることを特徴とする請求項１３記載の半導体装置。
- 前記基板はＳｉＣ、Ｓｉ、サファイアおよびＧａＮのいずれか１つからなる基板であることを特徴とする請求項１３記載の半導体装置。
- 前記ＧａＮ系半導体層はＧａＮ層またはＡｌＧａＮ層であることを特徴とする請求項１３記載の半導体装置。
- 前記第２絶縁膜は酸素を含まない膜であることを特徴とする請求項１３記載の半導体装置。
- 前記第２絶縁膜は窒化シリコン膜であることを特徴とする請求項１３記載の半導体装置。
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|---|---|---|---|---|
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1041312A (ja) * | 1996-07-25 | 1998-02-13 | New Japan Radio Co Ltd | 化合物半導体の熱処理方法 |
| JPH11251687A (ja) * | 1998-03-06 | 1999-09-17 | Matsushita Electric Ind Co Ltd | 半導体の製造方法及び半導体装置 |
Family Cites Families (3)
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| US7419892B2 (en) * | 2005-12-13 | 2008-09-02 | Cree, Inc. | Semiconductor devices including implanted regions and protective layers and methods of forming the same |
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-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1041312A (ja) * | 1996-07-25 | 1998-02-13 | New Japan Radio Co Ltd | 化合物半導体の熱処理方法 |
| JPH11251687A (ja) * | 1998-03-06 | 1999-09-17 | Matsushita Electric Ind Co Ltd | 半導体の製造方法及び半導体装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011166149A (ja) * | 2010-02-10 | 2011-08-25 | Lg Innotek Co Ltd | 発光素子 |
| WO2012102012A1 (ja) * | 2011-01-25 | 2012-08-02 | 次世代パワーデバイス技術研究組合 | 半導体装置の製造方法 |
| WO2012102011A1 (ja) * | 2011-01-25 | 2012-08-02 | 次世代パワーデバイス技術研究組合 | 窒化ガリウム系半導体装置および半導体装置の製造方法 |
| JP2012156269A (ja) * | 2011-01-25 | 2012-08-16 | Advanced Power Device Research Association | 半導体装置の製造方法 |
| KR101813178B1 (ko) * | 2011-06-24 | 2017-12-29 | 삼성전자주식회사 | 이차원 전자가스를 갖는 적층구조물, 이를 포함하는 반도체소자 및 이들의 제조방법 |
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