JP2013247297A

JP2013247297A - 半導体デバイスおよびその製造方法

Info

Publication number: JP2013247297A
Application number: JP2012121294A
Authority: JP
Inventors: Yoshihiro Sato; 義浩佐藤
Original assignee: Advanced Power Device Research Association
Current assignee: Advanced Power Device Research Association
Priority date: 2012-05-28
Filing date: 2012-05-28
Publication date: 2013-12-09

Abstract

【課題】キャップ層と電極との間に優れた電界緩和構造を形成できると共に、再現性の優れたエッチングを可能にし、寸法精度の高い段差構造を形成することができる半導体デバイスを提供する。
【解決手段】半導体デバイス１は、基板２と、該基板上に形成されたバッファ層３と、バッファ層３上に積層されたＧａＮ層４と、ＧａＮ層４上に積層され、ＧａＮとヘテロ接合された他のＧａＮ系化合物を含むＡｌＧａＮ層５と、ＡｌＧａＮ層５上に積層されたキャップ層構造７とを備えている。キャップ層構造７は、ＧａＮ層８と、ＧａＮ層８上に積層され、アモルファス半導体からなるエッチングストップ層９と、エッチングストップ層９に積層されたＧａＮ層１０とで構成されている。このキャップ層構造７は、ショットキー電極１１との接合面側に、エッチングストップ層９の端部９ａとＧａＮ層１０の端面１０ａとで形成される段付き部１２を有している。
【選択図】図１

Description

本発明は、パワーエレクトロニクス用デバイス等に用いられるＩＩＩ−Ｖ族窒化物系化合物半導体を有する半導体デバイスおよびその製造方法に関する。

従来、横型構造の半導体デバイスにおいては、電界緩和構造としてフィールドプレートがしばしば適用されている。この際、フィールドプレートは、誘電率の関係から、半導体と同じ誘電率のものがしばしば使用されている。また、他の電界緩和方法として、半導体のｐｎ接合を利用した分極接合構造も採用されている。

このため、ＡｌＧａＮ／ＧａＮ構造においては、図７に示すように、ＡｌＧａＮ層の上にさらにＧａＮキャップ層を設けて、フィールドプレートでＧａＮキャップ構造や分極接合構造を形成している。このような構成によれば、電流コラプスをある程度抑制することが可能となっている（特許文献１）。

特開２０１１−１４６４４６号公報

しかしながら、上記従来のＧａＮキャップ層では、ソース電極、ゲート電極およびドレイン電極が形成される部分をＡｌＧａＮ層までエッチングして各電極とのコンタクトを取るのみであり、ＧａＮキャップ層自体に電界緩和構造を作り込むことは行われていなかった。

すなわち、ＧａＮキャップ層に物理的構造がほとんどないため、該ＧａＮキャップ層に電界緩和構造を形成できないことが問題となっていた。そして電界緩和構造を形成できないことから、特にゲート電極とＧａＮキャップ層との接合部などの、電極端での電界集中を防ぐことができず、耐圧が低く電流リークが多いのが問題となっていた。

電極端での電界集中を緩和するべく、上記電極端を多段構造にするには、エッチングマスク形成とエッチングを繰り返すことで可能とも考えられる。しかし、ＡｌＧａＮ層上のＧａＮ層はその厚さが２００ｎｍ程度と薄い割には、レンジで公差±１０ｎｍ程度に収めるような精度良いエッチングが必要であり、ウェハ面内、あるいはウェハ間で再現性の優れたエッチングを行うことは不可能であった。

また、上記問題を克服するために、ＧａＮ層間にエッチングストップ層を介在させる構成が考えられるが、ＧａＮ層にＡｌを含んだ材料のＡｌＧａＮ層やＡｌＮ層を挟んで構成すると、その界面に電子や正孔が発生し、導電性が発生してリーク源となったり、電界分布が変わることで、電界緩和の効果が失われてしまう虞がある。

本発明の目的は、キャップ層と電極との間に優れた電界緩和構造を形成できると共に、再現性の優れたエッチングを可能にし、寸法精度の高い段差構造を形成することができる半導体デバイスを提供することにある。

上記目的を達成するために、本発明に係る半導体デバイスは、基板と、前記基板上に積層され、ＧａＮ系化合物を含む第１半導体層と、前記第１半導体層上に積層され、前記ＧａＮ系化合物とヘテロ接合された他のＧａＮ系化合物を含む第２半導体層と、前記第２半導体層上に積層されたキャップ層構造と、前記第２半導体層の表面に形成され、かつ前記キャップ層の一方側に設けられたショットキー電極と、前記第２半導体層の表面に形成され、かつ前記キャップ層構造に関して前記ショットキー電極の反対側に配置された第１オーミック電極とを備え、前記キャップ層構造は、ＧａＮ系化合物を含む第３半導体層と、前記第３半導体層上に積層され、アモルファス半導体からなるエッチングストップ層とで構成されるキャップ層ユニットの少なくとも１つと、前記エッチングストップ層上に段差構造を有して積層され、ＧａＮ系化合物を含む第４半導体層とを有することを特徴とする。

また、前記キャップ層構造は、複数のキャップ層ユニットが重畳されてなり、前記複数のキャップ層ユニットにおいて、上段側キャップ層ユニットが、下段側キャップ層ユニットより小さくなるように前記下段側キャップ層ユニットの表面の一部に形成され、前記キャップ層構造が、前記ショットキー電極との接合面側に段付き部を有する。

前記段付き部は、前記基板と略平行な方向に関して、段長さが一定ピッチである段差形状を有するのが好ましい。

また、前記段付き部は、前記基板と略平行な方向に関して、段長さが上段側になるにしたがって短くなる段差形状を有するのが好ましい。

さらに、前記エッチングストップ層がＡｌＮからなるのが好ましい。

また、前記半導体デバイスは、前記第２半導体層の表面に形成され、かつ前記ショットキー電極に関して前記第１オーミック電極の反対側に配置された第２オーミック電極を更に有してもよい。

また、前記半導体デバイスが半導体電子デバイスを構成してもよい。

上記目的を達成するために、ＩＩＩ−Ｖ族窒化物半導体を用いた半導体デバイスの製造方法は、基板上にＧａＮ系化合物を含む第１半導体層を積層する第１積層ステップと、前記第１半導体層上に、前記ＧａＮ系化合物とヘテロ接合される他のＧａＮ系化合物を含む第２半導体層を積層する第２積層ステップと、前記第２半導体層上にキャップ層構造を積層する第３積層ステップと、前記第２半導体層の表面でありかつ前記キャップ層の一方側に、ショットキー電極を形成するショットキー電極形成ステップと、前記第２半導体層の表面に、前記キャップ層構造に関して前記ショットキー電極の反対側に第１オーミック電極を形成する第２電極形成ステップとを有し、前記第３積層ステップは、ＧａＮ系化合物を含む第３半導体層を積層する第４積層ステップと、前記第３半導体層上に、アモルファス半導体が形成される温度にてエッチングストップ層を積層する第５積層ステップと、前記エッチングストップ層上に、ＧａＮ系化合物を含む第４半導体層を、段差構造を有して積層する第６積層ステップとを有し、前記第４積層ステップおよび前記第５積層ステップを少なくとも１回実行して、前記第３半導体層と前記エッチングストップ層とで構成されるキャップ層ユニットの少なくとも１つを形成することを特徴とする。

また、前記第３積層ステップは、前記第４積層ステップおよび前記第５積層ステップを複数回実行して、上段側キャップ層ユニットを、下段側キャップ層ユニットより小さくなるように前記下段側キャップ層ユニットの表面の一部に形成し、前記ショットキー電極との接合面側に段付き部を形成する。

本発明によれば、キャップ層構造が、ＧａＮ系化合物を含む第３半導体層、および前記第３半導体層上に積層され、アモルファス半導体からなるエッチングストップ層とで構成されるキャップ層ユニットの少なくとも１つと、エッチングストップ層上に段差構造を有して積層され、ＧａＮ系化合物を含む第４半導体層とを有する。換言すれば、第３半導体層と第４半導体層の間に、アモルファス半導体からなるエッチングストップ層が介在している。したがって、エッチング処理にてキャップ層構造を形成する際に、エッチングストップ層の上面にて、深さ方向のエッチングの進行を確実に停止することができる。これにより、キャップ層ユニットと電極との間に優れた電界緩和構造を形成できると共に、再現性の優れたエッチングを行うことができ、寸法精度の高い段差構造を形成することができる。また、設計通りに半導体デバイスを作製することが可能となるため、耐圧が向上し、リーク電流を減少させることができ、加えて歩留まりを向上することができる。

さらに、上記キャップ層構造がショットキー電極との接合面側に段付き部を有するので、優れた電界緩和を実現することが可能となる。

本発明の第１実施形態に係る半導体デバイスの構成を概略的に示す断面図である。図１のキャップ層構造における電界緩和構造の変型例を示す断面図である。図１のキャップ層構造における電界緩和構造の他の変型例を示す断面図である。図１におけるキャップ層構造の変型例を説明する断面図である。本発明の第２実施形態に係る半導体デバイスの構成を概略的に示す断面図である。図５の半導体デバイスの変型例を示す断面図である。従来の半導体デバイスにおけるキャップ層の構成を示す断面図である。

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。

図１は、本発明の第１実施形態に係る半導体デバイスの構成を概略的に示す断面図である。本実施形態では、ＩＩＩ−Ｖ族窒化物半導体、例えばＡｌＧａＮ／ＧａＮからなるヘテロ接合構造を有するダイオード（半導体電子デバイス）を例に挙げて説明する。

図１に示すように、半導体デバイス１は、Ｓｉからなる基板２と、該基板上に形成されたバッファ層３と、バッファ層３上に積層されたＧａＮ層４（第１半導体層）と、ＧａＮ層４上に積層され、ＧａＮとヘテロ接合された他のＧａＮ系化合物を含むＡｌＧａＮ層５（第２半導体層）と、ＡｌＧａＮ層５上に積層されたキャップ層構造７と、ＡｌＧａＮ層５の表面に形成され、かつキャップ層構造７と接触して設けられたショットキー電極１１と、ＡｌＧａＮ層５の表面に形成され、かつキャップ層構造７に関してショットキー電極１１の反対側に配置されたオーミック電極６（第１オーミック電極）とを備えている。

キャップ層構造７は、ＧａＮ層８（第３半導体層）と、ＧａＮ層８上に積層され、アモルファス半導体からなるエッチングストップ層９と、エッチングストップ層９上に段差構造を有して積層されたＧａＮ層１０（第４半導体層）とで構成されている。ＧａＮ層８およびエッチングストップ層９は、一のキャップ層ユニットを構成する。

エッチングストップ層９は、ＧａＮ層４およびＡｌＧａＮ層５からなるＡｌＧａＮ／ＧａＮヘテロ接合構造に関して基板１の反対側に配置されている。このエッチングストップ層９は、Ａｌ系材料で形成されており、特に、５００℃以下の低温で成長させたアモルファスのＡｌＮやＡｌＧａＮで形成されている。より好ましくは、４８０℃以上５００℃以下で成長させればよい。このような温度範囲にて低温成長したＡｌＮやＡｌＧａＮは、Ａｌを含んでいるのでエッチングストップ効果が得られることに加え、成長温度が低く結晶性が低いので、応力が緩和されている。このためにＧａＮ層の応力を及ぼさないので、Ａｌ系材料とＧａＮの界面に電子や正孔の発生を抑制することが可能となっている。一方、単に結晶性のＡｌＮ層をＧａＮ層に挟んで積層する構成では、上記界面に電子または正孔が発生する場合があり、電気的特性の観点から好ましいとは言えない。

また、キャップ層構造７は、ショットキー電極１１との接合面側に、エッチングストップ層９の端部９ａとＧａＮ層１０の端面１０ａとで形成される段付き部１２を有している。段付き部１２は、ショットキー電極１１とオーミック電極６との間の電界緩和構造として機能し、この段付き部１２を設けることで、キャップ層構造７とショットキー電極１１との接合部における電界集中を抑制することが可能となっている。

このキャップ層構造７は、後述のように段階的なエッチング処理により形成される。そして、ＧａＮ層８，１０間にエッチングストップ層９を介在させることで、上記エッチング処理における深さ方向のエッチング精度を向上することが可能となっている。

上記のようなＡｌＧａＮ／ＧａＮヘテロ接合構造を有する半導体デバイス１では、ＡｌＧａＮ／ＧａＮヘテロ接合界面のＧａＮ層４側に、ピエゾ効果によって２次元電子ガス層が発生している。そして、高キャリア濃度の２次元電子ガス層が形成されたＡｌＧａＮ／ＧａＮ層を介して、オーミック電極６がショットキー電極１１と電気的に接続される。このとき、２次元電子ガス層がキャリアとなってＡｌＧａＮ／ＧａＮ層が低抵抗、高移動度となるため、半導体デバイス１のオン抵抗を小さくし、低オン電圧を実現することが可能となっている。

本実施形態によれば、キャップ層構造７が、ＧａＮ層８と、ＧａＮ層上に積層され、アモルファス半導体からなるエッチングストップ層９と、エッチングストップ層９に積層されたＧａＮ層１０とで構成されている。換言すれば、ＧａＮ層８,１０の間に、アモルファス半導体からなるエッチングストップ層９が介在している。したがって、エッチング処理にてキャップ層構造７を形成する際に、エッチングストップ層９の上面にて、深さ方向のエッチングの進行を確実に停止することができる。これにより、キャップ層構造７とショットキー電極１１との接合部に優れた電界緩和構造を形成できると共に、再現性の優れたエッチングを行うことができ、寸法精度の高い段差構造を形成することができる。また、設計通りに半導体デバイスを作製することが可能となるため、耐圧が向上し、リーク電流を減少させることができ、加えて歩留まりを向上することができる。

図２および図３は、キャップ層構造７における電界緩和構造の変型例を示す断面図である。図１のキャップ層構造７は、２つのＧａＮ層８，１０とこれらの層に挟んで積層されたエッチングストップ層９で構成されているが、本変型例では、１つのＧａＮ層およびエッチングストップ層を一のキャップ層ユニットとし、複数のキャップ層ユニットが多段で重畳されることで構成されている。

具体的には、図２に示すように、キャップ層構造３０は、ＡｌＧａＮ層５上に、キャップ層ユニット３１,３２と、キャップ層ユニット３２上に段差構造を有して積層されたＧａＮ層３３（第４半導体層）とが重畳されてなるものである。キャップ層ユニット３１は、ＧａＮ層３１ａと、ＧａＮ層３１ａ上に積層され、アモルファス半導体からなるエッチングストップ層３１ｂとで構成される。同様にして、キャップ層ユニット３２はＧａＮ層３２ａおよびエッチングストップ層３２ｂで構成されている。このキャップ層構造３０は、ＡｌＮ／ＧａＮ層の形成をＡｌＧａＮ層５上に２回繰り返して実行した後、キャップ層ユニット３２上にＧａＮ層３３を形成することで作製される。なお図２において、ＧａＮ層３３は、ＧａＮ層３１ａ，３２ａと異なる厚さであるが、同じ厚さであってもよい。

この３つのキャップ層ユニット３１,３２では、上段側キャップ層ユニットが、下段側キャップ層ユニットより小さくなるように上記下段側キャップ層ユニットの表面の一部に形成されている。そして、キャップ層構造３０は、ショットキー電極３５との接合面側に、２つのキャップ層ユニット３１,３２およびＧａＮ層３３の端部で形成される段付き部３４を有している。

段付き部３４は、横方向、すなわち基板２の主面と略平行な方向において、一定のピッチＬで形成された段差形状を有している。換言すれば、キャップ層構造３０の断面において、各ユニットの上側角隅部が略直線状（図中の破線Ａ）に配置される。このように、段付き部３４を複数段にて一定ピッチＬで設けることで、キャップ層構造３０とショットキー電極３５との接合部における電界集中を確実に抑制することが可能となっている。

また、図３のキャップ層構造４０は、ＡｌＧａＮ層５上に、キャップ層ユニット４１,４２,４３と、キャップ層ユニット４３上に段差構造を有して積層されたＧａＮ層４４（第４半導体層）とが重畳されてなるものである。キャップ層ユニット４１は、ＧａＮ層４１ａと、ＧａＮ層４１ａ上に積層され、アモルファス半導体からなるエッチングストップ層４１ｂとで構成される。同様に、キャップ層ユニット４２はＧａＮ層４２ａおよびエッチングストップ層４２ｂで、キャップ層ユニット４３はＧａＮ層４３ａおよびエッチングストップ層４３ｂでそれぞれ構成されている。なお図３において、ＧａＮ層４４は、ＧａＮ層４１ａ，４２ａ，４３ａと異なる厚さであるが、これらと同じ厚さであってもよい。

キャップ層構造４０は、ショットキー電極４６との接合面側に、４つのキャップ層ユニット４１,４２,４３,４４の端部で形成される段付き部４５を有している。この段付き部４５は、横方向、すなわち基板２の主面と略平行な方向において、上段側になるにしたがって段長さが短くなる（Ｌ１＞Ｌ２＞Ｌ３）段差形状を有している。換言すれば、キャップ層構造４０の断面において、各ユニットの上側角隅部が略放物線状（図中の破線Ｂ）に配置される。このように、段付き部４５を複数段にて上記ピッチで設けることで、キャップ層構造４０とショットキー電極２０との接合面における電界集中をより確実に抑制することが可能となっている。

このように、キャップ層構造３０,４０が段付き部３４,４５を有することで、ショットキー電極３５,４０の端部構造を最適化することが可能となり、ショットキー電極３５,４０の段切れを防止することが可能である。

図４は、図１におけるキャップ層構造７の変型例を説明する断面図である。

図４に示すように、キャップ層構造５０は、ＧａＮ層５１と、ＧａＮ層５１上に積層されたｐ型ＧａＮ層５２と、ｐ型ＧａＮ層５２上に積層され、アモルファス半導体からなるエッチングストップ層５３と、エッチングストップ層５３に積層されたＧａＮ層５４とで構成されてもよい。エッチングストップ層５３は、図１のエッチングストップ層９と同様、アモルファスのＡｌＮからなる。

このキャップ層構造５０では、ＧａＮ層５１とエッチングストップ層５３との間にｐ型ＧａＮ層５２が介在しており、ＧａＮ層５１とエッチングストップ層５３との間で発生し得る電子が、ｐ型ＧａＮ層５２の正孔と結び付いて消滅する。よって、ＧａＮ層５１とエッチングストップ層５３との間に電子が発生するのを確実に抑制することが可能となる。

図５は、本発明の第２実施形態に係る半導体デバイスの構成を概略的に示す断面図である。本実施形態では、ＡｌＧａＮ／ＧａＮからなるヘテロ接合構造を有するトランジスタを例に挙げて説明する。

図５において、半導体デバイス６０は、Ｓｉからなる基板６１と、該基板上に形成されたバッファ層６２と、バッファ層６２上に積層されたＧａＮ層６３（第１半導体層）と、ＧａＮ層６３上に積層され、ＧａＮとヘテロ接合された他のＧａＮ系化合物を含むＡｌＧａＮ層６４（第２半導体層）とを備えている。また、半導体デバイス６０は、ＡｌＧａＮ層６４上に積層されたキャップ層構造６５と、Ａｌ／ＧａＮ層６４の表面に形成され、かつキャップ層構造６５と接触して設けられたゲート電極６９と、ＡｌＧａＮ層６４の表面に形成され、かつキャップ層構造６５に関してゲート電極６９の反対側に配置されたドレイン電極７１（第１オーミック電極）と、ＡｌＧａＮ層６４の表面に形成され、かつゲート電極６９に関してドレイン電極７１の反対側に配置されたソース電極７０（第２オーミック電極）を備えている。ゲート電極６９はショットキー電極であり、ドレイン電極７１およびソース電極７０はオーミック電極である。

キャップ層構造６５は、ＧａＮ層６６（第３半導体層）と、ＧａＮ層６６上に積層され、アモルファスのＡｌＮからなるエッチングストップ層６７と、エッチングストップ６７に積層されたＧａＮ層６８（第４半導体層）とで構成されている。そして、キャップ層構造６５は、ゲート電極６９との接合面側に段付き部７２を有している。

このように、半導体デバイス６０にキャップ層構造６５を形成することで、トランジスタにおいても再現性の優れたエッチングを行うことができ、寸法精度の高い段差構造を形成することができる。また、段付き部７２がゲート電極６９とドレイン電極７１との間の電界緩和構造として機能するため、キャップ層構造６５とゲート電極６９との接合部における電界集中を抑制することができる。

図６は、図５の半導体デバイス６０の変型例を示す断面図である。図６の半導体デバイスの構成は、図５の半導体デバイスの構成と基本的に同じであり、以下に異なる部分を説明する。

図６に示すように、半導体デバイス８０は、ＡｌＧａＮ層６４上に積層されたキャップ層構造８５と、ＡｌＧａＮ層６４の表面に形成され、かつキャップ層構造８５と接触して設けられたゲート電極９０と、ＡｌＧａＮ層６４の表面に形成され、かつキャップ層構造８５に関してゲート電極９０の反対側に配置されたドレイン電極９２と、ＡｌＧａＮ層６４の表面に形成され、かつゲート電極９０に関してドレイン電極９２の反対側に配置されたソース電極７０を備えている。

キャップ層構造８５は、ＧａＮ層８６と、ＧａＮ層８６上に積層されたｐ型ＧａＮ層８７と、ｐ型ＧａＮ層８７上に積層され、アモルファス半導体からなるエッチングストップ層８８と、エッチングストップ層８８に積層されたＧａＮ層８９とで構成されている。このキャップ層構造８５では、ＧａＮ層８６とエッチングストップ層８８との間にｐ型ＧａＮ層８７が介在しており、ＧａＮ層８６とエッチングストップ層８８との間で発生し得る電子が、ｐ型ＧａＮ層８７の正孔と結び付いて消滅する。よって、半導体デバイス８０、すなわちトランジスタにおいても、ＧａＮ層５１とエッチングストップ層５３との間に電子が発生するのを確実に抑制することが可能となる。

なお、本第１実施形態において、ショットキー電極１１は、ＡｌＧａＮ層５の表面に形成され、かつキャップ層構造７に接触して設けられるが、これに限らず、ＡｌＧａＮ層５の表面に形成され、かつキャップ層構造７と非接触で設けられてもよい。また、ショットキー電極１１は、ＡｌＧａＮ層５の表面に形成され、かつキャップ層構造７の一方側に設けられてもよい。

以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で変更可能である。

以下、本発明の実施例を説明する。本実施例は、図２のキャップ層構造を有する半導体デバイスの製造方法である。

先ず、基板としてＳｉ（１１１）を準備し、この基板をＭＯＣＶＤ装置内に導入して結晶成長を行う。具体的には、ＡｌＮ層１００ｎｍを成長後、ＡｌＮ／ＧａＮ＝２０／２００ｎｍを１２回繰り返してバッファ層を成長させる。次に、炭素濃度が1×10¹⁹cm^-3以上の高抵抗ＧａＮ層を１０００ｎｍ成長させ、その後、炭素濃度が1×10¹⁷cm^-3以下の低抵抗ＧａＮ層を１００ｎｍ成長させる。次いで、Ａｌ組成２５％のＡｌＧａＮ層を２５ｎｍ成長させ、ヘテロ接合界面を形成する。

その後、ＧａＮ層を１００ｎｍ成長させ、次いでアンモニアを流したまま成長温度を４８０℃まで低下させて、ＡｌＮ層を２０ｎｍ成長させる。その後、再び成長温度を１０５０℃まで上昇させたあと、さらにＧａＮ層を１００ｎｍ成長させる。そして、再び成長温度を４８０℃に低下させ、ＡｌＮ層を２０ｎｍ成長させる。最後に、再び成長温度を１０５０℃に上昇させて、ＧａＮ層を１００ｎｍ成長させる。

次に、ゲート電極とドレイン電極の間の部分を１μｍピッチで３段に加工する。加工方法は、先ずＰＥＣＶＤ法などでＳｉＯ_２などの誘電体膜を３００ｎｍ程度成膜したのち、フォトリソグラフィーと緩衝フッ酸を用いた方法にて、ＳｉＯ_２のエッチングマスクを作製する。その後、塩素系ガスを用いたドライエッチングにより、ＡｌＮ層までエッチングする。このとき、選択比を向上させる為に、圧力を通常より増大させてもよい。これを３回繰り返して３段に加工する。なお、用途に応じて、選択エッチング終了後にさらにエッチストップ層を除去する。

その後、オーミック電極（ドレイン電極）とショットキー電極（ゲート電極）とを、フォトリソグラフィーとスパッタリング法、リフトオフ法、アニール等を用いて形成する。

上記方法で半導体デバイスを作製すると、キャップ層のエッチングを再現性良く実行すすることができ、寸法精度の高い段差構造を形成することができることが分かった。

１半導体デバイス
２基板
３バッファ層
４ＧａＮ層
５ＡｌＧａＮ層
６オーミック電極
７キャップ層構造
８ＧａＮ層
９エッチングストップ層
９ａ，１０ａ端部
１０ＧａＮ層
１１ショットキー電極
１２段付き部
３０キャップ層構造
３１，３２キャップ層ユニット
３１ａＧａＮ層
３１ｂエッチングストップ層
３２ａＧａＮ層
３２ｂエッチングストップ層
３３ＧａＮ層
３４段付き部
３５ショットキー電極
４０キャップ層構造
４１，４２，４３キャップ層ユニット
４１ａＧａＮ層
４１ｂエッチングストップ層
４２ａＧａＮ層４２ａ
４２ｂエッチングストップ層
４３ａＧａＮ層
４３ｂエッチングストップ層
４４ＧａＮ層
４５段付き部
５０キャップ層構造
５１ＧａＮ層
５２ｐ型ＧａＮ層
５３エッチングストップ層
５４ＧａＮ層
６０半導体デバイス
６１基板
６２バッファ層
６３ＧａＮ層
６４ＡｌＧａＮ層
６５キャップ層構造
６６ＧａＮ層
６７エッチングストップ層
６８ＧａＮ層
６９ゲート電極
７１ドレイン電極
７０ソース電極
７２段付き部
８０半導体デバイス
８５キャップ層構造
８６ＧａＮ層
８７ｐ型ＧａＮ層
８８エッチングストップ層
８９ＧａＮ層
９０ゲート電極
９２ドレイン電極

Claims

基板と、
前記基板上に積層され、ＧａＮ系化合物を含む第１半導体層と、
前記第１半導体層上に積層され、前記ＧａＮ系化合物とヘテロ接合された他のＧａＮ系化合物を含む第２半導体層と、
前記第２半導体層上に積層されたキャップ層構造と、
前記第２半導体層の表面に形成され、かつ前記キャップ層の一方側に設けられたショットキー電極と、
前記第２半導体層の表面に形成され、かつ前記キャップ層構造に関して前記ショットキー電極の反対側に配置された第１オーミック電極とを備え、
前記キャップ層構造は、
ＧａＮ系化合物を含む第３半導体層と、前記第３半導体層上に積層され、アモルファス半導体からなるエッチングストップ層とで構成されるキャップ層ユニットの少なくとも１つと、
前記エッチングストップ層上に段差構造を有して積層され、ＧａＮ系化合物を含む第４半導体層と、を有することを特徴とする半導体デバイス。
前記キャップ層構造は、複数のキャップ層ユニットが重畳されてなり、
前記複数のキャップ層ユニットにおいて、上段側キャップ層ユニットが、下段側キャップ層ユニットより小さくなるように前記下段側キャップ層ユニットの表面の一部に形成され、
前記キャップ層構造が、前記ショットキー電極との接合面側に段付き部を有することを特徴とする、請求項１記載の半導体デバイス。
前記段付き部は、前記基板と略平行な方向に関して、段長さが一定ピッチである段差形状を有することを特徴とする請求項２記載の半導体デバイス。
前記段付き部は、前記基板と略平行な方向に関して、段長さが上段側になるにしたがって短くなる段差形状を有することを特徴とする、請求項２記載の半導体デバイス。
前記エッチングストップ層がＡｌＮからなること特徴とする、請求項１乃至５のいずれか１項に記載の半導体デバイス。
前記第２半導体層の表面に形成され、かつ前記ショットキー電極に関して前記第１オーミック電極の反対側に配置された第２オーミック電極を更に有することを特徴とする、請求項１乃至５のいずれか１項に記載の半導体デバイス。
前記半導体デバイスが半導体電子デバイスを構成することを特徴とする、請求項１乃至６のいずれか１項に記載の半導体デバイス。
ＩＩＩ−Ｖ族窒化物半導体を用いた半導体デバイスの製造方法であって、
基板上にＧａＮ系化合物を含む第１半導体層を積層する第１積層ステップと、
前記第１半導体層上に、前記ＧａＮ系化合物とヘテロ接合される他のＧａＮ系化合物を含む第２半導体層を積層する第２積層ステップと、
前記第２半導体層上にキャップ層構造を積層する第３積層ステップと、
前記第２半導体層の表面でありかつ前記キャップ層の一方側に、ショットキー電極を形成するショットキー電極形成ステップと、
前記第２半導体層の表面に、前記キャップ層構造に関して前記ショットキー電極の反対側に第１オーミック電極を形成する第２電極形成ステップとを有し、
前記第３積層ステップは、
ＧａＮ系化合物を含む第３半導体層を積層する第４積層ステップと、
前記第３半導体層上に、アモルファス半導体が形成される温度にてエッチングストップ層を積層する第５積層ステップと、
前記エッチングストップ層上に、ＧａＮ系化合物を含む第４半導体層を、段差構造を有して積層する第６積層ステップと、を有し、
前記第４積層ステップおよび前記第５積層ステップを少なくとも１回実行して、前記第３半導体層と前記エッチングストップ層とで構成されるキャップ層ユニットの少なくとも１つを形成することを特徴とする半導体デバイスの製造方法。
前記第３積層ステップは、前記第４積層ステップおよび前記第５積層ステップを複数回実行して、上段側キャップ層ユニットを、下段側キャップ層ユニットより小さくなるように前記下段側キャップ層ユニットの表面の一部に形成し、
前記ショットキー電極との接合面側に段付き部を形成することを特徴とする、請求項８記載の製造方法。