JPH09246505A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH09246505A JPH09246505A JP4523596A JP4523596A JPH09246505A JP H09246505 A JPH09246505 A JP H09246505A JP 4523596 A JP4523596 A JP 4523596A JP 4523596 A JP4523596 A JP 4523596A JP H09246505 A JPH09246505 A JP H09246505A
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Abstract
(57)【要約】
【課題】 半導体素子が形成されるボンド基板を構成す
るシリコン単結晶層に転位が発生しにくい貼り合わせＳ
ＯＩ基板を提供する。 【解決手段】 支持基板を構成するシリコン単結晶２の
貼り合わせ面における結晶軸の方向とボンド基板を構成
するシリコン単結晶層４の貼り合わせ面における結晶軸
の方向を４５度ずらすことによって、シリコン単結晶２
に応力が加わり、シリコン単結晶層４に応力が伝達され
ても、シリコン単結晶層４に加わる応力を緩和すること
ができる。
るシリコン単結晶層に転位が発生しにくい貼り合わせＳ
ＯＩ基板を提供する。 【解決手段】 支持基板を構成するシリコン単結晶２の
貼り合わせ面における結晶軸の方向とボンド基板を構成
するシリコン単結晶層４の貼り合わせ面における結晶軸
の方向を４５度ずらすことによって、シリコン単結晶２
に応力が加わり、シリコン単結晶層４に応力が伝達され
ても、シリコン単結晶層４に加わる応力を緩和すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、貼り合わせＳＯＩ（Silicon onInsula
tor）基板を有する半導体集積回路装置に適用して有効
な技術に関するものである。
置に関し、特に、貼り合わせＳＯＩ（Silicon onInsula
tor）基板を有する半導体集積回路装置に適用して有効
な技術に関するものである。
【０００２】
【従来の技術】ＳＯＩ基板に半導体集積回路装置を形成
することによって、半導体素子の接合容量および配線容
量の減少、ならびに素子間分離領域の縮小が可能である
ことから、高速動作および高集積の半導体集積回路装置
を実現することができる。
することによって、半導体素子の接合容量および配線容
量の減少、ならびに素子間分離領域の縮小が可能である
ことから、高速動作および高集積の半導体集積回路装置
を実現することができる。
【０００３】ＳＯＩ基板は、主に、貼り合わせ技術また
はＳＩＭＯＸ（Separation by Implanted oxygen）技術
によって形成されている。しかし、ＳＩＭＯＸ技術は埋
め込み酸化膜の信頼性や１３５０℃以上の結晶性回復熱
処理が必須であるなどの問題点を有していることから、
現在は、貼り合わせ技術によって形成されたＳＯＩ基板
が注目されている。
はＳＩＭＯＸ（Separation by Implanted oxygen）技術
によって形成されている。しかし、ＳＩＭＯＸ技術は埋
め込み酸化膜の信頼性や１３５０℃以上の結晶性回復熱
処理が必須であるなどの問題点を有していることから、
現在は、貼り合わせ技術によって形成されたＳＯＩ基板
が注目されている。
【０００４】貼り合わせＳＯＩ基板は、半導体素子が形
成されるボンド基板となるシリコン単結晶と支持基板と
なるシリコン単結晶とを酸化シリコン膜（埋め込み酸化
膜）を介して接着した後、ボンド基板となるシリコン単
結晶を薄膜化することによって形成される。
成されるボンド基板となるシリコン単結晶と支持基板と
なるシリコン単結晶とを酸化シリコン膜（埋め込み酸化
膜）を介して接着した後、ボンド基板となるシリコン単
結晶を薄膜化することによって形成される。
【０００５】なお、貼り合わせＳＯＩ基板については、
例えば、特公昭５０−１３１５５号公報に記載されてい
る。
例えば、特公昭５０−１３１５５号公報に記載されてい
る。
【０００６】
【発明が解決しようとする課題】本発明者は、貼り合わ
せＳＯＩ基板に半導体集積回路装置を形成するにあた
り、以下の問題点を見いだした。
せＳＯＩ基板に半導体集積回路装置を形成するにあた
り、以下の問題点を見いだした。
【０００７】すなわち、ボンド基板となるシリコン単結
晶と支持基板となるシリコン単結晶とを貼り合わせてＳ
ＯＩ基板を形成する場合、通常、同一の結晶面方位、例
えば｛１００｝面を有する２枚のシリコン単結晶を、貼
り合わせ面における結晶軸の方向、例えば＜１１０＞方
向が２〜３度以内で一致するように接着する。
晶と支持基板となるシリコン単結晶とを貼り合わせてＳ
ＯＩ基板を形成する場合、通常、同一の結晶面方位、例
えば｛１００｝面を有する２枚のシリコン単結晶を、貼
り合わせ面における結晶軸の方向、例えば＜１１０＞方
向が２〜３度以内で一致するように接着する。
【０００８】しかしながら、上記方法で得られた貼り合
わせＳＯＩ基板に半導体集積回路装置を形成する際に
は、酸化や不純物拡散などのためにＳＯＩ基板に約１０
００℃の高温の熱処理を施す必要があり、昇温または降
温するときにＳＯＩ基板に熱応力が発生する。
わせＳＯＩ基板に半導体集積回路装置を形成する際に
は、酸化や不純物拡散などのためにＳＯＩ基板に約１０
００℃の高温の熱処理を施す必要があり、昇温または降
温するときにＳＯＩ基板に熱応力が発生する。
【０００９】支持基板を構成するシリコン単結晶に応力
が加わると、この応力を緩和するために上記シリコン単
結晶の一部分が｛１１１｝面を＜１１０＞方向へすべっ
てサーマルスリップ（表面段差）が発生する。なお、こ
の際、シリコン単結晶の｛１１１｝面における＜１１０
＞方向への応力が最大となるとき、シリコン単結晶に発
生するサーマルスリップの密度は最大となる。
が加わると、この応力を緩和するために上記シリコン単
結晶の一部分が｛１１１｝面を＜１１０＞方向へすべっ
てサーマルスリップ（表面段差）が発生する。なお、こ
の際、シリコン単結晶の｛１１１｝面における＜１１０
＞方向への応力が最大となるとき、シリコン単結晶に発
生するサーマルスリップの密度は最大となる。
【００１０】支持基板に発生したサーマルスリップは埋
め込み酸化膜に転写されて、ボンド基板と埋め込み酸化
膜の界面にスリップが生じる。さらに、支持基板を構成
するシリコン単結晶とボンド基板を構成するシリコン単
結晶層が同一の結晶面方位を有し、貼り合わせ面におけ
る両者の結晶軸の方向が一致していれば、シリコン単結
晶層の｛１１１｝面にもシリコン単結晶に作用した＜１
１０＞方向の応力が埋め込み酸化膜を介して加わり、ボ
ンド基板にスリップが誘起されてしまう。
め込み酸化膜に転写されて、ボンド基板と埋め込み酸化
膜の界面にスリップが生じる。さらに、支持基板を構成
するシリコン単結晶とボンド基板を構成するシリコン単
結晶層が同一の結晶面方位を有し、貼り合わせ面におけ
る両者の結晶軸の方向が一致していれば、シリコン単結
晶層の｛１１１｝面にもシリコン単結晶に作用した＜１
１０＞方向の応力が埋め込み酸化膜を介して加わり、ボ
ンド基板にスリップが誘起されてしまう。
【００１１】ボンド基板に発生したスリップには必ず転
位が伴うため、転位が半導体素子のｐｎ接合領域に存在
すると逆方向のリーク電流が増加し、これによって、半
導体集積回路装置の製造歩留まりが低下してしまう。
位が伴うため、転位が半導体素子のｐｎ接合領域に存在
すると逆方向のリーク電流が増加し、これによって、半
導体集積回路装置の製造歩留まりが低下してしまう。
【００１２】本発明の目的は、支持基板に発生したサー
マルスリップのボンド基板への影響を低減し、ボンド基
板に転位が発生しにくい貼り合わせＳＯＩ基板を提供す
ることにある。
マルスリップのボンド基板への影響を低減し、ボンド基
板に転位が発生しにくい貼り合わせＳＯＩ基板を提供す
ることにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１５】すなわち、本発明の半導体集積回路装置
は、支持基板を構成するシリコン単結晶上に絶縁膜を介
してボンド基板を構成するシリコン単結晶層が形成され
た貼り合わせＳＯＩ基板を有しており、前記支持基板の
貼り合わせ面における結晶軸の方向と前記ボンド基板の
貼り合わせ面における結晶軸の方向がずれている。
は、支持基板を構成するシリコン単結晶上に絶縁膜を介
してボンド基板を構成するシリコン単結晶層が形成され
た貼り合わせＳＯＩ基板を有しており、前記支持基板の
貼り合わせ面における結晶軸の方向と前記ボンド基板の
貼り合わせ面における結晶軸の方向がずれている。
【００１６】上記した手段によれば、支持基板を構成す
るシリコン単結晶の貼り合わせ面における結晶軸の方向
とボンド基板を構成するシリコン単結晶層の貼り合わせ
面における結晶軸の方向をずらすことによって、シリコ
ン単結晶層の｛１１１｝面に加わる＜１１０＞方向の応
力を小さくすることができるので、ボンド基板を構成す
るシリコン単結晶層における転位の発生を低減すること
ができる。
るシリコン単結晶の貼り合わせ面における結晶軸の方向
とボンド基板を構成するシリコン単結晶層の貼り合わせ
面における結晶軸の方向をずらすことによって、シリコ
ン単結晶層の｛１１１｝面に加わる＜１１０＞方向の応
力を小さくすることができるので、ボンド基板を構成す
るシリコン単結晶層における転位の発生を低減すること
ができる。
【００１７】すなわち、貼り合わせ面におけるシリコン
単結晶とシリコン単結晶層の結晶軸の方向が一致したと
きにシリコン単結晶層に加わる応力は最大となるが、例
えば、｛１００｝面を有するシリコン単結晶に対して
｛１００｝面を有するシリコン単結晶層を連続的に回転
していくと、シリコン単結晶層に加わる応力は除々に小
さくなり、一度最小値に達してから増加に転じ、再びシ
リコン単結晶層に加わる応力は最大となる。この応力の
増減は、結晶面の４回対称性から、シリコン単結晶層が
９０度回転するごとに繰り返されるが、貼り合わせ面に
おける両者の結晶軸の方向を適度にずらすことによっ
て、シリコン単結晶層に加わる応力を小さくすることが
できる。
単結晶とシリコン単結晶層の結晶軸の方向が一致したと
きにシリコン単結晶層に加わる応力は最大となるが、例
えば、｛１００｝面を有するシリコン単結晶に対して
｛１００｝面を有するシリコン単結晶層を連続的に回転
していくと、シリコン単結晶層に加わる応力は除々に小
さくなり、一度最小値に達してから増加に転じ、再びシ
リコン単結晶層に加わる応力は最大となる。この応力の
増減は、結晶面の４回対称性から、シリコン単結晶層が
９０度回転するごとに繰り返されるが、貼り合わせ面に
おける両者の結晶軸の方向を適度にずらすことによっ
て、シリコン単結晶層に加わる応力を小さくすることが
できる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１９】本発明の一実施の形態である貼り合わせＳ
ＯＩ基板およびその製造方法を図１〜図４を用いて説明
する。なお、実施の形態を説明するための全図において
同一機能を有するものは同一の符号を付し、その繰り返
しの説明は省略する。
ＯＩ基板およびその製造方法を図１〜図４を用いて説明
する。なお、実施の形態を説明するための全図において
同一機能を有するものは同一の符号を付し、その繰り返
しの説明は省略する。
【００２０】図１は、本発明の実施の形態による貼り合
わせＳＯＩ基板を示すもので、図１（ａ）は貼り合わせ
ＳＯＩ基板の平面図、図１（ｂ）は図１（ａ）のＡ−
Ａ’線における断面図である。
わせＳＯＩ基板を示すもので、図１（ａ）は貼り合わせ
ＳＯＩ基板の平面図、図１（ｂ）は図１（ａ）のＡ−
Ａ’線における断面図である。
【００２１】貼り合わせＳＯＩ基板１は、支持基板を構
成するシリコン単結晶２と、半導体素子が形成されるボ
ンド基板を構成するシリコン単結晶層４と、シリコン単
結晶２とシリコン単結晶層４の間に設けられた酸化シリ
コン膜３ｂとから構成されている。
成するシリコン単結晶２と、半導体素子が形成されるボ
ンド基板を構成するシリコン単結晶層４と、シリコン単
結晶２とシリコン単結晶層４の間に設けられた酸化シリ
コン膜３ｂとから構成されている。
【００２２】ここで、シリコン単結晶２の直径および厚
さは、例えばそれぞれ１２５ｍｍおよび５５０μｍ、そ
の結晶面方位は（１００）面である。また、酸化シリコ
ン膜３ｂの厚さは、例えば0.５μｍであり、シリコン単
結晶層４の直径および厚さは、例えばそれぞれ１２５ｍ
ｍおよび１〜２μｍ、その結晶面方位は（１００）面で
ある。
さは、例えばそれぞれ１２５ｍｍおよび５５０μｍ、そ
の結晶面方位は（１００）面である。また、酸化シリコ
ン膜３ｂの厚さは、例えば0.５μｍであり、シリコン単
結晶層４の直径および厚さは、例えばそれぞれ１２５ｍ
ｍおよび１〜２μｍ、その結晶面方位は（１００）面で
ある。
【００２３】また、シリコン単結晶２のオリエンテーシ
ョンフラットの結晶軸の方向は［０１バー１］（バー１
は反転１を示す。以下同じ）であり、シリコン単結晶層
４のオリエンテーションフラットの結晶軸の方向は［０
１０］であって、両者の貼り合わせ面における結晶軸の
方向は４５度ずれている。
ョンフラットの結晶軸の方向は［０１バー１］（バー１
は反転１を示す。以下同じ）であり、シリコン単結晶層
４のオリエンテーションフラットの結晶軸の方向は［０
１０］であって、両者の貼り合わせ面における結晶軸の
方向は４５度ずれている。
【００２４】次に、本実施の形態の貼り合わせＳＯＩ基
板１の製造方法を図２〜図４を用いて説明する。
板１の製造方法を図２〜図４を用いて説明する。
【００２５】まず、図２に示すように、直径１２５ｍｍ
および厚さ５５０μｍのシリコン単結晶２を用意する。
このシリコン単結晶２の結晶面方位は（１００）面であ
り、シリコン単結晶２は［０１バー１］方向のオリエン
テーションフラット５を有している。図２（ａ）はシリ
コン単結晶２の平面図、図２（ｂ）は図２（ａ）のＢ−
Ｂ’線における断面図である。
および厚さ５５０μｍのシリコン単結晶２を用意する。
このシリコン単結晶２の結晶面方位は（１００）面であ
り、シリコン単結晶２は［０１バー１］方向のオリエン
テーションフラット５を有している。図２（ａ）はシリ
コン単結晶２の平面図、図２（ｂ）は図２（ａ）のＢ−
Ｂ’線における断面図である。
【００２６】次に、図３に示すように、直径１２５ｍｍ
および厚さ５５０μｍのシリコン単結晶７を用意する。
このシリコン単結晶７の結晶面方位は（１００）面であ
り、シリコン単結晶７は［０１０］方向のオリエンテー
ションフラット６を有している。なお、このシリコン単
結晶７の表面および裏面には、厚さ0.５μｍの酸化シリ
コン膜３ａ，３ｂが形成されている。図３（ａ）はシリ
コン単結晶７の平面図、図３（ｂ）は図３（ａ）のＣ−
Ｃ’線における断面図である。
および厚さ５５０μｍのシリコン単結晶７を用意する。
このシリコン単結晶７の結晶面方位は（１００）面であ
り、シリコン単結晶７は［０１０］方向のオリエンテー
ションフラット６を有している。なお、このシリコン単
結晶７の表面および裏面には、厚さ0.５μｍの酸化シリ
コン膜３ａ，３ｂが形成されている。図３（ａ）はシリ
コン単結晶７の平面図、図３（ｂ）は図３（ａ）のＣ−
Ｃ’線における断面図である。
【００２７】次に、図４に示すように、シリコン単結晶
２のオリエンテーションフラット５とシリコン単結晶７
のオリエンテーションフラット６が平行になるようにシ
リコン単結晶２の上にシリコン単結晶７を載置し、これ
に１０００〜１１００℃の温度によって酸素あるいは窒
素を含む雰囲気中で２〜３時間の熱処理を施す。これに
よって、シリコン単結晶２とシリコン単結晶７は酸化シ
リコン膜３ｂを介して化学的に結合されて完全に一体化
する。
２のオリエンテーションフラット５とシリコン単結晶７
のオリエンテーションフラット６が平行になるようにシ
リコン単結晶２の上にシリコン単結晶７を載置し、これ
に１０００〜１１００℃の温度によって酸素あるいは窒
素を含む雰囲気中で２〜３時間の熱処理を施す。これに
よって、シリコン単結晶２とシリコン単結晶７は酸化シ
リコン膜３ｂを介して化学的に結合されて完全に一体化
する。
【００２８】次に、シリコン単結晶７の表面を、例えば
平面研削盤を用いて研磨し、シリコン単結晶７を厚さ数
１０μｍのシリコン単結晶層４とする。続いて、シリコ
ン単結晶層４の表面を機械的・化学的研磨法によって鏡
面研磨処理し、シリコン単結晶層４の厚さを、例えば１
〜２μｍとすることによって、図１に示した貼り合わせ
ＳＯＩ基板１が完成する。
平面研削盤を用いて研磨し、シリコン単結晶７を厚さ数
１０μｍのシリコン単結晶層４とする。続いて、シリコ
ン単結晶層４の表面を機械的・化学的研磨法によって鏡
面研磨処理し、シリコン単結晶層４の厚さを、例えば１
〜２μｍとすることによって、図１に示した貼り合わせ
ＳＯＩ基板１が完成する。
【００２９】このように、本実施の形態によれば、酸化
シリコン膜３ｂを介した貼り合わせ面において、シリコ
ン単結晶２の結晶軸の方向とシリコン単結晶層４の結晶
軸の方向が４５度ずれて配置されているので、シリコン
単結晶２のすべり面である｛１１１｝面における結晶軸
の＜１１０＞方向と、シリコン単結晶層４のすべり面で
ある｛１１１｝面における結晶軸の＜１１０＞方向は一
致しない。
シリコン膜３ｂを介した貼り合わせ面において、シリコ
ン単結晶２の結晶軸の方向とシリコン単結晶層４の結晶
軸の方向が４５度ずれて配置されているので、シリコン
単結晶２のすべり面である｛１１１｝面における結晶軸
の＜１１０＞方向と、シリコン単結晶層４のすべり面で
ある｛１１１｝面における結晶軸の＜１１０＞方向は一
致しない。
【００３０】従って、シリコン単結晶２にサーマルスリ
ップが発生し、酸化シリコン膜３ｂを介してシリコン単
結晶層４に応力が伝達されても、シリコン単結晶層４の
｛１１１｝面に加わる＜１１０＞方向の応力は緩和され
て、シリコン単結晶層４に発生する転位の低減が可能と
なる。
ップが発生し、酸化シリコン膜３ｂを介してシリコン単
結晶層４に応力が伝達されても、シリコン単結晶層４の
｛１１１｝面に加わる＜１１０＞方向の応力は緩和され
て、シリコン単結晶層４に発生する転位の低減が可能と
なる。
【００３１】なお、前記実施の形態では、シリコン単結
晶２の結晶面方位とシリコン単結晶層４の結晶面方位は
（１００）面とし、貼り合わせ面における各々の結晶軸
の角度を４５度ずらしてＳＯＩ基板を形成したが、結晶
面方位の異なるシリコン単結晶２とシリコン単結晶層４
を貼り合わせてＳＯＩ基板を形成してもよい。
晶２の結晶面方位とシリコン単結晶層４の結晶面方位は
（１００）面とし、貼り合わせ面における各々の結晶軸
の角度を４５度ずらしてＳＯＩ基板を形成したが、結晶
面方位の異なるシリコン単結晶２とシリコン単結晶層４
を貼り合わせてＳＯＩ基板を形成してもよい。
【００３２】この方法で得られる貼り合わせＳＯＩ基板
においても、シリコン単結晶層４の｛１１１｝面に加わ
る＜１１０＞方向の応力は緩和されて、シリコン単結晶
層４に発生する転位の低減が可能となる。例えば、シリ
コン単結晶層４の結晶面方位を（１００）面とし、シリ
コン単結晶２の結晶面方位を（１１１）面とすればよ
い。
においても、シリコン単結晶層４の｛１１１｝面に加わ
る＜１１０＞方向の応力は緩和されて、シリコン単結晶
層４に発生する転位の低減が可能となる。例えば、シリ
コン単結晶層４の結晶面方位を（１００）面とし、シリ
コン単結晶２の結晶面方位を（１１１）面とすればよ
い。
【００３３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００３４】例えば、前記実施の形態では、支持基板を
構成するシリコン単結晶の結晶面方位およびオリエンテ
ーションフラットの結晶軸の方向はそれぞれ（１００）
面および［０１バー１］、ボンド基板を構成するシリコ
ン単結晶層の結晶面方位およびオリエンテーションフラ
ットの結晶軸の方向はそれぞれ（１００）面および［０
１０］としたが、シリコン単結晶およびシリコン単結晶
層の目的または用途などに応じて、これらの結晶面方位
および結晶軸の方向は任意に変更することは可能であ
る。
構成するシリコン単結晶の結晶面方位およびオリエンテ
ーションフラットの結晶軸の方向はそれぞれ（１００）
面および［０１バー１］、ボンド基板を構成するシリコ
ン単結晶層の結晶面方位およびオリエンテーションフラ
ットの結晶軸の方向はそれぞれ（１００）面および［０
１０］としたが、シリコン単結晶およびシリコン単結晶
層の目的または用途などに応じて、これらの結晶面方位
および結晶軸の方向は任意に変更することは可能であ
る。
【００３５】また、前記実施の形態では、支持基板を構
成するシリコン単結晶およびボンド基板を構成するシリ
コン単結晶層の結晶軸の方向の指定にオリエンテーショ
ンフラットを用いたが、ノッチ、またはオリエンテーシ
ョンフラットとノッチの両方を用いてもよい。
成するシリコン単結晶およびボンド基板を構成するシリ
コン単結晶層の結晶軸の方向の指定にオリエンテーショ
ンフラットを用いたが、ノッチ、またはオリエンテーシ
ョンフラットとノッチの両方を用いてもよい。
【００３６】また、前記実施の形態では、支持基板を構
成するシリコン単結晶の貼り合わせ面における結晶軸の
方向とボンド基板を構成するシリコン単結晶層の貼り合
わせ面における結晶軸の方向のずれ角度は４５度とした
が、このずれ角度は１０〜４５度の範囲で設けてもよ
い。
成するシリコン単結晶の貼り合わせ面における結晶軸の
方向とボンド基板を構成するシリコン単結晶層の貼り合
わせ面における結晶軸の方向のずれ角度は４５度とした
が、このずれ角度は１０〜４５度の範囲で設けてもよ
い。
【００３７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３８】本発明によれば、支持基板を構成するシリ
コン単結晶の貼り合わせ面における結晶軸の方向とボン
ド基板を構成するシリコン単結晶層の貼り合わせ面にお
ける結晶軸の方向をずらすことによって、シリコン単結
晶に応力が加わりサーマルスリップが発生し、シリコン
単結晶層に応力が伝達されても、シリコン単結晶層に加
わる応力が低減できるので、ボンド基板に転位が発生し
にくい貼り合わせＳＯＩ基板を得ることができる。
コン単結晶の貼り合わせ面における結晶軸の方向とボン
ド基板を構成するシリコン単結晶層の貼り合わせ面にお
ける結晶軸の方向をずらすことによって、シリコン単結
晶に応力が加わりサーマルスリップが発生し、シリコン
単結晶層に応力が伝達されても、シリコン単結晶層に加
わる応力が低減できるので、ボンド基板に転位が発生し
にくい貼り合わせＳＯＩ基板を得ることができる。
【図１】本発明の一実施の形態である貼り合わせＳＯＩ
基板を示す図であり、（ａ）は貼り合わせＳＯＩ基板の
平面図、（ｂ）は（ａ）のＡ−Ａ’線における貼り合わ
せＳＯＩ基板の断面図である。
基板を示す図であり、（ａ）は貼り合わせＳＯＩ基板の
平面図、（ｂ）は（ａ）のＡ−Ａ’線における貼り合わ
せＳＯＩ基板の断面図である。
【図２】本発明の一実施の形態である貼り合わせＳＯＩ
基板の製造方法を示す図であり、（ａ）は支持基板を構
成するシリコン単結晶の平面図、（ｂ）は（ａ）のＢ−
Ｂ’線におけるシリコン単結晶の断面図である。
基板の製造方法を示す図であり、（ａ）は支持基板を構
成するシリコン単結晶の平面図、（ｂ）は（ａ）のＢ−
Ｂ’線におけるシリコン単結晶の断面図である。
【図３】本発明の一実施の形態である貼り合わせＳＯＩ
基板の製造方法を示す図であり、（ａ）はボンド基板を
構成するシリコン単結晶の平面図、（ｂ）は（ａ）のＣ
−Ｃ’線におけるシリコン単結晶の断面図である。
基板の製造方法を示す図であり、（ａ）はボンド基板を
構成するシリコン単結晶の平面図、（ｂ）は（ａ）のＣ
−Ｃ’線におけるシリコン単結晶の断面図である。
【図４】本発明の一実施の形態である貼り合わせＳＯＩ
基板の製造方法を示す図であり、（ａ）は支持基板を構
成するシリコン単結晶とボンド基板を構成するシリコン
単結晶を貼り合わせた基板の平面図、（ｂ）は（ａ）の
Ｄ−Ｄ’線における支持基板を構成するシリコン単結晶
とボンド基板を構成するシリコン単結晶を貼り合わせた
基板の断面図である。
基板の製造方法を示す図であり、（ａ）は支持基板を構
成するシリコン単結晶とボンド基板を構成するシリコン
単結晶を貼り合わせた基板の平面図、（ｂ）は（ａ）の
Ｄ−Ｄ’線における支持基板を構成するシリコン単結晶
とボンド基板を構成するシリコン単結晶を貼り合わせた
基板の断面図である。
１ 貼り合わせＳＯＩ基板 ２ シリコン単結晶 ３ 酸化シリコン膜 ３ａ 酸化シリコン膜 ３ｂ 酸化シリコン膜 ４ シリコン単結晶層 ５ オリエンテーションフラット ６ オリエンテーションフラット ７ シリコン単結晶
Claims (5)
- 【請求項１】 支持基板を構成するシリコン単結晶上に
絶縁膜を介してボンド基板を構成するシリコン単結晶層
が形成された貼り合わせＳＯＩ基板を有する半導体集積
回路装置であって、前記支持基板の貼り合わせ面におけ
る結晶軸の方向と前記ボンド基板の貼り合わせ面におけ
る結晶軸の方向がずれていることを特徴とする半導体集
積回路装置。 - 【請求項２】 支持基板を構成するシリコン単結晶上に
絶縁膜を介してボンド基板を構成するシリコン単結晶層
が形成された貼り合わせＳＯＩ基板を有する半導体集積
回路装置であって、前記シリコン単結晶および前記シリ
コン単結晶層の結晶面方位は｛１００｝面であり、前記
シリコン単結晶層の｛１１１｝面における＜１１０＞方
向の応力が最も小さくなるように、前記支持基板の貼り
合わせ面における結晶軸の方向と前記ボンド基板の貼り
合わせ面における結晶軸の方向がずれていることを特徴
とする半導体集積回路装置。 - 【請求項３】 支持基板を構成するシリコン単結晶上に
絶縁膜を介してボンド基板を構成するシリコン単結晶層
が形成された貼り合わせＳＯＩ基板を有する半導体集積
回路装置であって、前記シリコン単結晶および前記シリ
コン単結晶層の結晶面方位は｛１００｝面であり、前記
シリコン単結晶の結晶軸の＜１１０＞方向と前記シリコ
ン単結晶層の結晶軸の＜１１０＞方向が１０度〜４５度
ずれていることを特徴とする半導体集積回路装置。 - 【請求項４】 支持基板を構成するシリコン単結晶上に
絶縁膜を介してボンド基板を構成するシリコン単結晶層
が形成された貼り合わせＳＯＩ基板を有する半導体集積
回路装置であって、前記シリコン単結晶の結晶面方位と
前記シリコン単結晶層の結晶面方位が異なることを特徴
とする半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置にお
いて、前記シリコン単結晶の結晶面方位は｛１１１｝面
であり、前記シリコン単結晶層の結晶面方位は｛１０
０｝面であることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4523596A JPH09246505A (ja) | 1996-03-01 | 1996-03-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4523596A JPH09246505A (ja) | 1996-03-01 | 1996-03-01 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246505A true JPH09246505A (ja) | 1997-09-19 |
Family
ID=12713604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4523596A Pending JPH09246505A (ja) | 1996-03-01 | 1996-03-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246505A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639280B2 (en) | 2002-01-17 | 2003-10-28 | Fujitsu Limited | Semiconductor device and semiconductor chip using SOI substrate |
| US6864534B2 (en) | 2000-10-25 | 2005-03-08 | Renesas Technology Corp. | Semiconductor wafer |
| CN100339975C (zh) * | 2003-08-25 | 2007-09-26 | 国际商业机器公司 | 应变绝缘硅的制造方法 |
| US7291542B2 (en) | 2002-09-30 | 2007-11-06 | Renesas Technology Corp. | Semiconductor wafer and manufacturing method thereof |
| JP2009170652A (ja) * | 2008-01-16 | 2009-07-30 | Shin Etsu Handotai Co Ltd | 貼り合わせウェーハの製造方法 |
| WO2009116227A1 (ja) * | 2008-03-19 | 2009-09-24 | 信越半導体株式会社 | Ｓｏｉウェーハ及び半導体デバイスならびにｓｏｉウェーハの製造方法 |
| WO2015025462A1 (ja) * | 2013-08-21 | 2015-02-26 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
| WO2021024654A1 (ja) * | 2019-08-06 | 2021-02-11 | 信越半導体株式会社 | 電子デバイス用基板およびその製造方法 |
| WO2023199616A1 (ja) * | 2022-04-13 | 2023-10-19 | 信越半導体株式会社 | 電子デバイス用基板及びその製造方法 |
-
1996
- 1996-03-01 JP JP4523596A patent/JPH09246505A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6864534B2 (en) | 2000-10-25 | 2005-03-08 | Renesas Technology Corp. | Semiconductor wafer |
| US6639280B2 (en) | 2002-01-17 | 2003-10-28 | Fujitsu Limited | Semiconductor device and semiconductor chip using SOI substrate |
| US6991996B2 (en) | 2002-01-17 | 2006-01-31 | Fujitsu Limited | Manufacturing method of semiconductor device and semiconductor chip using SOI substrate, facilitating cleaving |
| US7291542B2 (en) | 2002-09-30 | 2007-11-06 | Renesas Technology Corp. | Semiconductor wafer and manufacturing method thereof |
| CN100339975C (zh) * | 2003-08-25 | 2007-09-26 | 国际商业机器公司 | 应变绝缘硅的制造方法 |
| JP2009170652A (ja) * | 2008-01-16 | 2009-07-30 | Shin Etsu Handotai Co Ltd | 貼り合わせウェーハの製造方法 |
| WO2009116227A1 (ja) * | 2008-03-19 | 2009-09-24 | 信越半導体株式会社 | Ｓｏｉウェーハ及び半導体デバイスならびにｓｏｉウェーハの製造方法 |
| JP2009231376A (ja) * | 2008-03-19 | 2009-10-08 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハ及び半導体デバイスならびにｓｏｉウェーハの製造方法 |
| US8466538B2 (en) | 2008-03-19 | 2013-06-18 | Shin-Etsu Handotai Co., Ltd. | SOI wafer, semiconductor device, and method for manufacturing SOI wafer |
| WO2015025462A1 (ja) * | 2013-08-21 | 2015-02-26 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
| US9673086B2 (en) | 2013-08-21 | 2017-06-06 | Shin-Etsu Handotai Co., Ltd. | Method of producing bonded wafer |
| WO2021024654A1 (ja) * | 2019-08-06 | 2021-02-11 | 信越半導体株式会社 | 電子デバイス用基板およびその製造方法 |
| JP2021027186A (ja) * | 2019-08-06 | 2021-02-22 | 信越半導体株式会社 | 電子デバイス用基板およびその製造方法 |
| WO2023199616A1 (ja) * | 2022-04-13 | 2023-10-19 | 信越半導体株式会社 | 電子デバイス用基板及びその製造方法 |
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