JP2597750B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法、特に積層型半導体
装置の製造方法に関するものである。
装置の製造方法に関するものである。
半導体装置の高密度化，多機能化を実現するために回
路素子を立体的に積層化した積層型半導体装置、いわゆ
る３次元回路素子を製造する試みがなされており、その
一方法として２枚のデバイスが形成された半導体基板を
絶縁体を介して貼り合わせて積層構造を形成する方法が
ある。
路素子を立体的に積層化した積層型半導体装置、いわゆ
る３次元回路素子を製造する試みがなされており、その
一方法として２枚のデバイスが形成された半導体基板を
絶縁体を介して貼り合わせて積層構造を形成する方法が
ある。
第２図は従来の積層型半導体装置の製造方法を示す工
程断面図である。第２図（ａ）において、11はｐ型単結
晶シリコン基板、21は分離用酸化膜、31は多結晶シリコ
ンで形成されたゲート電極、41はタングステンシリサイ
ドで形成された配線である。これら11,21,31,41によっ
てNMOSFETが形成されている。
程断面図である。第２図（ａ）において、11はｐ型単結
晶シリコン基板、21は分離用酸化膜、31は多結晶シリコ
ンで形成されたゲート電極、41はタングステンシリサイ
ドで形成された配線である。これら11,21,31,41によっ
てNMOSFETが形成されている。
次に第２図（ｂ）に示すようにこの上にボロン，リン
を多量に含むBPSG膜51をCVD法で堆積し、900℃で30分間
酸素を含む雰囲気中でアニールしてBPSG膜51を平坦化す
る。
を多量に含むBPSG膜51をCVD法で堆積し、900℃で30分間
酸素を含む雰囲気中でアニールしてBPSG膜51を平坦化す
る。
次に第２図（Ｃ）に示すように配線41上のBPSG膜51に
10μｍ角のコンタクトの穴をあけ、中をタングステン61
で埋め込む。タングステン61は選択CVD法で形成されて
いる。このようにしてウェハ状態で１層のNMOSFET（図
中、Ａ）のプロセスが完了している。
10μｍ角のコンタクトの穴をあけ、中をタングステン61
で埋め込む。タングステン61は選択CVD法で形成されて
いる。このようにしてウェハ状態で１層のNMOSFET（図
中、Ａ）のプロセスが完了している。
次に同様のプロセスを経て第２図（ｄ）の上図に示す
ようにPMOSFET（図中、Ｂ）を作製する。このPMOFET
（Ｂ）はｎ型単結晶シリコン基板12上に形成され、第２
図（ｄ）のように前工程までに形成したNMOSFET（Ａ）
に対向させたときにタングステン61が同じ位置に重なる
ように形成しておく。
ようにPMOSFET（図中、Ｂ）を作製する。このPMOFET
（Ｂ）はｎ型単結晶シリコン基板12上に形成され、第２
図（ｄ）のように前工程までに形成したNMOSFET（Ａ）
に対向させたときにタングステン61が同じ位置に重なる
ように形成しておく。
最後に第２図（ｅ）に示すようにNMOSFET（Ａ）とPMO
SFET（Ｂ）を対向させて圧着し、電気炉中で900℃,20分
の熱処理を行い、ウェハを貼り合わせる。このようにし
てNMOSFET（Ａ）とPMOSFET（Ｂ）が完全に絶縁分離され
た構造で２層のCMOSFETが構成されている。
SFET（Ｂ）を対向させて圧着し、電気炉中で900℃,20分
の熱処理を行い、ウェハを貼り合わせる。このようにし
てNMOSFET（Ａ）とPMOSFET（Ｂ）が完全に絶縁分離され
た構造で２層のCMOSFETが構成されている。
従来の積層型半導体装置は以上のようにウェハを貼り
合わせることで製造されていた。ところがウェハ（シリ
コン基板）は製造工程中、デバイスの支持基板としての
役割があるために一定以上の強度を持たす必要があり、
そのためにウェハの厚さは0.5〜0.6mm（500〜600μｍ）
にする必要がある。
合わせることで製造されていた。ところがウェハ（シリ
コン基板）は製造工程中、デバイスの支持基板としての
役割があるために一定以上の強度を持たす必要があり、
そのためにウェハの厚さは0.5〜0.6mm（500〜600μｍ）
にする必要がある。
ところで製造工程中の写真製版技術において、現在主
流となっている縮小投影露光装置は波長6428Åのヘリウ
ム−ネオンレーザ光をプローブ光としてマスク合わせを
行っている。このレーザ光をプローブ光として使用する
ことで重ね合わせ精度0.3μｍでマスク合わせが可能と
なっている。ところが従来の積層型半導体装置の製造方
法において、ウェハを張り合わせる工程ではヘリウム−
ネオンレーザをプローブ光として使用することができな
い。これはウェハの厚さが500μｍ以上もあるために、
波長6428Åの光はウェハ中を透過できないためである。
従ってこのウェハ貼り合わせ工程では、500μｍのウェ
ハを透過することの可能な波長2.0μｍの赤外線を用い
てウェハ同士の位置決めを行う必要があった。
流となっている縮小投影露光装置は波長6428Åのヘリウ
ム−ネオンレーザ光をプローブ光としてマスク合わせを
行っている。このレーザ光をプローブ光として使用する
ことで重ね合わせ精度0.3μｍでマスク合わせが可能と
なっている。ところが従来の積層型半導体装置の製造方
法において、ウェハを張り合わせる工程ではヘリウム−
ネオンレーザをプローブ光として使用することができな
い。これはウェハの厚さが500μｍ以上もあるために、
波長6428Åの光はウェハ中を透過できないためである。
従ってこのウェハ貼り合わせ工程では、500μｍのウェ
ハを透過することの可能な波長2.0μｍの赤外線を用い
てウェハ同士の位置決めを行う必要があった。
このように従来では波長の長い光を使わざるをえない
ため、ウェハの重ね合わせ精度は通常±５μｍ、特別良
好な場合でも±２μｍである。従ってウェハ上に作製さ
れたデバイスが0.8〜１μｍの設計ルールで形成されて
いても、ウェハ同士の接続のためのコンタクトの大きさ
はこの重ね合わせの余裕も考慮して10μｍ以下に設定す
ることができなかった。
ため、ウェハの重ね合わせ精度は通常±５μｍ、特別良
好な場合でも±２μｍである。従ってウェハ上に作製さ
れたデバイスが0.8〜１μｍの設計ルールで形成されて
いても、ウェハ同士の接続のためのコンタクトの大きさ
はこの重ね合わせの余裕も考慮して10μｍ以下に設定す
ることができなかった。
第３図に示すようにもっとも簡単な回路であり、すべ
ての論理回路の基本となるインバータをCMOS回路で形成
する場合でも、１つのPMOSFETと１つのNMOSFETの配線の
間に２個の接続孔が必要である。第２図（ｅ）に第３図
に示した回路図に対応した端子及び入出力端子を示して
いる（但し、PMOSFETとNMOSFETのゲート電極の接続孔は
第２図（ｅ）中には示していない）。従ってウェハ貼り
合わせ法でCMOSを構成する場合、素子の集積度を現在の
LSIレベルまで向上させることは不可能であった。
ての論理回路の基本となるインバータをCMOS回路で形成
する場合でも、１つのPMOSFETと１つのNMOSFETの配線の
間に２個の接続孔が必要である。第２図（ｅ）に第３図
に示した回路図に対応した端子及び入出力端子を示して
いる（但し、PMOSFETとNMOSFETのゲート電極の接続孔は
第２図（ｅ）中には示していない）。従ってウェハ貼り
合わせ法でCMOSを構成する場合、素子の集積度を現在の
LSIレベルまで向上させることは不可能であった。
この発明は上記のような問題点を解消するためになさ
れたもので、上下層のデバイスの重ね合わせ精度を向上
させ、接続孔を小さくして集積度をあげることのできる
半導体装置の製造方法を得ることを目的とする。
れたもので、上下層のデバイスの重ね合わせ精度を向上
させ、接続孔を小さくして集積度をあげることのできる
半導体装置の製造方法を得ることを目的とする。
この発明にかかる半導体装置の製造方法は、絶縁体上
に第１のデバイスを作製し、このデバイスの裏面を第２
のデバイスが形成できるまでに研磨して、ここに第２の
デバイスを形成するようにしたものである。
に第１のデバイスを作製し、このデバイスの裏面を第２
のデバイスが形成できるまでに研磨して、ここに第２の
デバイスを形成するようにしたものである。
この発明にかかる半導体装置の製造方法は、絶縁体上
の第１のデバイスの裏面を厚さ8000Å以下まで研磨して
半導体層を薄くしたため、マスク合わせにヘリウム−ネ
オンレーザ光が使用できる。
の第１のデバイスの裏面を厚さ8000Å以下まで研磨して
半導体層を薄くしたため、マスク合わせにヘリウム−ネ
オンレーザ光が使用できる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体装置の製造
方法を示す各主要工程の断面図である。
方法を示す各主要工程の断面図である。
第１図（ａ）において、11は単結晶シリコン基板、12
は厚さ1000Åの単結晶シリコンで、SIMOX法により造ら
れたものである。21は分離用酸化膜、22は厚さ5000Åの
下地酸化膜、31はゲート電極、41は配線である。第１図
（ａ）に示すように、単結晶シリコン基板11上の下地絶
縁膜22上にNMOSFET（図中、Ａ）を形成する。
は厚さ1000Åの単結晶シリコンで、SIMOX法により造ら
れたものである。21は分離用酸化膜、22は厚さ5000Åの
下地酸化膜、31はゲート電極、41は配線である。第１図
（ａ）に示すように、単結晶シリコン基板11上の下地絶
縁膜22上にNMOSFET（図中、Ａ）を形成する。
次に第１図（ｂ）に示すように前工程で形成したNMOS
FET上にCVD法によりボロン，リンを多量に含むBPSG膜51
aを堆積し、酸素を含む雰囲気中でアニールして表面を
平坦化する。さらに別の単結晶シリコン基板（支持基
板）14を用意しこの上に同様にCVD法によりBPSG膜51bを
堆積し、アニールにより表面を平坦化したものを用意
し、このBPSG膜51bと上記NMOSFET（Ａ）が形成された基
板上のBPSG膜51aとを対向させて配置する。次にこの状
態で支持基板14と上記NMOSFET（Ａ）が形成された基板
とを圧着し、900℃,20分の熱処理で貼り合わせる。貼り
合わせたのちにシリコン基板11を厚さ1000Åまで（第１
図（ｂ）中、点線で示したところまで）シリコン基板11
の底面を研磨面の基準として剛体研磨法で研磨する。
FET上にCVD法によりボロン，リンを多量に含むBPSG膜51
aを堆積し、酸素を含む雰囲気中でアニールして表面を
平坦化する。さらに別の単結晶シリコン基板（支持基
板）14を用意しこの上に同様にCVD法によりBPSG膜51bを
堆積し、アニールにより表面を平坦化したものを用意
し、このBPSG膜51bと上記NMOSFET（Ａ）が形成された基
板上のBPSG膜51aとを対向させて配置する。次にこの状
態で支持基板14と上記NMOSFET（Ａ）が形成された基板
とを圧着し、900℃,20分の熱処理で貼り合わせる。貼り
合わせたのちにシリコン基板11を厚さ1000Åまで（第１
図（ｂ）中、点線で示したところまで）シリコン基板11
の底面を研磨面の基準として剛体研磨法で研磨する。
剛体研磨後の構造を第１図（ｃ）に示す。ここで15は
厚さ1000Åまで薄膜化された単結晶シリコン膜である。
厚さ1000Åまで薄膜化された単結晶シリコン膜である。
次に第１図（ｄ）に示すように、支持基板14を下にし
て、単結晶シリコン膜15を通常の縮小投影露光装置によ
る写真製版技術によりパターニニングする。ゲート電極
31と分離用酸化膜23を形成しNMOSFET（Ａ）上にPMOSFET
（図中、Ｂ）を形成した後、単結晶シリコン膜15に対す
るコンタクト孔71と、先に作製したNMOSFETの配線41に
対するコンタクト孔62を開口する。コンタクト孔71,62
の大きさは１μｍ角である。最後にアルミニウム42によ
る配線を形成して、PMOSFET（Ｂ）内の電気的接続と下
層のNMOSFET（Ａ）との電気的接続を行ってプロセスが
完了する。
て、単結晶シリコン膜15を通常の縮小投影露光装置によ
る写真製版技術によりパターニニングする。ゲート電極
31と分離用酸化膜23を形成しNMOSFET（Ａ）上にPMOSFET
（図中、Ｂ）を形成した後、単結晶シリコン膜15に対す
るコンタクト孔71と、先に作製したNMOSFETの配線41に
対するコンタクト孔62を開口する。コンタクト孔71,62
の大きさは１μｍ角である。最後にアルミニウム42によ
る配線を形成して、PMOSFET（Ｂ）内の電気的接続と下
層のNMOSFET（Ａ）との電気的接続を行ってプロセスが
完了する。
以上のように、本発明では上層のPMOSFETの最初の写
真製版工程（第１図（ｃ）の段階）において、単結晶シ
リコン膜15の膜厚が1000Åしかないために、ヘリウム−
ネオンレーザ光は十分単結晶シリコン膜15を透過するこ
とが可能となり、これによりヘリウム−ネオンレーザ光
は、下層のNMOSFET（Ａ）を単結晶シリコン12上に作製
するときにそのNMOSFET（Ａ）層内に形成されたマスク
合わせマークに達することができ、また、マスク合わせ
マークに反射したヘリウム−ネオンレーザ光は単結晶シ
リコン膜15を透過した後でも検出するのに十分な強度を
有しているので、このマスク合わせマークを使用して単
結晶シリコン膜15上にPMOSFET（Ｂ）を形成することに
より、マスク合わせ精度が±0.3μｍで単結晶シリコン
膜15上にPMOSFET（Ｂ）を重ね合わせて形成することが
可能となり、かつ0.8〜１μｍ程度のコンタクト孔62を
開口することも可能となり、すなわち現在最も解像度，
重ね合わせ精度のよい縮小投影露光装置を使用すること
が可能となり高密度の素子の製造が可能となる。
真製版工程（第１図（ｃ）の段階）において、単結晶シ
リコン膜15の膜厚が1000Åしかないために、ヘリウム−
ネオンレーザ光は十分単結晶シリコン膜15を透過するこ
とが可能となり、これによりヘリウム−ネオンレーザ光
は、下層のNMOSFET（Ａ）を単結晶シリコン12上に作製
するときにそのNMOSFET（Ａ）層内に形成されたマスク
合わせマークに達することができ、また、マスク合わせ
マークに反射したヘリウム−ネオンレーザ光は単結晶シ
リコン膜15を透過した後でも検出するのに十分な強度を
有しているので、このマスク合わせマークを使用して単
結晶シリコン膜15上にPMOSFET（Ｂ）を形成することに
より、マスク合わせ精度が±0.3μｍで単結晶シリコン
膜15上にPMOSFET（Ｂ）を重ね合わせて形成することが
可能となり、かつ0.8〜１μｍ程度のコンタクト孔62を
開口することも可能となり、すなわち現在最も解像度，
重ね合わせ精度のよい縮小投影露光装置を使用すること
が可能となり高密度の素子の製造が可能となる。
なお、上記実施例では支持基板として単結晶シリコン
基板を用いたが、これは貼り合わせ後の半導体プロセス
温度（900℃程度）に耐えられる物質なら何であっても
よく、例えば石英（純粋なSiO2）基板であってもよい。
基板を用いたが、これは貼り合わせ後の半導体プロセス
温度（900℃程度）に耐えられる物質なら何であっても
よく、例えば石英（純粋なSiO2）基板であってもよい。
さらに上記実施例では最初にNMOSFET、次にPMOSFETを
作製したが、作製する順番は逆でもよく、またFETに限
らず、FETの代わりにバイポーラトランジスタなどの他
の半導体素子を作成してもよく、この場合においても上
記実施例と同様の効果を奏する。
作製したが、作製する順番は逆でもよく、またFETに限
らず、FETの代わりにバイポーラトランジスタなどの他
の半導体素子を作成してもよく、この場合においても上
記実施例と同様の効果を奏する。
また上記実施例では研磨によってシリコン単結晶基板
を厚さ1000Åまで薄膜化したが、単結晶シリコンの厚さ
が8000Å以下ならヘリウム−ネオンレーザ光を用いてマ
スク合わせが可能であることを見出した。従って研磨し
て残す半導体層の厚さは1000Åに限定されるものではな
く8000Å以下であればよいものであり、このような場合
も上記実施例と同様の効果を奏する。
を厚さ1000Åまで薄膜化したが、単結晶シリコンの厚さ
が8000Å以下ならヘリウム−ネオンレーザ光を用いてマ
スク合わせが可能であることを見出した。従って研磨し
て残す半導体層の厚さは1000Åに限定されるものではな
く8000Å以下であればよいものであり、このような場合
も上記実施例と同様の効果を奏する。
以上のように、この発明によれば絶縁体上にデバイス
を作製した後、支持基板を貼り合わせウェハ裏面を研磨
して残った半導体層にデバイスを形成したため集積度の
大きな積層型半導体装置が製造できる効果がある。
を作製した後、支持基板を貼り合わせウェハ裏面を研磨
して残った半導体層にデバイスを形成したため集積度の
大きな積層型半導体装置が製造できる効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す工程別断面図、第２図は従来の半導体装置の製
造方法を示す工程断面図、第３図は積層型半導体装置に
より構成したCMOSインバータの回路図である。 図において、11,14は単結晶シリコン基板、12,15は単結
晶シリコン膜、21,23は分離用酸化膜、22は下地酸化
膜、31はゲート電極、41はタングステンシリサイド、42
はアルミニウム、51はBPSG膜、62,71はコンタクト孔で
ある。 なお図中同一符号は同一又は相当部分を示す。
法を示す工程別断面図、第２図は従来の半導体装置の製
造方法を示す工程断面図、第３図は積層型半導体装置に
より構成したCMOSインバータの回路図である。 図において、11,14は単結晶シリコン基板、12,15は単結
晶シリコン膜、21,23は分離用酸化膜、22は下地酸化
膜、31はゲート電極、41はタングステンシリサイド、42
はアルミニウム、51はBPSG膜、62,71はコンタクト孔で
ある。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】半導体回路素子を含む回路層が層間絶縁膜
を介して複数層に積層化されてなる半導体装置の製造方
法において、 半導体基板の第１の主面上に第１の絶縁膜を形成する工
程と、 該第１の絶縁膜上に第１の半導体層を形成する工程と、 該第１の半導体層上に第１の半導体回路素子を形成する
工程と、 該第１の半導体回路素子上に第２の絶縁膜を形成する工
程と、 該第２の絶縁膜上に支持基板を形成する工程と、 前記半導体基板の前記第１の主面に相対する第２の主面
を研磨して厚さ8000Å以下の第２の半導体層を形成する
工程と、 前記第１の半導体層上に前記第１の半導体回路素子を形
成するときに用いたマスク合わせマークを使用して前記
第２の半導体層上に第２の半導体回路素子を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33294790A JP2597750B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33294790A JP2597750B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196264A JPH04196264A (ja) | 1992-07-16 |
| JP2597750B2 true JP2597750B2 (ja) | 1997-04-09 |
Family
ID=18260592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33294790A Expired - Fee Related JP2597750B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2597750B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100537552B1 (ko) * | 2000-07-31 | 2005-12-16 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그의 제조 방법 |
| KR100590568B1 (ko) * | 2004-11-09 | 2006-06-19 | 삼성전자주식회사 | 멀티 비트 플래시 메모리 소자 및 동작 방법 |
| JP6019599B2 (ja) * | 2011-03-31 | 2016-11-02 | ソニー株式会社 | 半導体装置、および、その製造方法 |
-
1990
- 1990-11-27 JP JP33294790A patent/JP2597750B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04196264A (ja) | 1992-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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